KR970011966A - 액정셀의 제조 방법 - Google Patents

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Abstract

본 발명은 액정셀의 박막 트랜지스터 기판 및 공통 전극 기판의 평탄화를 위하여, 1,2차 보호막을 증착한 후 포토 레지스트를 도포하고 건식 식각하는 방법을 이용하여 단차를 극복한 액정셀의 제조방법에 관한 것이다.
이 발명의 특징은 SiO2또는 SiNx을 이용하여 1차 보호막을 형성한 후, 1차 보호막을 Ar 가스를 이용하여 단차의 기울기가 완만하도록 에칭하고, 다음, 1차 보호막 위에 2차 보호막을 형성하여 2차 보호막 위에 포토 레지스트를 도포한 후 상기 포토 레지스트와 상기 1, 2차 보호막과의 선택비가 1:1이 되도록 건식 식각하여 단차를 없애도록 에치백을 하는 공정이다.

Description

액정셀의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 따른 액정셀의 박막 트랜지스터 기판을 나타낸 단면도이고,
제2도의 (가)-(카)는 본 발명의 한 실시예에 따른 액정셀의 박막 트랜지스터 기판의 제조 공정을 순서에 따라 도시한 단면도이고,
제3도는 본 발명의 다른 실시예에 따른 액정셀의 공통 전극 기판을 나타낸 단면도이다.

Claims (17)

  1. 투명한 절연 물질로 이루어진 기판 위에 액티브층인 반도체층을 형성하고 패터닝하는 제1공정, 상기 반도체층 위에 열산화막을 성장하여 게이트 절연막을 형성하는 제2공정, 상기 게이트 절연막 위에 폴리 실리콘으로 게이트 전극을 형성하고 패터닝하는 제3공정, 상기 게이트 절연막 및 상기 게이트 전극 위에 층간 절연막을 형성하고 패터닝하여 컨택 구멍을 만드는 제4공정, 상기 컨택 구멍을 통하여 상기 반도체층과 연결되도록 상기 게이트 전극 위에 금속층을 형성하고 동시에 상기 컨택 구멍을 통하여 상기 게이트 전극과 연결되도록 상기 게이트 전극 위에 금속층을 형성하고 패터닝하는 제5공정, 상기 금속층을 포함하도록 상기 금속층 위에 1차 보호막을 형성하는 제6공정, 상기 1차 보호막을 가스를 이용하여 단차의 기울기가 완만하도록 에칭하는 제6공정, 상기 1차 보호막 위에 2차 보호막을 형성하는 제7공정, 상기 2차 보호막 위에 포토 레지스트를 도포한 후 상기 포토 레지스트와 상기 1, 2차 보호막을 단차가 없어지도록 에치백을 하는 제8공정, 상기 포토 레지스트를 제거하는 제9공정, 상기 1,2차 보호막을 패터닝하여 상기 금속층과 연결되도록 투명 도전물질로 화소 전극을 형성하는 제10공정으로 이루어져 있는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서, 상기 제6공정의 1차 보호막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  3. 제1항 또는 제2항에서, 상기 제6공정의 1차 보호막은 CVD 방법으로 형성하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  4. 제1항 또는 제2항에서, 상기 제6공정의 1차 보호막은 그 두께가 500nm 이상으로 형성하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  5. 제1항에서, 상기 제7공정의 에칭은 인시추(In-Situ) 방법으로 아르곤(Ar) 에칭하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  6. 제1항에서, 상기 제7공정의 2차 보호막은 SiO2으로 형성하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  7. 제1항 또는 제6항에서, 상기 제7공정의 2차 보호막은 그 두께가 500nm 이상으로 형성하는 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  8. 제1항에서, 제8공정의 에치백은 상기 포토 레지스트와 상기 1, 2차 보호막의 건식비가 1:1인 것을 특징으로 하는 액정셀의 박막 트랜지스터 기판의 제조 방법.
  9. 투명한 절연 물질로 이루어진 기판 위에 적색 필터, 녹색 필터 그리고 청색 필터를 일정한 간격으로 형성하여 컬러 필터층을 형성하는 제1공정, 상기 컬러 필터층 위에 1차 보호막을 형성하는 제2공정, 상기 1차 보호막을 단차의 기울기가 완만하도록 에칭하는 제3공정, 상기 1차 보호막 위에 2차 보호막을 형성하는 제4공정, 상기 2차 보호막 위에 포토 레지스트를 도포한 후 상기 포토 레지스트와 상기 1, 2차 보호막을 탄차가 없도록 에치백하는 제5공정, 상기 포토 레지스트를 제거하는 제6공정, 상기 1, 2차 보호막 위에 투명 도전물질로 공통전극을 형성하는 제7공정으로 이루어져 있는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조방법.
  10. 제9항에서, 상기 제2공정의 1차 보호막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  11. 제9항 또는 제10항에서, 상기 제2공정의 1차 보호막은 200℃ 이하에서 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  12. 제9항에서, 상기 제2공정의 1차 보호막은 CVD 방법으로 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  13. 제9항에서, 상기 제2공정의 1차 보호막은 그 두께가 500nm 이상으로 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  14. 제9항에서, 상기 제3공정의 에칭은 인시추(In-Situ) 방법으로 아르곤(Ar) 에칭하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  15. 제9항에서, 상기 제4공정의 2차 보호막은 SiO2으로 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  16. 제9항 또는 제15항에서, 상기 제4공정의 2차 보호막은 그 두께가 500nm 이상으로 형성하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
  17. 제9항에서, 상기 제5공정의 에치백은 상기 포토 레지스트와 상기 1, 2차 보호막의 건식비가 1:1로 행하는 것을 특징으로 하는 액정셀의 공통 전극 기판의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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