KR20010097962A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

Info

Publication number
KR20010097962A
KR20010097962A KR1020000022492A KR20000022492A KR20010097962A KR 20010097962 A KR20010097962 A KR 20010097962A KR 1020000022492 A KR1020000022492 A KR 1020000022492A KR 20000022492 A KR20000022492 A KR 20000022492A KR 20010097962 A KR20010097962 A KR 20010097962A
Authority
KR
South Korea
Prior art keywords
layer
metal layer
ohmic
ohmic contact
gate electrode
Prior art date
Application number
KR1020000022492A
Other languages
English (en)
Other versions
KR100696264B1 (ko
Inventor
이우채
류순성
김용완
김후성
곽동영
정유호
박덕진
Original Assignee
구본준, 론 위라하디락사
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 론 위라하디락사, 엘지.필립스 엘시디 주식회사 filed Critical 구본준, 론 위라하디락사
Priority to KR1020000022492A priority Critical patent/KR100696264B1/ko
Publication of KR20010097962A publication Critical patent/KR20010097962A/ko
Application granted granted Critical
Publication of KR100696264B1 publication Critical patent/KR100696264B1/ko

Links

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136227Through-hole connection of the pixel electrode to the active element through an insulation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/13625Patterning using multi-mask exposure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 투명기판 상의 소정 부분에 1500∼2500Å 두께의 제 1 금속층과 700∼1500Å 두께의 제 2 금속층으로 이루어진 게이트전극 및 게이트라인을 형성하는 공정과, 상기 투명기판 상에 상기 게이트전극 및 게이트라인을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 상에 오믹금속층을 형성하고 상기 오믹금속층을 패터닝하여 상기 게이트라인과 수직되는 데이터라인과 상기 게이트전극과 대응하는 부분에 소오스 및 드레인전극을 형성하면서 상기 오믹접촉층도 상기 활성층이 노출되도록 패터닝하는 공정과, 상기 활성층 상에 상기 소오스 및 드레인전극과 오믹금속층을 덮도록 패시베이션층을 형성하고 상기 패시베이션층 상의 상기 데이터라인을 포함하는 상기 소오스 및 드레인전극과 대응하는 부분에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 패시베이션층, 오믹금속층, 오믹접촉층 및 활성층의 노출된 부분을 3 단계 건식 식각에 의해 순차적으로 식각하는 공정과, 상기 포토레지스트 패턴을 제거하는 공정을 구비한다. 따라서, 제 2 금속층이 두껍게 형성되므로 Cl 성분과 H2성분의 반응으로 인해 생성되는 HCl 용액에 의해 제 1 금속층이 노출되지 않아 게이트전극의 노출된 부분이 손상으로 판정되어 되는 것을 방지하여 수율을 향상시킬 수 있다.

Description

박막트랜지스터의 제조방법{Method of Fabricating Thin Film Transistor}
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서, 특히, 4개의 마스크를 사용하여 공정을 감소시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극으로 구성된 박막트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 화소(pixel) 전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다.
상기에서 통상적인 방법에 의해 하판을 제조할 때 게이트전극, 활성층 및 오믹접촉층, 소오스 및 드레인전극, 패시베이션층 내의 접촉홀과 화소전극을 패터닝하기 위해 5개의 마스크가 필요하다. 그러므로, 마스크 수를 감소시켜 4개의 마스크만으로 공정을 진행하여 하판을 형성하기 위한 연구가 활발히 진행되고 있다.
도 1a 내지 도1e는 종래 기술에 따른 박막트랜지스터의 제조 공정도이다.
도 1a를 참조하면, 투명기판(11) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄(Al)과 네오딤(Nd)의 합금을 2000Å 정도의 두께로 증착하고 몰리브덴(Mo)을 500Å 정도의 두께로 증착하여 제 1 금속층(13) 및 제 2 금속층(15)을 형성한다. 제 1 및 제 2 금속층(13)(15)을 습식 방법을 포함하는 포토리쏘그래피 방법으로 투명기판(11)의 소정 부분에 잔류하도록 패터닝하여 게이트전극(17) 및 게이트라인(19)을 형성한다.
도 1b를 참조하면, 투명기판(11) 상에 게이트전극(17) 및 게이트라인(19)을 덮도록 게이트절연막(21), 활성층(23) 및 오믹접촉층(25)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다. 상기에서 게이트절연막(21)은 산화실리콘 또는 질화실리콘 등의 절연물질을 증착하여 형성하고, 활성층(23)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다. 또한, 오믹접촉층(25)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
도 1c를 참조하면, 오믹접촉층(25) 상에 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링(sputtering) 방법으로 증착하여 오믹금속층(29)을 형성한다. 상기에서 오믹금속층(29)은 오믹접촉층(25)과 오믹 접촉을 이룬다.
그리고, 오믹금속층(29)과 오믹접촉층(25)을 활성층(23)이 노출되도록 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 이 때, 오믹금속층(29)은 패터닝되어 게이트라인(19)과 수직되는 데이터라인(도시되지 않음)이 형성되며 게이트전극(17)과 대응하는 부분에 소오스 및 드레인전극(27)(28)이 형성된다. 또한, 오믹금속층(29)은 게이트라인(19)과 대응하는 부분 상에도 패터닝되어 제거되지 않고 잔류하게 된다.
도 1d를 참조하면, 활성층(23) 상에 소오스 및 드레인전극(27)(28)과 오믹금속층(29)을 덮도록 질화실리콘 또는 산화실리콘 등의 무기절연물질을 증착하여 패시베이션층(31)을 형성한다. 상기에서 패시베이션층(31)을 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성할 수도 있다.
패시베이션층(31) 상에 포토레지스트를 도포한 후 데이터라인(도시되지 않음)을 포함하는 소오스 및 드레인전극(27)(28)과 대응하는 부분에만 잔류하도록 패터닝하여 포토레지스트 패턴(33)을 형성한다. 이 때, 포토레지스트 패턴(33)이 게이트라인(19)과 대응하는 부분에 잔류되지 않도록 한다.
도 1e를 참조하면, 포토레지스트 패턴(33)을 마스크로 사용하여 패시베이션층(31), 오믹금속층(29), 오믹접촉층(25) 및 활성층(13)의 노출된 부분을 순차적으로 식각한다. 상기에서 패시베이션층(31), 오믹금속층(29), 오믹접촉층(25) 및 활성층(23)을 3 단계의 건식 식각에 의해 순차적으로 패터닝한다. 그리고, 포토레지스트 패턴(33)을 스트립(strip)하여 제거한다.
상기에서 1 단계 건식 식각은 SF6+ He의 혼합 가스로 패시베이션층(31)을, 2 단계 건식 식각은 SF6+ He + O2의 혼합 가스로 오믹금속층(29)을, 3 단계 건식 식각은 SF6+ He + HCl의 혼합 가스로 오믹접촉층(25) 및 활성층(23)을 순착적으로 식각하여 게이트라인(19)과 대응하는 부분의 게이트절연막(21)을 노출시킨다. 이 때, 게이트전극(17)과 대응하는 부분은 1 단계 건식 식각시 SF6+ He의 혼합 가스에 의해 패시베이션층(31) 뿐만 아니라 오믹접촉층(25) 및 활성층(23)도 식각되며, 2 단계 건식 식각시 SF6+ He + O2의 혼합 가스에 의해 게이트절연막(21)이 식각되어 게이트전극(17)이 노출된다. 그러므로, 게이트전극(17)의 노출된 부분은 3 단계 건식 식각시 SF6+ He + HCl의 혼합 가스와 접촉된다. 상기에서 3 단계 건식 식각시 사용되는 SF6+ He + HCl의 혼합 가스에서 HCl도 가스 상태이므로 게이트전극(17)의 노출된 부분이 식각에 의한 손상을 받지 않게 된다.
상술한 종래 기술에 따른 박막트랜지스터의 제조 방법은 2 단계 건식 식각에 의해 노출된 게이트전극에 3 단계 건식 식각시 SF6+ He + HCl 중 Cl 성분이 잔류하게 되는 데, 이 Cl 성분은 포토레지스트 패턴을 제거할 때 사용되는 H2O의 H2성분과 반응하여 HCl 용액을 생성한다. 상기에서 생성된 HCl 용액은 게이트전극의 제 2 금속층을 이루는 몰리브덴(Mo)의 노출된 부분을 식각하여 제 1 금속층이 손상시켜 패턴 검사시 불량으로 검출하여 수율을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트전극의 제 2 금속층이 식각되는 것을 방지하여 제 1 금속층의 손상으로 인한 수율 저하를 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
도 1a 내지 도 1e는 종래 기술에 따른 박막트랜지스터의 제조 공정도
도 2a 내지 도 2e는 본 발명에 따른 박막트랜지스터의 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
41 : 투명기판 43, 45 : 제 1 및 제 2 금속층
47 : 게이트전극 49 : 게이트라인
51 : 게이트절연막 53 : 활성층
55 : 오믹접촉층 57, 58 : 소오스 및 드레인전극
59 : 금속층 61 : 패시베이션층
63 : 포토레지스트 패턴
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 투명기판 상의 소정 부분에 1500∼2500Å 두께의 제 1 금속층과 700∼1500Å 두께의 제 2 금속층으로 이루어진 게이트전극 및 게이트라인을 형성하는 공정과, 상기 투명기판 상에 상기 게이트전극 및 게이트라인을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 상에 오믹금속층을 형성하고 상기 오믹금속층을 패터닝하여 상기 게이트라인과 수직되는 데이터라인과 상기 게이트전극과 대응하는 부분에 소오스 및 드레인전극을 형성하면서 상기 오믹접촉층도 상기 활성층이 노출되도록 패터닝하는 공정과, 상기 활성층 상에 상기 소오스 및 드레인전극과 오믹금속층을 덮도록 패시베이션층을 형성하고 상기 패시베이션층 상의 상기 데이터라인을 포함하는 상기 소오스 및 드레인전극과 대응하는 부분에 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 패시베이션층, 오믹금속층, 오믹접촉층 및 활성층의 노출된 부분을 3 단계 건식 식각에 의해 순차적으로 식각하는 공정과, 상기 포토레지스트 패턴을 제거하는 공정을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도2e는 본 발명에 따른 박막트랜지스터의 제조 공정도이다.
도 2a를 참조하면, 투명기판(41) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄(Al)과 네오딤(Nd)의 합금을 1500∼2500Å 정도의 두께로 증착하고 몰리브덴(Mo)을 700∼1500Å 정도의 두께로 증착하여 제 1 금속층(43) 및 제 2 금속층(45)을 형성한다. 그리고, 제 1 및 제 2 금속층(43)(45)을 습식 방법을 포함하는 포토리쏘그래피 방법으로 투명기판(41)의 소정 부분에 잔류하도록 패터닝하여 게이트전극(47) 및 게이트라인(49)을 형성한다. 상기에서 게이트전극(47)과 게이트라인(49)을 전기적으로 연결되게 형성한다.
도 2b를 참조하면, 투명기판(41) 상에 게이트전극(47) 및 게이트라인(49)을 덮도록 게이트절연막(51), 활성층(53) 및 오믹접촉층(55)을 CVD 방법으로 순차적으로 형성한다. 상기에서 게이트절연막(51)은 산화실리콘 또는 질화실리콘 등의 절연물질을 증착하여 형성하고, 활성층(53)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다. 또한, 오믹접촉층(55)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
도 2c를 참조하면, 오믹접촉층(55) 상에 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링(sputtering) 방법으로 증착하여 오믹금속층(59)을 형성한다. 상기에서 오믹금속층(59)은 오믹접촉층(55)과 오믹 접촉을 이룬다.
그리고, 오믹금속층(59)과 오믹접촉층(55)을 활성층(53)이 노출되도록 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 이 때, 오믹금속층(59)은 패터닝되어 게이트라인(49)과 수직되는 데이터라인(도시되지 않음)과 게이트전극(47)과 대응하는 부분에 소오스 및 드레인전극(57)(58)이 형성된다. 또한, 오믹금속층(59)은 게이트라인(49)과 대응하는 부분 상에도 패터닝되어 제거되지 않고 잔류하게 된다.
도 2d를 참조하면, 활성층(53) 상에 소오스 및 드레인전극(57)(58)과 오믹금속층(59)을 덮도록 질화실리콘 또는 산화실리콘 등의 무기절연물질을 증착하여 패시베이션층(61)을 형성한다. 상기에서 패시베이션층(61)을 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성할 수도 있다.
패시베이션층(61) 상에 포토레지스트를 도포한 후 데이터라인(도시되지 않음)을 포함하는 소오스 및 드레인전극(57)(58)과 대응하는 부분에만 잔류하도록 패터닝하여 포토레지스트 패턴(63)을 형성한다. 이 때, 포토레지스트 패턴(63)이 게이트라인(49)과 대응하는 부분에 잔류되지 않도록 한다.
도 2e를 참조하면, 포토레지스트 패턴(63)을 마스크로 사용하여 패시베이션층(61), 오믹금속층(59), 오믹접촉층(55) 및 활성층(53)의 노출된 부분을 순착적으로 식각한다. 상기에서 패시베이션층(61), 오믹금속층(59), 오믹접촉층(55) 및 활성층(53)을 3 단계의 건식 식각에 의해 순차적으로 패터닝한다.
상기에서 1 단계 건식 식각은 SF6+ He의 혼합 가스로 패시베이션층(61)을, 2 단계 건식 식각은 SF6+ He + O2의 혼합 가스로 오믹금속층(59)을, 3 단계 건식 식각은 SF6+ He + HCl의 혼합 가스로 오믹접촉층(55) 및 활성층(53)을 순착적으로 식각한다. 이 때, 게이트전극(47)과 대응하는 부분은 1 단계 건식 식각시 SF6+ He의 혼합 가스에 의해 패시베이션층(61) 뿐만 아니라 오믹접촉층(55) 및 활성층(53)도 식각되며, 2 단계 건식 식각시 SF6+ He + O2의 혼합 가스에 의해 게이트절연막(51)이 식각되어 게이트전극(47)이 노출된다. 그러므로, 게이트전극(47)의 노출된 부분은 3 단계 건식 식각시 SF6+ He + HCl의 혼합 가스와 접촉된다. 상기에서 3 단계 건식 식각시 사용되는 SF6+ He + HCl의 혼합 가스에서 HCl도 가스 상태이므로 게이트전극(47)의 노출된 부분이 식각에 의한 손상을 받지 않게 된다. 또한, 게이트전극(47)의 노출된 부분에 HCl에 의한 Cl 성분이 잔류하게 된다.
그리고, 포토레지스트 패턴(63)을 스트립(strip)하여 제거한다. 이 때, 게이트전극(47)의 노출된 부분에 잔류하는 Cl 성분이 포토레지스트 패턴(63)을 제거할 때 사용되는 H2O의 H2성분과 반응하여 HCl 용액을 생성한다. 그러므로, 생성된 HCl 용액은 게이트전극(47)의 제 2 금속층(45)의 상부 표면을 식각한다. 이 때, 제 2 금속층(45)이 700∼1500Å 정도의 두께로 두껍게 형성되므로 HCl의 식각으로 인해 제 1 금속층(43)이 노출되는 것을 억제한다. 따라서, 제 2 금속층(45)이 식각되지 않고 보호되므로 게이트전극(47)은 패턴 검사시 불량으로 판정되지 않으므로 패턴 검사시 양호로 판정하므로 수율을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터의 제조 방법은 패시베이션층을 SF6+ He의 혼합 가스로 인한 1 단계 건식 식각으로, 오믹금속층을 SF6+ He + O2의 혼합 가스로 인한 2 단계 건식 식각으로, 그리고, 오믹접촉층 및 활성층을 SF6+ He + HCl의 혼합 가스로 인한 3 단계 건식 식각으로 순차적으로 식각한다. 이 때, 게이트전극과 대응하는 부분은 1 단계 건식 식각시 패시베이션층 뿐만 아니라 오믹접촉층 및 활성층도 식각되며, 2 단계 건식 식각시 게이트절연막이 식각되어 게이트전극의 제 2 금속층이 노출되므로 포토레지스트 패턴 제거시 3 단계 건식 식각시 잔류하는 Cl 성분이 H2O의 H2성분과 반응하여 생성되는 HCl에 의해 제 1 금속층이 노출되지 않도록 제 2 금속층을 두껍게 형성한다.
따라서, 본 발명은 제 2 금속층이 두껍게 형성되므로 Cl 성분과 H2성분의 반응으로 인해 생성되는 HCl 용액에 의해 제 1 금속층이 노출되지 않아 게이트전극의 노출된 부분이 손상으로 판정되어 되는 것을 방지하여 수율을 향상시킬 수 있는 잇점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야 할 것이다.

Claims (4)

  1. 투명기판 상의 소정 부분에 1500∼2500Å 두께의 제 1 금속층과 700∼1500Å 두께의 제 2 금속층으로 이루어진 게이트전극 및 게이트라인을 형성하는 공정과,
    상기 투명기판 상에 상기 게이트전극 및 게이트라인을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과,
    상기 오믹접촉층 상에 오믹금속층을 형성하고 상기 오믹금속층을 패터닝하여 상기 게이트라인과 수직되는 데이터라인과 상기 게이트전극과 대응하는 부분에 소오스 및 드레인전극을 형성하면서 상기 오믹접촉층도 상기 활성층이 노출되도록 패터닝하는 공정과,
    상기 활성층 상에 상기 소오스 및 드레인전극과 오믹금속층을 덮도록 패시베이션층을 형성하고 상기 패시베이션층 상의 상기 데이터라인을 포함하는 상기 소오스 및 드레인전극과 대응하는 부분에 포토레지스트 패턴을 형성하는 공정과,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 패시베이션층, 오믹금속층, 오믹접촉층 및 활성층의 노출된 부분을 3 단계 건식 식각에 의해 순차적으로 식각하는 공정과,
    상기 포토레지스트 패턴을 제거하는 공정을 구비하는 박막트랜지스터의 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1 금속층을 알루미늄(Al)과 네오딤(Nd)의 합금으로 형성하며, 제 2 금속층을 몰리브덴(Mo)으로 형성하는 박막트랜지스터의 제조방법.
  3. 청구항 1에 있어서,
    상기 패시베이션층, 오믹금속층, 오믹접촉층 및 활성층을 3단계 건식 식각에 의해 순차적으로 식각하는 공정은,
    상기 패시베이션층을 SF6+ He의 혼합 가스로 1 단계 건식 식각하고, 상기 오믹금속층을 SF6+ He + O2의 혼합 가스로 2 단계 건식 식각하며, 상기 오믹접촉층 및 활성층을 SF6+ He + HCl의 혼합 가스로 3 단계 건식 식각하는 것으로 이루어진 박막트랜지스터의 제조방법.
  4. 청구항 3에 있어서,
    상기 패시베이션층, 오믹금속층, 오믹접촉층 및 활성층을 순차적으로 식각하는 공정시 상기 게이트전극과 대응하는 부분은 상기 1 단계 건식 식각시 상기 패시베이션층 뿐만 아니라 상기 오믹접촉층 및 활성층도 식각되며, 상기 2 단계 건식 식각시 상기 게이트절연막이 식각되어 상기 게이트전극이 노출되므로 상기 3 단계 건식 식각시 상기 SF6+ He + HCl의 혼합 가스가 상기 게이트전극의 노출된 부분과 접촉되어 Cl 성분이 잔류되는 박막트랜지스터의 제조방법.
KR1020000022492A 2000-04-27 2000-04-27 박막트랜지스터의 제조방법 KR100696264B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000022492A KR100696264B1 (ko) 2000-04-27 2000-04-27 박막트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000022492A KR100696264B1 (ko) 2000-04-27 2000-04-27 박막트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR20010097962A true KR20010097962A (ko) 2001-11-08
KR100696264B1 KR100696264B1 (ko) 2007-03-16

Family

ID=19667267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000022492A KR100696264B1 (ko) 2000-04-27 2000-04-27 박막트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR100696264B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447893B1 (ko) * 2001-12-26 2004-09-08 엘지.필립스 엘시디 주식회사 박막 트랜지스터 제조방법
KR100878264B1 (ko) * 2001-12-12 2009-01-13 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2866516B2 (ja) * 1991-10-30 1999-03-08 京セラ株式会社 アクティブマトリックス基板およびその製造方法
JP2639356B2 (ja) * 1994-09-01 1997-08-13 日本電気株式会社 薄膜トランジスタの製造方法
KR100238206B1 (ko) * 1996-10-05 2000-01-15 윤종용 박막트랜지스터 액정 표시장치및 그 제조방법
JP3107055B2 (ja) * 1998-09-03 2000-11-06 日本電気株式会社 アクティブマトリクス基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878264B1 (ko) * 2001-12-12 2009-01-13 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR100447893B1 (ko) * 2001-12-26 2004-09-08 엘지.필립스 엘시디 주식회사 박막 트랜지스터 제조방법
US7060544B2 (en) 2001-12-26 2006-06-13 Lg.Philips Lcd Co., Ltd. Fabricating method of thin film transistor

Also Published As

Publication number Publication date
KR100696264B1 (ko) 2007-03-16

Similar Documents

Publication Publication Date Title
US7636135B2 (en) TFT-LCD array substrate and method for manufacturing the same
KR100225098B1 (ko) 박막트랜지스터의 제조방법
KR100658522B1 (ko) 액정표시장치의 제조방법
KR20080036282A (ko) 박막 트랜지스터 기판의 제조 방법
US7479415B2 (en) Fabrication method of polycrystalline silicon liquid crystal display device
US7125756B2 (en) Method for fabricating liquid crystal display device
US7456910B2 (en) Liquid crystal display device and fabricating method thereof
US20070249096A1 (en) Method of Forming a Metal Line and Method of Manufacturing a Display Substrate by Using the Same
US6411356B1 (en) Liquid crystal display device with an organic insulating layer having a uniform undamaged surface
KR100675317B1 (ko) 박막트랜지스터 및 그의 제조방법
KR100696264B1 (ko) 박막트랜지스터의 제조방법
KR100648214B1 (ko) 박막 트랜지스터 액정표시장치의 제조방법
KR20020037417A (ko) 수직형 박막 트랜지스터의 액정표시소자 제조방법
KR100646170B1 (ko) 박막트랜지스터의 제조방법
KR100637059B1 (ko) 액정표시소자의 제조방법
JP2692914B2 (ja) 薄膜トランジスタの製造方法
KR100683155B1 (ko) 박막트랜지스터 액정표시장치의 어레이 기판 제조방법
KR100275957B1 (ko) 박막트랜지스터의 제조방법
KR100336890B1 (ko) 박막트랜지스터액정표시소자의제조방법
KR100696262B1 (ko) 액정표시장치의 제조방법
KR100663288B1 (ko) 박막 트랜지스터 액정표시장치의 제조방법
KR100658057B1 (ko) 박막 트랜지스터의 제조 방법
KR100613767B1 (ko) 박막 트랜지스터 액정 표시소자의 제조방법
KR100599958B1 (ko) 고개구율 및 고투과율 액정표시장치의 제조방법
JPH09129590A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee