KR100675317B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 239000010408 film Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 15
- 239000000203 mixture Substances 0.000 claims description 3
- 238000003860 storage Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 241001239379 Calophysus macropterus Species 0.000 description 3
- 229910016024 MoTa Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서 절연기판의 트랜지스터영역 상에 게이트전극을 형성하면서 캐패시터영역 상에 캐패시터의 하부전극을 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극 및 하부전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 및 활성층을 상기 트랜지스터영역의 상기 게이트전극과 대응되는 부분에만 잔류되어 상기 게이트절연막이 노출되도록 1차 패터닝하고 상기 하부전극과 대응하는 부분의 상기 게이트절연막의 두께가 감소되도록 2차 패터닝하는 공정과, 상기 트랜지스터영역의 상기 게이트절연막 상에 소오스 및 드레인전극을 형성하면서 상기 캐패시터의 상기 게이트절연막 상에 상기 하부전극과 대응하는 부분에 캐패시터의 상부전극을 형성하는 공정을 구비한다.
따라서, 캐패시터영역에 형성된 하부전극과 대응하는 부분의 유전막으로 이용되는 게이트절연막의 두께를 감소시키므로 캐패시터의 정전 용량을 증가시킬 수 있다.
Description
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조 공정도
도 2는 본 발명에 따른 박막트랜지스터의 단면도
도 3a 내지 도 3c는 본 발명에 따른 박막트랜지스터의 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
도 3a 내지 도 3c는 본 발명에 따른 박막트랜지스터의 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
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31 : 절연기판 33 : 게이트전극
35 : 하부전극 37 : 게이트절연막
39 : 활성층 41 : 오믹접촉층
43, 45 : 소오스 및 드레인전극
47 : 상부전극
T2 : 트랜지스터영역 C2 : 캐패시터영역
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 스토리지 캐패시터의 정전 용량을 증가시킬 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극으로 구성된 박막트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 화소(pixel) 전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 액정이 주입된다.
박막트랜지스터는 액정 인가 전압의 유지 특성을 향상시키고 계조(gray scale) 표시의 안정 등을 위해 스토리지 캐패시터(storage capacitor)를 사용한다. 스토리지 캐패시터는 (n-1)번째 게이트라인의 일부분을 n번째 화소의 캐패시터의 하부전극으로 이용하는 '스토리지 온 게이트(storage on gate)' 방식과, 캐패시터의 하부전극을 별도로 형성하여 공통전극과 연결시키는 '스토리지 온 컴온(storage on common)' 방식이 있다. 상기에서 스토리지 캐패시터는 '스토리지 온 게이트(storage on gate)' 방식과 '스토리지 온 컴온(storage on common)' 방식 모두 게이트전극과 함께 형성되는 하부전극과 소오스 및 드레인전극과 함께 형성되는 상부전극 사이에 형성된 게이트절연막을 유전막으로 갖는 구조로 형성된다.
도 1a 내지 도1c는 종래 기술에 따른 박막트랜지스터의 제조 공정도이다.
도 1a를 참조하면, 트랜지스터영역(T1)과 캐패시터영역(C1)을 포함하는 투명한 절연기판(11) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄 또는 구리(Cu) 등 을 증착하여 금속박막을 형성한다. 그리고, 금속박막을 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 절연기판(11)의 트랜지스터영역(T1) 상에 게이트전극(13)을 형성한다. 이 때, 절연기판(11)의 캐패시터영역(C1) 상에도 잔류되게 패터닝하여 캐패시터의 하부전극(15)을 형성한다. 상기에서 캐패시터의 하부전극(15)은 게이트라인이거나 별도의 배선으로 이루어진다.
도 1b를 참조하면, 절연기판(11) 상에 게이트전극(13) 및 캐패시터의 하부전극(15)을 덮도록 게이트절연막(17), 활성층(19) 및 오믹접촉층(21)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다.
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게이트절연막(17)은 산화실리콘 또는 질화실리콘 등의 절연물질을 증착하여 형성하고, 활성층(19)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다. 또한, 오믹접촉층(21)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
오믹접촉층(21) 및 활성층(19)을 트랜지스터영역(T1)의 소정 부분에만 잔류되게 이방성식각을 포함하는 포토리쏘그래피 방법으로 게이트절연막(17)이 노출되도록 패터닝한다. 이 때, 활성층(19) 및 오믹접촉층(21)은 게이트전극(13)과 대응하는 부분에만 잔류되도록 한다.
도 1c를 참조하면, 게이트절연막(17) 상에 오믹접촉층(21)을 덮도록 CVD 방법 또는 스퍼터링 방법으로 몰리브덴(Mo)과 MoW, MoTa 및 MoNb 등의 몰리브덴 합금(Mo alloy)을 증착하여 금속 박막을 형성한다. 상기에서 오믹접촉층(21)과 금속 박막은 오믹 접촉을 이룬다.
그리고, 금속 박막을 포토리쏘그래피 방법으로 게이트절연막(13)이 노출되도록 패터닝하여 트랜지스터영역(T1)에 소오스 및 드레인전극(23)(25)을 형성한다. 이 때, 트랜지스터영역(T1)에 소오스 및 드레인전극(23)(25)을 형성할 때 캐패시터영역(C1)에도 하부전극(15)과 대응되게 잔류되도록 패터닝하여 캐패시터의 상부전극(27)을 형성한다. 상기에서 캐패시터영역(C1)에 형성된 하부전극(15)과 상부전극(27) 사이의 게이트절연막(17)은 유전막이 된다.
상기에서 트랜지스터영역(T1)에 소오스 및 드레인전극(23)(25)을 형성하기 위한 패터닝시 소오스 및 드레인전극(23)(25) 사이의 게이트전극(13)과 대응하는 부분의 오믹접촉층(21)도 제거하여 활성층(19)이 노출되도록 한다.
상술한 바와 같이 종래 기술에 따른 박막트랜지스터의 제조 방법에 있어서 스토리지 캐패시터의 하부전극, 유전막과 상부전극을 게이트전극, 게이트절연막과 소오스 및 드레인전극을 형성할 때 각각 형성한다. 즉, 스토리지 캐패시터의 유전막은 게이트절연막과 거의 동일한 두께로 형성되므로 정전 용량을 증가시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 스토리지 캐패시터의 정전 용량을 증가시킬 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 트랜지스터영역과 캐패시터영역을 포함하는 투명한 절연기판과, 상기 절연기판의 상기 트랜지스터영역 및 캐패시터영역 상에 형성된 게이트전극 및 캐패시터의 하부전극과, 상기 절연기판 상에 게이트전극 및 하부전극을 덮으며 상기 게이트전극과 대응하는 부분은 제 1 두께이고, 상기 캐패시터영역을 포함하는 부분은 상기 제 1 두께보다 얇은 제 2 두께로 형성된 게이트절연막과, 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과, 상기 활성층 상의 양측에 형성된 오믹접촉층과, 상기 게이트절연막 상에 상기 오믹접촉층과 접촉되게 형성된 소오스 및 드레인전극과, 상기 게이트절연막 상의 상기 캐패시터영역에 형성된 하부전극과 대응하는 부분에 형성된 상부전극을 구비한다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 절연기판의 트랜지스터영역 상에 게이트전극을 형성하면서 캐패시터영역 상에 캐패시터의 하부전극을 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극 및 하부전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 및 활성층을 상기 트랜지스터영역의 상기 게이트전극과 대응되는 부분에만 잔류되어 상기 게이트절연막이 노출되도록 1차 패터닝하는 공정과, 상기 하부전극과 대응하는 부분의 상기 게이트절연막의 두께가 감소되도록 2차 패터닝하는 공정과, 상기 트랜지스터영역의 상기 게이트절연막 상에 소오스 및 드레인전극을 형성하면서 상기 캐패시터의 상기 게이트절연막 상에 상기 하부전극과 대응하는 부분에 캐패시터의 상부전극을 형성하는 공정을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 박막트랜지스터의 단면도이다.
본 발명에 따른 박막트랜지스터는 트랜지스터영역(T2)과 캐패시터영역(C2)을 포함하는 투명한 절연기판(31) 상의 트랜지스터영역(T2) 상에 게이트전극(33)이 형성되고 캐패시터영역(C2) 상에 캐패시터의 하부전극(35)이 형성된다. 상기에서 캐패시터의 하부전극(35)은 게이트라인이거나 별도의 배선으로 이루어진다.
절연기판(31) 상에 게이트전극(33)과 캐패시터의 하부전극(35)을 덮도록 게이트절연막(37)이 형성된다. 상기에서 게이트절연막(37)은 질화실리콘 또는 산화실리콘 등의 절연물질로 형성되는 것으로 게이트전극(33)과 대응하는 부분에는 3000∼5000Å 정도의 두께로 형성되며 하부전극(33)과 대응하는 부분을 포함하는 나머지 부분에는 500∼2500Å 정도의 두께로 형성된다.
게이트절연막(37) 상의 게이트전극(33)과 대응하는 두껍게 형성된 부분 상에 활성층(39)이 형성되며, 이 활성층(39) 상의 게이트전극(33)과 대응하는 부분을 제외한 부분의 양측에 오믹접촉층(41)이 형성된다. 상기에서 활성층(39)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘이 1500∼2000Å 정도의 두께로 형성되고, 오믹접촉층(41)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘이 200∼500Å 정도의 두께로 형성된다.
게이트절연막(37) 상에 오믹접촉층(41)을 덮도록 소오스 및 드레인전극(43)(45)이 형성되며, 또한, 게이트절연막(37) 상의 하부전극(35)과 대응하는 부분에 캐패시터의 상부전극(47)이 형성된다. 상기에서 소오스 및 드레인전극(43)(45)과 상부전극(47)은 크롬(Cr) 또는 몰리브덴(Mo) 이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 1000∼2000Å 정도의 두께로 형성된다.
상기에서 캐패시터영역(C2)의 하부전극(35), 게이트절연막(37) 및 상부전극(47)은 캐패시터를 구성하는 데, 캐패시터의 유전막으로 사용되는 게이트절연막(37)의 두께가 감소되므로 캐패시터의 정전 용량이 증가된다.
도 3a 내지 도3c는 본 발명에 따른 박막트랜지스터의 제조 공정도이다.
도 3a를 참조하면, 트랜지스터영역(T2)과 캐패시터영역(C2)을 포함하는 투명한 절연기판(31) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄 또는 구리(Cu) 등을 1500∼4000Å 정도의 두께로 증착하여 금속박막을 형성한다. 그리고, 금속박막을 (NH4)2S2O8, 인산, 질산, 초산 또는 인산＋초산＋질산＋물의 혼산을 사용하는 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 절연기판(31)의 트랜지스터영역(T2) 상에 게이트전극(33)을 형성한다. 이 때, 절연기판(31)의 캐패시터영역(C2) 상에도 잔류되게 패터닝하여 캐패시터의 하부전극(35)을 형성한다. 상기에서 캐패시터의 하부전극(35)은 게이트라인이거나 별도의 배선으로 이루어진다.
도 3b를 참조하면, 절연기판(31) 상에 게이트전극(33) 및 캐패시터의 하부전극(35)을 덮도록 게이트절연막(37), 활성층(39) 및 오믹접촉층(41)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다.
상기에서 게이트절연막(37)을 산화실리콘 또는 질화실리콘 등의 절연물질을 3000∼5000Å 정도의 두께로 증착하여 형성하고, 활성층(39)을 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘을 1500∼2000Å 정도의 두께로 증착하여 형성한다. 또한, 오믹접촉층(41)을 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘을 200∼500Å 정도의 두께로 증착하여 형성한다.
오믹접촉층(41) 및 활성층(39)은 트랜지스터영역(T2)의 소정 부분에만 잔류되고, 또한, 게이트절연막(37)의 오믹접촉층(41) 및 활성층(39)이 제거되어 노출된 부분을 이방성식각을 포함하는 포토리쏘그래피 방법으로 패터닝한다. 상기에서 오믹접촉층(41) 및 활성층(39)을 F계 가스에 Cl계 가스를 혼합하여 게이트절연막(37)이 노출되도록 1차 패터닝하고, 연속해서, 게이트절연막(37)의 노출된 부분을 F계 가스에 Cl계 가스 대신에 O2 가스를 혼합하여 소정 두께를 2차 패터닝한다. 이 때, 2차 패터닝은 게이트절연막(37)을 500∼2500Å 정도의 두께가 제거되도록 한다. 상기에서 캐패시터영역(C2)에 형성된 하부전극(35)과 대응하는 부분의 게이트절연막(37)은 캐패시터의 유전막으로 사용되는 것으로 두께가 감소된다.
도 3c를 참조하면, 게이트절연막(37) 상에 오믹접촉층(41)을 덮도록 몰리브덴(Mo)과 MoW, MoTa 및 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링 방법으로 1000∼2000Å 정도의 두께로 증착하여 금속 박막을 형성한다. 상기에서 오 믹접촉층(41)과 금속 박막은 오믹 접촉을 이룬다.
그리고, 금속 박막을 포토리쏘그래피 방법으로 게이트절연막(37)이 노출되도록 패터닝하여 트랜지스터영역(T2)에 소오스 및 드레인전극(43)(45)을 형성한다. 이 때, 트랜지스터영역(T2)에 소오스 및 드레인전극(43)(45)을 형성할 때 캐패시터영역(C2)에도 하부전극(35)과 대응되게 잔류되도록 패터닝하여 캐패시터의 상부전극(47)을 형성한다. 상기에서 캐패시터영역(C2)에 형성된 하부전극(35)과 상부전극(47) 사이의 게이트절연막(37)으로 이루어진 유전막의 두께가 감소되므로 캐패시터의 정전 용량이 증가된다.
상기에서 트랜지스터영역(T2)에 소오스 및 드레인전극(43)(45)을 형성하기 위한 패터닝시 소오스 및 드레인전극(43)(45) 사이의 게이트전극(33)과 대응하는 부분의 오믹접촉층(41)도 제거하여 활성층(39)이 노출되도록 한다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터의 제조 방법은 오믹접촉층 및 활성층을 트랜지스터영역의 소정 부분에만 잔류되도록 패터닝할 때 게이트절연막도 500∼2500Å 정도의 두께가 제거되도록 식각하여 캐패시터영역에 형성된 하부전극과 대응하는 부분의 유전막으로 이용되는 게이트절연막의 두께를 감소시킨다.
따라서, 본 발명은 캐패시터영역에 형성된 하부전극과 대응하는 부분의 유전막으로 이용되는 게이트절연막의 두께를 감소시키므로 캐패시터의 정전 용량을 증가시킬 수 있는 잇점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
Claims (9)
- 트랜지스터영역과 캐패시터영역을 포함하는 투명한 절연기판과,상기 절연기판의 상기 트랜지스터영역 및 캐패시터영역 상에 형성된 게이트전극 및 캐패시터의 하부전극과,상기 절연기판 상에 게이트전극 및 하부전극을 덮으며 상기 게이트전극과 대응하는 부분은 제 1 두께이고, 상기 캐패시터영역을 포함하는 부분은 상기 제 1 두께보다 얇은 제 2 두께로 형성된 게이트절연막과,상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과,상기 활성층 상의 양측에 형성된 오믹접촉층과,상기 게이트절연막 상에 상기 오믹접촉층과 접촉되게 형성된 소오스 및 드레인전극과,상기 게이트절연막 상의 상기 캐패시터영역에 형성된 하부전극과 대응하는 부분에 형성된 상부전극을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 캐패시터의 하부전극이 게이트라인 또는 배선으로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층이 상기 게이트전극과 대응하는 부분의 제 1 두께는, 3000∼5000Å의 두께로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층이 상기 하부전극과 대응하는 부분을 포함하는 나머지 부분의 제 2 두께는, 500∼2500Å의 두께로 형성된 것을 특징으로 하는 박막트랜지스터.
- 절연기판의 트랜지스터영역 상에 게이트전극을 형성하면서 캐패시터영역 상에 캐패시터의 하부전극을 형성하는 공정과,상기 절연기판 상에 상기 게이트전극 및 하부전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과,상기 오믹접촉층 및 활성층을 상기 트랜지스터영역의 상기 게이트전극과 대응되는 부분에만 잔류되어 상기 게이트절연막이 노출되도록 1차 패터닝하는 공정과,상기 하부전극과 대응하는 부분의 상기 게이트절연막의 두께가 감소되도록 2차 패터닝하는 공정과,상기 트랜지스터영역의 상기 게이트절연막 상에 소오스 및 드레인전극을 형성하면서 상기 캐패시터의 상기 게이트절연막 상에 상기 하부전극과 대응하는 부분에 캐패시터의 상부전극을 형성하는 공정을 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 캐패시터의 하부전극을 게이트라인 또는 배선으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 오믹접촉층 및 활성층을 형성하는 1차 패터닝 공정은, F계 가스에 Cl계 가스를 혼합하여 진행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 게이트절연막의 두께를 감소하는 2차 패터닝 공정은, F계 가스에 O2 가스를 혼합하여 진행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 2차 패터닝시 상기 게이트절연막을 500∼2500Å의 두께가 제거되도록 진행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066040A KR100675317B1 (ko) | 1999-12-30 | 1999-12-30 | 박막트랜지스터 및 그의 제조방법 |
| US09/742,090 US6396106B2 (en) | 1999-12-30 | 2000-12-22 | Thin film transistor and fabricating method thereof |
| US10/136,275 US6656776B2 (en) | 1999-12-30 | 2002-05-02 | Thin film transistor and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066040A KR100675317B1 (ko) | 1999-12-30 | 1999-12-30 | 박막트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010058684A KR20010058684A (ko) | 2001-07-06 |
| KR100675317B1 true KR100675317B1 (ko) | 2007-01-26 |
Family
ID=19633192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990066040A KR100675317B1 (ko) | 1999-12-30 | 1999-12-30 | 박막트랜지스터 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6396106B2 (ko) |
| KR (1) | KR100675317B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4118485B2 (ja) * | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW586223B (en) * | 2003-06-26 | 2004-05-01 | Au Optronics Corp | Thin film transistor array panel and fabricating method thereof |
| TWI301330B (en) * | 2003-07-11 | 2008-09-21 | Chunghwa Picture Tubes Ltd | Thin film transistor and fabricating method thereof |
| JP4182022B2 (ja) * | 2004-04-01 | 2008-11-19 | キヤノン株式会社 | 表示装置用パネル及び表示装置 |
| KR100659761B1 (ko) * | 2004-10-12 | 2006-12-19 | 삼성에스디아이 주식회사 | 반도체소자 및 그 제조방법 |
| TWI271867B (en) * | 2005-06-20 | 2007-01-21 | Au Optronics Corp | Pixel structure and fabrication method thereof |
| KR101499226B1 (ko) * | 2008-07-25 | 2015-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101571803B1 (ko) * | 2009-06-09 | 2015-11-26 | 삼성디스플레이 주식회사 | 어레이 기판 및 이의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| JP3312083B2 (ja) * | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| CN1148600C (zh) * | 1996-11-26 | 2004-05-05 | 三星电子株式会社 | 薄膜晶体管基片及其制造方法 |
| JP3265569B2 (ja) * | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
-
1999
- 1999-12-30 KR KR1019990066040A patent/KR100675317B1/ko active IP Right Grant
-
2000
- 2000-12-22 US US09/742,090 patent/US6396106B2/en not_active Expired - Lifetime
-
2002
- 2002-05-02 US US10/136,275 patent/US6656776B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010058684A (ko) | 2001-07-06 |
| US6396106B2 (en) | 2002-05-28 |
| US6656776B2 (en) | 2003-12-02 |
| US20020005540A1 (en) | 2002-01-17 |
| US20020121667A1 (en) | 2002-09-05 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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|
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|
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181226 Year of fee payment: 13 |