KR100483522B1 - 이중게이트절연막을갖는박막트랜지스터액정표시장치및그제조방법 - Google Patents
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Abstract
게이트 절연막을 실리콘과 질소의 성분비가 서로 다른 이중층의 질화 실리콘으로 형성하여, 게이트 절연막과 비정질 실리콘층의 격자 부정합에 기인한 박막 트랜지스터의 이동도와 안정도의 저하 문제를 해결하였다.
Description
이 발명은 박막 트랜지스터 액정 표시 장치(thin film transistor liquid crystal display, 이하 'TFT-LCD'라 한다)에 관한 것으로서, 보다 상세하게는 이중 게이트 절연막을 갖는 TFT 기판에 관한 것이다.
평판 표시 장치로 널리 이용되고 있는 TFT-LCD는 TFT와 커패시터(capacitor) 및 접속 케이블(cable) 등으로 형성된 TFT 기판과 컬러 필터(color filter)가 형성된 컬러 필터 기판으로 구성된 패널(panel)에 액정 재료가 주입되어 형성된다.
상기 TFT 기판에 형성되어 있는 게이트 절연막(gate insulator)으로는 질화 실리콘(SiNx)이 많이 사용되고 있다. 이러한 게이트 절연막은 TFT 기판에 형성되어 있는 비정질 실리콘(amorphous silicon)층과 접촉하게 되는데, 게이트 절연막이 단일막으로 형성된 경우 이들의 계면에서의 격자 부정합(incoherency)에 기인하여 TFT의 성능에 많은 문제가 발생할 수 있다.
그러면, 첨부한 도면을 참조로 하여 종래의 TFT 기판에서의 문제점을 기재한다. 도 1에 종래의 TFT 기판에서 TFT 부분의 단면을 나타내었다.
도 1에서와 같이, 기판(10) 위에 알루미늄(Al) 및 알루미늄 합금과 같은 이중막으로 된 게이트 금속층(20)이 형성되어 있고, 그 위에 질화 실리콘으로 된 게이트 절연막(30)이 단일막으로 형성되어 있다. 게이트 절연막(30) 위에 수소화 된 비정질 실리콘(a-SI:H)으로 된 반도체층(40)이 형성되어 있고, 그 위에 n+-비정질 실리콘으로 된 접촉층(50)이 형성되어 있다. 접촉층(50) 위에 소스/ 드레인(source/drain) 금속층(60)이 형성되어 있고, 그 위에 보호막(70)이 형성되어 있다. 보호막(70) 위에 ITO(indium tin oxide)막(80)이 형성되어 소스/드레인 금속층(60)과 접촉 홀(contact hole)을 통해 연결되어 있다.
이와 같이 단일막의 게이트 절연막(30)을 사용할 경우, 게이트 절연막(30)인 질화 실리콘과 반도체층(40)인 비정질 실리콘의 계면에서 격자 부정합으로 인하여 TFT의 전계 효과 이동도를 감소시킬 수 있고 TFT의 안정도를 악화시킬 수 있다.
이러한 계면에서의 문제를 해결하기 위하여 실리콘(Si)의 성분비가 높은 질화 실리콘(Si-rich SiNx)을 게이트 절연막으로 사용할 경우 TFT-LCD의 투과율을 감소시키는 문제점을 가지고 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트 절연막과 비정질 실리콘층의 계면에서의 격자 정합을 증가시켜 두 층간의 격자 부정합에 기인한 변형(strain)을 최소화시켜 TFT의 전계 효과 이동도와 안정도를 증가시키는 것이다.
이러한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 기판은 게이트 절연막을 이중막으로 형성하여, 게이트 금속층과 접촉하는 제1 게이트 절연막은 비정질 실리콘층과 접촉하는 제2 게이트 절연막보다 실리콘의 성분비가 높은 질화 실리콘(Si-rich SiNx)으로 형성된다.
기판 위의 각 화소의 표시 영역에서는 제2 게이트 절연막을 식각하여 제거함으로써 제2 게이트 절연막에 기인한 투과율 감소의 문제를 해결할 수 있다. 이 때, 제2 게이트 절연막의 식각은 박막 트랜지스터의 비정질 실리콘층을 식각하는 공정에서 동시에 식각된다.
이하 본 발명의 바람직한 실시예를 기재한다. 그러나 하기한 실시예는 본 발명의 바람직한 일 실시예일 뿐 본 발명이 하기한 실시예에 한정되는 것은 아니다.
도 2에 본 발명의 실시예에 따른 TFT 기판의 TFT 부분에 대한 단면도를 나타내었다. 도 1과 같은 내용에 대해서는 동일한 부호를 사용하여 표시하였다.
도 2에서와 같이 본 발명에 따른 TFT 기판은 기판(10) 위에 알루미늄(Al),알루미늄 합금, 크롬(Cr), 탄탈(Ta) 및 몰리브덴(Mo) 등의 단일막 또는 이들의 조합으로 이루어진 이중막으로 된 게이트 금속층(20)이 형성되어 있고, 그 위에 질화 실리콘으로 된 게이트 절연막이 이중막으로 형성되어 있고 그 위에 수소화 된 비정질 실리콘(a-Si:H)으로 된 반도체층(40)이 형성되어 있다.
게이트 절연막은 게이트 금속층(20)과 접하는 제1 게이트 절연막(31)과 반도체층(40)과 접하는 제2 게이트 절연막(32)으로 구분된다. 제1 게이트 절연막(31)은 높은 농도, 높은 유전 강도 및 낮은 식각비의 성분을 가지며, 질소의 성분비가 높은 질화 실리콘(N-rich SiNx)을 사용하여 형성되어 있다. 제2 게이트 절연막(32)은 반도체층(40)과의 격자 부정합을 줄이기 위하여, 수소화 된 비정질 실리콘의 구조와 근접한 구조의 성분을 갖도록 형성되어 있다. 즉, 실리콘의 성분비가 제1 게이트 절연막보다 높은 질화 실리콘(Si-rich SiNx)으로 형성되어 있다. 이 때 N/Si의 원자비를 의미하는 x값은 1 ~ 1.2 정도로 하는 것이 절연 특성에 영향을 작게 주기 때문에 가장 바람직하다.
이와 같은 질화 실리콘을 사용할 경우 TFT 기판의 투과율이 저하될 수 있으므로, 이를 방지하기 위해 TFT 기판에서 높은 투과율을 요구하는 부분에는 제2 게이트 절연막(32)이 제거되어 형성할 수도 있다. 이러한 경우의 화소를 도 3에 도시하였다. 게이트 라인(90)과 데이터 라인(100)으로 구분되는 화소 영역에서 빛을 많이 투과해야할 표시 영역(110)에서는 제2 게이트 절연막이 제거되어 있다.
비정질 실리콘층(40) 위에 n+-비정질 실리콘으로 된 접촉층(50)이 형성되어 있고, 그 위에 소스/ 드레인 금속층(60)이 형성되어 있으며, 그 위에 보호막(70)이 형성되어 있다. 보호막(70) 위에 ITO막으로 된 화소 전극(80)이 형성되어 소스/드레인 금속층(60)과 접촉 홀을 통해 연결되어 있다.
본 발명의 실시예에 따른 TFT 기판의 제조 방법은 먼저 투명한 절연 기판(10) 위에 알루미늄 또는 알루미늄 합금과 같은 금속을 증착하고 패터닝(patterning)하여 게이트 금속층(20)을 형성하고, 그 위에 질소의 성분비가 높은 질화 실리콘(N-rich SiNx)으로 된 제1 게이트 절연막(31)을 형성한다.
제1 게이트 절연막(31) 위에 실리콘의 성분비가 제1 게이트 절연막보다 높은 질화 실리콘(Si-rich SiNx)으로 된 제2 게이트 절연막(32)을 형성한다. 이 때 Nx의 x값은 1 ~ 1.2 정도로 하는 것이 가장 바람직하다.
제2 게이트 절연막(32) 위에 수소화 된 비정질 실리콘과 n+-비정질 실리콘층을 차례로 증착하고 식각하여 반도체층(40)과 접촉층(50)을 형성한다. 이 때 TFT 기판의 각 화소의 표시 영역(110)에 형성되어 있는 제2 게이트 절연막(32)도 함께 식각한다.
상기 기판(10) 상부에 금속을 증착하고 패터닝하여 소스/ 드레인 금속층(60)을 형성하고, 그 위에 보호막(70)을 형성한다. 보호막(70) 위에 ITO막을 증착하고 패터닝하여 화소 전극(80)을 형성한다.
상기한 바와 같이, 본 발명에 따른 TFT 기판은 게이트 절연막과 비정질 실리콘층의 계면에서 발생하는 격자 부정합을 감소시켜 TFT의 이동도를 증가시키고 안정도를 높일 수 있다. 또한 TFT 기판의 디스플레이 영역 이외의 부분에 대해서는 투과율을 감소시킴으로써 TFT의 활성 영역으로 들어오는 빛의 양을 줄여 광 유도 오프 전류(photo induced off current)를 줄일 수도 있다.
비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 게이트 금속층에 접하는 질화 실리콘층은 질소의 원자비가 낮고 비정질 실리콘층에 접하는 질화 실리콘층은 질소의 원자비가 높은 구성을 갖는 다양한 구조의 TFT에 모두 적용될 수 있으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.
도 1은 종래의 TFT 기판에서 TFT 부분을 도시한 단면도이고,
도 2는 본 발명의 실시예에 따른 TFT 기판의 TFT 부분을 도시한 단면도이고,
도 3은 본 발명의 실시예에 따른 TFT 기판의 화소 영역을 도시한 평면도이다.
Claims (6)
- 절연 기판,상기 절연 기판 위에 형성된 게이트 금속층,상기 게이트 금속층을 덮는 제 1 게이트 절연막,상기 제 1 게이트 절연막 위에 형성된 제 2 게이트 절연막,상기 제 2 게이트 절연막 위에 형성된 비정질 실리콘 층,상기 비정질 실리콘층 위에 형성된 n+ 비정질 실리콘 층,상기 n+ 비정질 실리콘 층위에 접촉하여 형성된 소스/드레인 금속층,상기 소스/드레인 금속층 위에 형성되어 있으며, 상기 소스/드레인 금속층을 드러내는 접촉홀을 가지는 보호막,상기 보호막 위에 형성되어 있으며, 상기 접촉홀을 통하여 상기 소스/드레인 금속층과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 기판에 있어서,상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 질화 실리콘으로 이루어져 있고, 상기 제2 게이트 절연막의 실리콘 성분비가 상기 제1 게이트 절연막의 실리콘 성분비에 비하여 높은 것을 특징으로 하는 박막트랜지스터 기판.
- 제1항에서,상기 제2 게이트 절연막의 N/Si의 원자비는 1 ~ 1.2로 되는 박막 트랜지스터 기판.
- 제1항에서,상기 기판의 각 화소의 표시 영역에는 상기 제2 게이트 절연막이 제거된 박막 트랜지스터 기판.
- 투명한 절연 기판 위에 게이트 금속층을 형성하는 단계,질화 실리콘으로 상기 게이트 금속층을 덮는 제1 게이트 절연막을 적층하는 단계,상기 제1 게이트 절연막보다 실리콘의 성분비가 높은 제2 게이트 절연막을 적층하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에서,상기 제2 게이트 절연막의 N/Si의 원자비는 1 ~ 1.2로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에서,상기 제2 게이트 절연막 위에 비정질 실리콘을 적층하는 단계,고농도로 도핑된 비정질 실리콘 적층하는 단계,상기 비정질 실리콘과 상기 고농도로 도핑된 비정질 실리콘 및 상기 기판 위의 각 화소의 표시 영역에 있는 상기 제2 게이트 절연막을 식각하는 단계, 및소스 및 드레인 금속층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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