KR100732862B1 - 박막 트랜지스터 및 이를 이용한 평판 표시장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 이를 이용한 평판 표시장치에 관한 것으로, 더욱 상세하게는 게이트 절연막을 이중으로 형성하고 그 중 상부에 형성된 게이트 절연막의 두께를 조절하여 트랜지스터의 수율을 향상시키기 위한 박막 트랜지스터 및 이를 이용한 평판 표시장치에 관한 것이다.
본 발명에 따른 박막 트랜지스터는 기판, 상기 기판상에 형성되는 활성층, 상기 활성층 상에 형성되는 제 1 게이트 절연막 및 상기 제 1 게이트 절연막 상에, 질화물을 5%이상 함유하며, 적어도 1.5의 굴절률을 갖는 물질로 형성되는 제 2 게이트 절연막을 포함하되, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막을 합한 두께는 2000Å을 넘지 않는다.
평판 표시장치, 제조 방법, 게이트 절연막, 이중 구조
Description
도 1a 내지 도 1c는 종래 박막 트랜지스터의 제조 공정을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 공정을 나타낸 단면도이다.
도 3a 및 도 3b는 종래 평판 표시장치에 채용된 박막 트랜지스터와 본 발명에 따른 박막 트랜지스터의 수율을 나타낸 그래프이다.
도 4는 본 발명에 따른 박막 트랜지스터의 두께에 따른 수율을 비교한 그래프이다.
도 5는 본 발명에 따른 박막 트랜지스터를 채용한 평판 표시장치의 구성을 나타낸 도이다.
*** 도면의 주요 부분에 대한 부호 ***
100: 기판 200: 활성층
310: 제 1 게이트 절연막 320: 제 2 게이트 절연막
400: 게이트 전극
본 발명은 박막 트랜지스터 및 이를 이용한 평판 표시장치에 관한 것으로, 더욱 상세하게는 게이트 절연막을 이중으로 형성하고 그 중 상부에 형성된 게이트 절연막의 두께를 증가시켜 박막 트랜지스터의 수율을 향상시키는 박막 트랜지스터 및 이를 이용한 평판 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다. 상기와 같은 평판 표시장치는 기판상에 박막 트랜지스터를 형성하여 박막 트랜지스터의 스위칭 동작에 의해 화상을 표현한다.
도 1a 내지 도 1c는 종래 박막 트랜지스터의 제조 공정을 나타낸 단면도이다.
도 1a 내지 도 1c를 참조하여 설명하면, 종래의 박막 트랜지스터를 제조하기 위해서는 먼저, 유리 등의 절연 기판(10)상에 폴리 실리콘(poly silicon)층을 형성한다. 폴리 실리콘층을 형성하는 방법은 먼저 기판(10)상에 비정질 실리콘(amorphous silicon)층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실 리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화한다. 이때, 비정질 실리콘층은 엑시머 레이저 결정화(excimer laser crystallization: ELC/excimer laser anneal: ELA)기법 및 연속측면 고상화(sequential lateral solidification: SLS) 기법 등을 사용하여 결정화할 수 있다. 비정질 실리콘층이 폴리 실리콘층으로 결정화되면, 결정화된 폴리 실리콘층을 패터닝하여 활성층(20)을 형성한다. (도 1a) 활성층(20) 상에는 게이트 절연막(30)을 형성하고,(도 1b) 게이트 절연막(30) 상에는 금속층(미도시)을 형성한다. 그리고 형성된 금속층을 패터닝하여 게이트 절연막(30) 상에 게이트 전극(40)을 형성한다. (도 1c)
상기와 같은 종래 박막 트랜지스터의 제조 방법에서는 활성층(20) 및 게이트 전극(40) 사이에 형성된 게이트 절연막(30)의 두께가 얇기 때문에 활성층(20)과 게이트 전극(40) 사이에 단락(short)이 발생하기 쉽고, 박막 트랜지스터가 오프(off)상태일때 누설 전류가 발생하여 박막 트랜지스터의 불량을 초래할 수 있다. 또한, 상기와 같은 문제점을 해결하기 위해 게이트 절연막(30)의 두께 증가시 도핑이 어려워지는 단점이 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 게이트 절연막을 이중으로 형성하고, 그 중 상부에 형성된 게이트 절연막의 두께를 증가시켜 박막 트랜지스터의 수율을 증가시키기 위한 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 일 측면은 기판, 상기 기판상에 형성되는 활성층, 상기 활성층 상에 형성되는 제 1 게이트 절연막 및 상기 제 1 게이트 절연막 상에, 질화물을 5%이상 함유하며, 적어도 1.5의 굴절률을 갖는 물질로 형성되는 제 2 게이트 절연막을 포함하되, 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막을 합한 두께는 2000Å을 넘지 않는 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 측면은 복수의 데이터선 및 복수의 주사선을 포함하며, 상기 복수의 데이터선 및 상기 복수의 주사선이 교차한 영역에 복수의 화소를 형성하는 화소부, 상기 복수의 데이터선에 데이터 신호를 전달하는 데이터 구동부 및 상기 복수의 주사선에 주사 신호를 전달하는 주사 구동부를 포함하며, 상기 화소는 상기 일 측면에 기재된 박막 트랜지스터를 포함하는 평판 표시장치를 제공하는 것이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 공정을 나타낸 단면도이다.
도 2a 내지 도 2d를 참조하여 설명하면, 본 발명에 따른 박막 트랜지스터를 제조하기 위해서는, 먼저 유리 등의 절연 기판(100)상에 비정질 실리콘(amorphous silicon) 층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화하여 폴리 실리콘으로 만든다. 비정질 실리콘을 결정화하는 방법에는 엑시머 레이저 결정화법(excimer laser crystallization: ELC/excimer laser anneal: ELA) 및 연속측면 고상화법(sequential lateral solidification: SLS) 등이 있다. 결정화된 폴리 실리콘층을 패터닝하여 활성층(200)을 형성하고, (도 2a) 활성층(200) 상에는 제 1 게이트 절연막(310)을 형성한다. 제 1 게이트 절연막(310)은 활성층(200)으로 사용된 폴리 실리콘과 계면 특성이 좋은 실리콘 산화막(SiO2)을 사용하며 이때, 실리콘 산화막은 800Å 두께로 형성한다.(도 2b) 그리고, 제 1 게이트 절연막(310) 상부에는 제 2 게이트 절연막(320)을 형성한다. 제 2 게이트 절연막(320)으로는 실리콘 옥시나이트라이드(Si-oxynitride) 또는 질화 실리콘(SiNx)을 사용하여 400Å내지 1200Å의 두께로 형성될 수 있으며, 바람직하게는 600Å의 두께로 형성된다. 또한, 제 2 게이트 절연막(320)은 실리콘 옥시나이트라이드(Si-oxynitride) 또는 질화 실리콘(SiNx)으로 한정되는 것은 아니며, 적어도 5% 이상의 질화물을 포함하는 물질을 사용할 수 있다. 그리고 제 2 게이트 절연막(320)은 상기 제 1 게이트 절연막보다 굴절률이 큰 물질을 사용하는데, 이때 제 2 게이트 절연막(320)의 굴절률은 적어도 1.5인 물질이다. 또한, 제 2 게이트 절연막(320)으로는 제 1 게이트 절연막(310)으로서 사용되는 물질보다 모바일 이온 및 수분에 강하며, 제 1 게이트 절연막 (310)에 비해 상대적으로 밀도가 높은 물질을 사용하도록 한다. 한편, 임플란타 방식을 사용하면 제 1 게이트 절연막(310) 및 제 2 게이트 절연막(320)을 합한 두께는 2000Å 까지 형성할 수 있다. (도 2c)
제 2 게이트 절연막(320) 상에는 금속층(미도시)을 형성하고, 형성된 금속층을 패터닝하여 제 2 게이트 절연막(320)상에 게이트 전극(400)을 형성한 후 이온 도핑 공정을 수행한다. (도 2d)
도 3a 및 도 3b는 종래 평판 표시장치에 채용된 박막 트랜지스터와 본 발명에 따른 박막 트랜지스터의 수율을 나타낸 그래프이다.
온도를 점차 높여 압력을 가하여 소자의 변화를 측정하는 BTS를 이용해 트랜지스터의 내구성을 시험한 결과를 도 3a 및 도 3b의 그래프를 통해 나타내었다.
도 3a 및 도 3b를 살펴보면, 예를 들어, 게이트 절연막으로서 산화막(SiO2) 단일층을 1400Å의 두께로 형성하였을 때는 절연 내압 -40V 까지 소자가 견뎌냈고, 게이트 절연막으로서 800Å 두께의 산화막(SiO2)과 600Å두께의 질화막(SiNx)의 이중층으로 형성하였을 때에는 절연 내압 -80V까지 소자가 견뎌낸 것을 볼 수 있다.
이 결과를 통해, 동일 두께에 대해서 산화막(SiO2) 단일 게이트 절연막을 사용한 박막 트랜지스터보다 산화막(SiO2)/질화막(SiNx) 이중 게이트 절연막의 내구성이 더 우수하다는 것을 알 수 있다. 그러므로 산화막(SiO2)/질화막(SiNx) 이중 구조로 게이트 절연막을 구성함으로써 박막 트랜지스터의 신뢰성을 높일 수 있다.
도 4는 본 발명에 따른 박막 트랜지스터의 두께에 따른 수율을 비교한 그래프이다.
도 4를 참조하여 설명하면, 제 1 게이트 절연막의 두께를 800Å로 형성하고 제 1 게이트 절연막 상에 제 2 게이트 절연막을 400Å의 두께로 형성하였을 때와 600Å의 두께로 형성하였을 때 박막 트랜지스터의 수율을 나타내었다.
제 2 게이트 절연막으로 사용된 질화막(SiNx)의 두께가 400Å일 때 박막 트랜지스터의 불량이 검출되지 않는 화소의 비율은 약 40% 정도로 나타났고, 질화막(SiNx)의 두께가 600Å일 때 트랜지스터의 불량이 검출되지 않는 화소의 비율은 약 80% 정도로 나타났다. 질화막(SiNx)의 두께가 400Å이하가 되면 두께가 너무 얇아 이중 게이트 절연막을 형성하지 않는 것과 같은 결과가 나타나므로 질화막(SiNx)의 두께는 400Å이상으로 형성하도록 한다. 또한, 도 4에 의하면, 400Å일때보다 600Å으로 형성하였을때가 수율이 더 좋은 것을 알 수 있다. 즉, 제 2 게이트 절연막의 두께가 두꺼울수록 트랜지스터의 수율이 좋아진다. 그러나 질화막(SiNx)의 두께를 계속 증가시키면 도핑(doping)이 어려워지는 문제점이 발생하므로 질화막(SiNx)의 두께는 소정의 값 이상이 되지 않도록 한정할 필요가 있다. 바람직하게는 제 1 게이트 절연막과 제 2 게이트 절연막을 합한 두께는 2000Å을 넘지 않도록 한다.
도 5는 본 발명에 따른 박막 트랜지스터를 채용한 평판 표시장치의 구성을 나타낸 도이다.
도 5를 참조하여 설명하면, 본 발명에 따른 평판 표시장치는 화소부(500), 데이터 구동부(600), 및 주사 구동부(700)를 포함한다.
화소부(500)는 가로 방향으로 연장된 n개의 주사선(S1, S2,..., Sn), 세로 방향으로 연장된 m개의 데이터선(D1, D2,..., Dm) 및 n개의 주사선(S1,S2,...Sn)과 m개의 데이터선(D1,D2,...Dm)이 교차한 영역에 형성된 복수의 화소(5)를 포함한다.
데이터 구동부(600)는 복수의 데이터선(D1, D2, D3,..., Dm)에 데이터 신호를 공급한다.
주사 구동부(700)는 복수의 주사선(S1, S2,..., Sn)에 순차적으로 주사 신호를 공급한다.
또한, 복수의 화소(5)는 주사 구동부(700)에서 전달되는 주사 신호에 응답하여 데이터 구동부(600)에서 전달되는 데이터 신호를 샘플링하고, 샘플링된 데이터 신호에 대응하여 소정의 계조를 표시한다.
상기와 같은 구성을 같는 평판 표시장치는 도 2a 내지 도 4를 참조하여 상세히 설명한 본 발명에 따른 박막 트랜지스터를 구비하여 형성된다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
본 발명에 의한 박막 트랜지스터 및 평판 표시장치는 제 2 게이트 절연막의 두께를 증가시킴으로써 폴리 실리콘과 게이트 전극 간의 단락(short)을 개선하고, 누설전류를 감소시켜 박막 트랜지스터의 수율을 증대할 수 있다. 또한, 본 발명에 따라 박막 트랜지스터의 내구성이 증가하여 소자의 신뢰성을 높일 수 있는 장점이 있다.
Claims (6)
- 기판;상기 기판상에 형성되는 활성층;상기 활성층 상에 형성되는 제 1 게이트 절연막; 및상기 제 1 게이트 절연막 상에, 질화물을 5%이상 함유하며, 적어도 1.5 이상의 굴절률을 갖는 물질로 형성되며, 적어도 400Å 이상의 두께를 가진 제 2 게이트 절연막을 포함하되,상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막을 합한 두께는 2000Å을 넘지 않는 박막 트랜지스터.
- 제 1항에 있어서,상기 제 2 게이트 절연막은 질화 실리콘 또는 실리콘 옥시나이트라이드인 박막 트랜지스터.
- 삭제
- 제 1항에 있어서,상기 제 1 게이트 절연막은 800Å의 두께를 갖는 산화 실리콘을 사용하는 박막 트랜지스터.
- 복수의 데이터선 및 복수의 주사선을 포함하며, 상기 복수의 데이터선 및 상기 복수의 주사선이 교차한 영역에 복수의 화소를 형성하는 화소부;상기 복수의 데이터선에 데이터 신호를 전달하는 데이터 구동부; 및상기 복수의 주사선에 주사 신호를 전달하는 주사 구동부를 포함하며상기 화소는 상기 제 1항, 제 2항 및 제 4항 중 어느 하나에 기재된 박막 트랜지스터를 포함하는 평판 표시장치.
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Priority Applications (1)
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| KR1020050063456A KR100732862B1 (ko) | 2005-07-13 | 2005-07-13 | 박막 트랜지스터 및 이를 이용한 평판 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050063456A KR100732862B1 (ko) | 2005-07-13 | 2005-07-13 | 박막 트랜지스터 및 이를 이용한 평판 표시장치 |
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2005
- 2005-07-13 KR KR1020050063456A patent/KR100732862B1/ko active IP Right Grant
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| 1004835220000 |
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| 1020050070240 |
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