JPH063699A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH063699A JPH063699A JP18617492A JP18617492A JPH063699A JP H063699 A JPH063699 A JP H063699A JP 18617492 A JP18617492 A JP 18617492A JP 18617492 A JP18617492 A JP 18617492A JP H063699 A JPH063699 A JP H063699A
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- Japan
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- film
- thin film
- etching
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Abstract
(57)【要約】
【目的】 薄膜トランジスタのチャネルリークおよび配
線／電極間のリーク不良発生の防止。 【構成】 ガラス基板１０１上にゲート電極１０２、ゲ
ート絶縁膜１０４、島状のａ−Ｓｉ膜１０４、ｎ+ 型ａ
−Ｓｉ膜１０５およびソース電極１０６、ドレイン電極
１０７を形成した後、透明導電膜を成膜する前に絶縁体
薄膜１０８を基板全面に成膜し、ソース電極１０６のコ
ンタクト形成個所のみをエッチング除去する。透明導電
膜を成膜し、パターン化して画素電極１０９を形成する
［（ａ）図］。露出している絶縁体薄膜１０８をエッチ
ング除去し、さらにチャネル掘込みを行って溝１１０を
形成する。
線／電極間のリーク不良発生の防止。 【構成】 ガラス基板１０１上にゲート電極１０２、ゲ
ート絶縁膜１０４、島状のａ−Ｓｉ膜１０４、ｎ+ 型ａ
−Ｓｉ膜１０５およびソース電極１０６、ドレイン電極
１０７を形成した後、透明導電膜を成膜する前に絶縁体
薄膜１０８を基板全面に成膜し、ソース電極１０６のコ
ンタクト形成個所のみをエッチング除去する。透明導電
膜を成膜し、パターン化して画素電極１０９を形成する
［（ａ）図］。露出している絶縁体薄膜１０８をエッチ
ング除去し、さらにチャネル掘込みを行って溝１１０を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜半導体装置の製造
方法に関し、特に、液晶表示装置等に用いられる、逆ス
タガード型薄膜トランジスタを含む薄膜半導体装置の製
造方法に関する。
方法に関し、特に、液晶表示装置等に用いられる、逆ス
タガード型薄膜トランジスタを含む薄膜半導体装置の製
造方法に関する。
【０００２】
【従来の技術】この種従来の薄膜半導体装置の製造方法
について図２を参照して説明する。従来の薄膜トランジ
スタの製造方法は、図２に示すように、ガラス基板２０
１上にクロム、アルミニウム等の金属をスパッタリング
等の方法で被着し、これを写真蝕刻法によりパターニン
グしてゲート電極２０２を形成する。
について図２を参照して説明する。従来の薄膜トランジ
スタの製造方法は、図２に示すように、ガラス基板２０
１上にクロム、アルミニウム等の金属をスパッタリング
等の方法で被着し、これを写真蝕刻法によりパターニン
グしてゲート電極２０２を形成する。
【０００３】次に、ＣＶＤ法により窒化シリコンを堆積
してゲート絶縁膜２０３を形成し、ひき続きＣＶＤ法に
よりノンドープアモルファスシリコン膜（以下、ａ−Ｓ
ｉ膜と記す）２０４、燐ドープアモルファスシリコン膜
（以下、ｎ+ 型ａ−Ｓｉ膜と記す）２０５を被着し、こ
れら半導体層を写真蝕刻法により加工してアイランド半
導体層を形成する。
してゲート絶縁膜２０３を形成し、ひき続きＣＶＤ法に
よりノンドープアモルファスシリコン膜（以下、ａ−Ｓ
ｉ膜と記す）２０４、燐ドープアモルファスシリコン膜
（以下、ｎ+ 型ａ−Ｓｉ膜と記す）２０５を被着し、こ
れら半導体層を写真蝕刻法により加工してアイランド半
導体層を形成する。
【０００４】次に、ゲート電極の端子部分に上層配線と
のコンタクトをとるために、ゲート絶縁膜２０３の所定
の位置に写真蝕刻法によりコンタクトホールを開口す
る。次に、クロムをスパッタリング等の方法で被着し写
真蝕刻法により所定の配線形状に加工してソース電極２
０６とドレイン電極２０７を形成する。
のコンタクトをとるために、ゲート絶縁膜２０３の所定
の位置に写真蝕刻法によりコンタクトホールを開口す
る。次に、クロムをスパッタリング等の方法で被着し写
真蝕刻法により所定の配線形状に加工してソース電極２
０６とドレイン電極２０７を形成する。
【０００５】その上に酸化インジウム錫などの透明導電
膜をスパッタリング法で被着形成し、写真蝕刻法により
画素電極２０９を形成する。次いで、ドレイン電極２０
７−ソース電極２０６間のｎ+ 型ａ−Ｓｉ膜２０５、ａ
−Ｓｉ膜２０４をドライエッチング法により除去して溝
２１０を形成する。
膜をスパッタリング法で被着形成し、写真蝕刻法により
画素電極２０９を形成する。次いで、ドレイン電極２０
７−ソース電極２０６間のｎ+ 型ａ−Ｓｉ膜２０５、ａ
−Ｓｉ膜２０４をドライエッチング法により除去して溝
２１０を形成する。
【０００６】
【発明が解決しようとする課題】上述した従来の製造方
法では、アイランド状のｎ+ 型ａ−Ｓｉ膜上にソース・
ドレイン電極となるクロム膜を成膜しているため、その
界面にクロムシリサイド膜が形成される。このクロムシ
リサイド層上に透明導電膜である酸化インジウム錫（Ｉ
ＴＯ）を成膜するとクロムシリサイド表面でさらに新た
な反応層が形成され、ＩＴＯ膜のエッチング際に、これ
を完全に除去することができず、このＩＴＯ残渣がソー
ス・ドレイン間電流リークの原因となる。
法では、アイランド状のｎ+ 型ａ−Ｓｉ膜上にソース・
ドレイン電極となるクロム膜を成膜しているため、その
界面にクロムシリサイド膜が形成される。このクロムシ
リサイド層上に透明導電膜である酸化インジウム錫（Ｉ
ＴＯ）を成膜するとクロムシリサイド表面でさらに新た
な反応層が形成され、ＩＴＯ膜のエッチング際に、これ
を完全に除去することができず、このＩＴＯ残渣がソー
ス・ドレイン間電流リークの原因となる。
【０００７】また、ゲート絶縁膜上でソース・ドレイン
電極の配線と画素電極（ＩＴＯ膜）とが同一層内に形成
されるため、ＩＴＯ膜パターン化の際、ゲート絶縁膜上
にエッチング残渣が残されると、これが配線や電極間の
電流リークの原因となるという問題点もあった。
電極の配線と画素電極（ＩＴＯ膜）とが同一層内に形成
されるため、ＩＴＯ膜パターン化の際、ゲート絶縁膜上
にエッチング残渣が残されると、これが配線や電極間の
電流リークの原因となるという問題点もあった。
【０００８】
【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、絶縁性基板上に複数の島状半導体領域を
形成する工程と、前記島状半導体領域に懸かる金属配線
層を形成する工程と、全面に絶縁体薄膜を形成する工程
と、前記金属配線層のコンタクト形成個所の前記絶縁体
薄膜をエッチング除去する工程と、透明導電膜を被着
し、これをパターニングする工程と、露出している前記
絶縁体薄膜をエッチング除去する工程と、を含んでい
る。
の製造方法は、絶縁性基板上に複数の島状半導体領域を
形成する工程と、前記島状半導体領域に懸かる金属配線
層を形成する工程と、全面に絶縁体薄膜を形成する工程
と、前記金属配線層のコンタクト形成個所の前記絶縁体
薄膜をエッチング除去する工程と、透明導電膜を被着
し、これをパターニングする工程と、露出している前記
絶縁体薄膜をエッチング除去する工程と、を含んでい
る。
【０００９】
【作用】透明導電膜を成膜するのに先立って、 絶縁体
薄膜を成膜しているため、クロムシリサイド層に透明導
電膜が直接接触することがなくなる。従って、クロムシ
リサイド層と透明導電膜との反応層が形成されることが
なくなり、透明導電膜のエッチング時、反応物の残渣が
生じるのを回避することができる。また、金属配線間や
金属配線−画素電極間にＩＴＯ残渣が生じても、この残
渣は透明導電膜成膜前に成膜した絶縁体薄膜上に存在し
ているため、絶縁体薄膜エッチングの際に同時に除去す
ることができる。
薄膜を成膜しているため、クロムシリサイド層に透明導
電膜が直接接触することがなくなる。従って、クロムシ
リサイド層と透明導電膜との反応層が形成されることが
なくなり、透明導電膜のエッチング時、反応物の残渣が
生じるのを回避することができる。また、金属配線間や
金属配線−画素電極間にＩＴＯ残渣が生じても、この残
渣は透明導電膜成膜前に成膜した絶縁体薄膜上に存在し
ているため、絶縁体薄膜エッチングの際に同時に除去す
ることができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）、（ｂ）は、本発明の第１の
実施例を説明するための断面図である。厚さ約１ｍｍの
ガラス基板１０１上にクロムを約１０００Åの膜厚にス
パッタ法により成膜し、これを写真蝕刻法によりパター
ニングしてゲート電極１０２を形成する。その上にプラ
ズマＣＶＤ法により窒化シリコン膜（ゲート絶縁膜１０
３）、ａ−Ｓｉ膜１０４、ｎ+ 型ａ−Ｓｉ膜１０５をそ
れぞれ４０００Å、２０００Å、５００Åの膜厚に成長
させる。次に、写真蝕刻法によりａ−Ｓｉ膜１０４、ｎ
+ 型ａ−Ｓｉ膜１０５を加工して、ゲート電極１０２上
にアイランド状半導体層を形成する。
て説明する。図１の（ａ）、（ｂ）は、本発明の第１の
実施例を説明するための断面図である。厚さ約１ｍｍの
ガラス基板１０１上にクロムを約１０００Åの膜厚にス
パッタ法により成膜し、これを写真蝕刻法によりパター
ニングしてゲート電極１０２を形成する。その上にプラ
ズマＣＶＤ法により窒化シリコン膜（ゲート絶縁膜１０
３）、ａ−Ｓｉ膜１０４、ｎ+ 型ａ−Ｓｉ膜１０５をそ
れぞれ４０００Å、２０００Å、５００Åの膜厚に成長
させる。次に、写真蝕刻法によりａ−Ｓｉ膜１０４、ｎ
+ 型ａ−Ｓｉ膜１０５を加工して、ゲート電極１０２上
にアイランド状半導体層を形成する。
【００１１】つぎに、クロムを膜厚１５００Åにスパッ
タ法により成膜し、写真蝕刻法によりパターン化してソ
ース電極１０６およびドレイン電極１０７を形成する。
次に、絶縁体薄膜１０８として、膜厚１０００Å程度の
窒化シリコン膜をＣＶＤ法により成膜し、ソース電極１
０６の透明導電膜とのコンタクト形成個所の絶縁体薄膜
１０８をエッチング除去する。この上に膜厚１０００Å
のＩＴＯ膜をスパッタ法により形成し、これを写真蝕刻
法を用いてパターニングして画素電極１０９を形成する
［図１の（ａ）］。
タ法により成膜し、写真蝕刻法によりパターン化してソ
ース電極１０６およびドレイン電極１０７を形成する。
次に、絶縁体薄膜１０８として、膜厚１０００Å程度の
窒化シリコン膜をＣＶＤ法により成膜し、ソース電極１
０６の透明導電膜とのコンタクト形成個所の絶縁体薄膜
１０８をエッチング除去する。この上に膜厚１０００Å
のＩＴＯ膜をスパッタ法により形成し、これを写真蝕刻
法を用いてパターニングして画素電極１０９を形成する
［図１の（ａ）］。
【００１２】次に、露出している絶縁体薄膜１０８をバ
ッファードＨＦ溶液にてエッチング除去し、さらに、ソ
ース電極１０６−ドレイン電極１０７間のｎ+ 型ａ−Ｓ
ｉ膜１０５、ａ−Ｓｉ膜１０４をエッチング除去して溝
１１０を形成する［図１の（ｂ）］。
ッファードＨＦ溶液にてエッチング除去し、さらに、ソ
ース電極１０６−ドレイン電極１０７間のｎ+ 型ａ−Ｓ
ｉ膜１０５、ａ−Ｓｉ膜１０４をエッチング除去して溝
１１０を形成する［図１の（ｂ）］。
【００１３】このようにして形成された薄膜半導体装置
では、従来例と比較して薄膜トランジスタのリーク不良
を４０％から５％に、また電極や配線間のリーク不良を
５０％から７％に減少させることができた。
では、従来例と比較して薄膜トランジスタのリーク不良
を４０％から５％に、また電極や配線間のリーク不良を
５０％から７％に減少させることができた。
【００１４】次に、同じく図１を参照して本発明の第２
の実施例について説明する。ガラス基板１０１上にゲー
ト電極１０２、ゲート絶縁膜１０３を形成し、ａ−Ｓｉ
膜１０４、ｎ+ 型ａ−Ｓｉ膜１０５からなるアイランド
状半導体層を形成した後、Ａｌからなるソース電極１０
６、ドレイン電極１０７を形成する。次に、膜厚１００
０Å程度にＳｉＯ2 をスパッタ法により堆積して絶縁体
薄膜１０８を形成し、ソース電極１０６のコンタクト形
成個所の絶縁体薄膜１０８をエッチング除去してソース
電極１０６の端部を露出させる。
の実施例について説明する。ガラス基板１０１上にゲー
ト電極１０２、ゲート絶縁膜１０３を形成し、ａ−Ｓｉ
膜１０４、ｎ+ 型ａ−Ｓｉ膜１０５からなるアイランド
状半導体層を形成した後、Ａｌからなるソース電極１０
６、ドレイン電極１０７を形成する。次に、膜厚１００
０Å程度にＳｉＯ2 をスパッタ法により堆積して絶縁体
薄膜１０８を形成し、ソース電極１０６のコンタクト形
成個所の絶縁体薄膜１０８をエッチング除去してソース
電極１０６の端部を露出させる。
【００１５】ＩＴＯ膜の被着とパターニングにより画素
電極１０９を形成し［図１の（ａ）］、その後絶縁体薄
膜１０８をバッファードＨＦ溶液により除去し、さらに
チャネル掘込みによって溝１１０を形成する［図１の
（ｂ）］。
電極１０９を形成し［図１の（ａ）］、その後絶縁体薄
膜１０８をバッファードＨＦ溶液により除去し、さらに
チャネル掘込みによって溝１１０を形成する［図１の
（ｂ）］。
【００１６】本実施例では、絶縁体薄膜１０８としてＳ
ｉＯ2 膜を使用しているため、ゲート絶縁膜（窒化シリ
コン）１０３との間にエッチングレートに差をつけるこ
とができ、絶縁体薄膜１０８のエッチング時に下層のゲ
ート絶縁膜１０３に与えるダメージを軽減化することが
できる。
ｉＯ2 膜を使用しているため、ゲート絶縁膜（窒化シリ
コン）１０３との間にエッチングレートに差をつけるこ
とができ、絶縁体薄膜１０８のエッチング時に下層のゲ
ート絶縁膜１０３に与えるダメージを軽減化することが
できる。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の変更が可能である。例えば、薄膜トランジスタをチャ
ネル掘込み型のものに代えてチャネル上に絶縁膜を設け
る型のものにすることができる。
本発明はこれら実施例に限定されるものではなく、各種
の変更が可能である。例えば、薄膜トランジスタをチャ
ネル掘込み型のものに代えてチャネル上に絶縁膜を設け
る型のものにすることができる。
【００１８】
【発明の効果】以上説明したように、本発明は、ソース
・ドレイン電極を形成した後、透明導電膜を成膜する前
に、絶縁体薄膜を成膜するものであるので、本発明によ
れば、チャネル部のクロムシリサイド層に直接ＩＴＯを
付けないようにすることができ、チャネル部におけるク
ロムシリサイド膜とＩＴＯとの反応生成物の出現を防止
してチャネルリークを抑止することができる。また、本
発明によれば、透明導電膜のパターニング時にエッチン
グ残渣が残ってもこれを絶縁体薄膜とともに除去するこ
とができるので、配線や電極間のリーク不良を激減させ
ることができる。
・ドレイン電極を形成した後、透明導電膜を成膜する前
に、絶縁体薄膜を成膜するものであるので、本発明によ
れば、チャネル部のクロムシリサイド層に直接ＩＴＯを
付けないようにすることができ、チャネル部におけるク
ロムシリサイド膜とＩＴＯとの反応生成物の出現を防止
してチャネルリークを抑止することができる。また、本
発明によれば、透明導電膜のパターニング時にエッチン
グ残渣が残ってもこれを絶縁体薄膜とともに除去するこ
とができるので、配線や電極間のリーク不良を激減させ
ることができる。
【図１】 本発明の実施例を説明するための断面図。
【図２】 従来例を説明するための断面図。
１０１、２０１…ガラス基板、 １０２、２０２…ゲ
ート電極、 １０３、２０３…ゲート絶縁膜、 １
０４、２０４…アモルファスシリコン膜（ａ−Ｓｉ
膜）、 １０５、２０５…燐ドープアモルファスシリ
コン（ｎ+ 型ａ−Ｓｉ膜）、 １０６、２０６…ソ
ース電極、 １０７、２０７…ドレイン電極、 １
０８…絶縁体薄膜、 １０９、２０９…画素電極、
１１０、２１０…溝。
ート電極、 １０３、２０３…ゲート絶縁膜、 １
０４、２０４…アモルファスシリコン膜（ａ−Ｓｉ
膜）、 １０５、２０５…燐ドープアモルファスシリ
コン（ｎ+ 型ａ−Ｓｉ膜）、 １０６、２０６…ソ
ース電極、 １０７、２０７…ドレイン電極、 １
０８…絶縁体薄膜、 １０９、２０９…画素電極、
１１０、２１０…溝。
Claims (1)
- 【請求項１】 絶縁性基板上に複数の島状半導体領域を
形成する工程と、前記島状半導体領域に懸かる金属配線
層を形成する工程と、全面に絶縁体薄膜を形成する工程
と、前記金属配線層のコンタクト形成個所の前記絶縁体
薄膜をエッチング除去する工程と、透明導電膜を被着
し、これをパターニングする工程と、露出している前記
絶縁体薄膜をエッチング除去する工程と、を含む薄膜半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617492A JPH063699A (ja) | 1992-06-19 | 1992-06-19 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617492A JPH063699A (ja) | 1992-06-19 | 1992-06-19 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH063699A true JPH063699A (ja) | 1994-01-14 |
Family
ID=16183689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18617492A Pending JPH063699A (ja) | 1992-06-19 | 1992-06-19 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330651B1 (en) | 1995-02-15 | 2001-12-11 | Hitachi, Ltd. | Information processing apparatus capable of reading data from memory at high speed |
| US6514800B2 (en) | 2000-09-08 | 2003-02-04 | Nec Corporation | Method of manufacturing thin-film transistor |
-
1992
- 1992-06-19 JP JP18617492A patent/JPH063699A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330651B1 (en) | 1995-02-15 | 2001-12-11 | Hitachi, Ltd. | Information processing apparatus capable of reading data from memory at high speed |
| US6514800B2 (en) | 2000-09-08 | 2003-02-04 | Nec Corporation | Method of manufacturing thin-film transistor |
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