KR100733876B1 - 액정표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로서 트랜지스터영역과 캐패시터영역을 포함하는 투명기판과, 상기 투명기판의 상기 트랜지스터영역 및 캐패시터영역 상에 형성된 게이트전극 및 캐패시터의 하부전극과, 상기 투명기판 상에 게이트전극 및 하부전극을 덮도록 형성된 게이트절연막과, 상기 트랜지스터영역의 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과, 상기 활성층 상의 양측에 형성된 오믹접촉층과, 상기 게이트절연막 상에 상기 오믹접촉층과 접촉되게 형성된 소오스 및 드레인전극과, 상기 캐패시터영역의 상기 게이트절연막 상에 상기 하부전극 양측과 대응되게 형성됨과 아울러 상기 오믹접촉층과 동일한 물질 및 공정에 의해 형성된 더미유전막과, 상기 게이트절연막 상의 상기 더미유전막 사이에 상기 하부전극과 대응되게 형성된 상부전극을 구비한다.
따라서, 캐패시터영역에 형성된 유전율이 큰 물질로 이루어진 더미유전막에 의해 캐패시터의 정전 용량이 증가되어 변동 전압(ㅿVp2)을 감소시키므로 플리커 현상을 감소시킬 수 있다.
Description
도 1은 종래 기술에 따른 액정표시장치의 단면도.
도 2는 본 발명에 따른 액정표시장치의 단면도
도 3a 내지 도 3d는 본 발명에 따른 액정표시장치의 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
41 : 투명기판 43 : 게이트전극
45 : 하부전극 47 : 게이트절연막
49 : 활성층 51 : 오믹접촉층
53 : 더미유전막 55, 57 : 소오스 및 드레인전극
59 : 상부 전극 61 : 패시베이션 층
63, 65 : 제1 및 제2 접촉홀 67 : 화소 전극
T2 : 트랜지스터 영역 C2 : 캐패시터 영역
63, 65 : 제1 및 제2 접촉홀 67 : 화소 전극
T2 : 트랜지스터 영역 C2 : 캐패시터 영역
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본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로서, 특히, 스토리지 캐패시터의 정전 용량을 증가시켜 플리커(flicker)를 감소시키는 액정표시장치 및 그의 제조방법에 관한 것이다.
액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극으로 구성된 박막트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 화소(pixel) 전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다.
박막트랜지스터는 액정 인가 전압의 유지 특성을 향상시키고 계조(gray scale) 표시의 안정 등을 위해 스토리지 캐패시터(storage capacitor)를 사용한다. 스토리지 캐패시터는 (n-1)번째 게이트라인의 일부분을 n번째 화소의 캐패시터의 하부전극으로 이용하는 '스토리지 온 게이트(storage on gate)' 방식과, 캐패시터의 하부전극을 별도로 형성하여 공통전극과 연결시키는 '스토리지 온 컴온(storage on common)' 방식이 있다. 상기에서 스토리지 캐패시터는 '스토리지 온 게이트(storage on gate)' 방식과 '스토리지 온 컴온(storage on common)' 방식 모두 게이트전극과 함께 형성되는 하부전극과 소오스 및 드레인전극과 함께 형성되는 상부전극 사이에 형성된 게이트절연막을 유전막으로 갖는 구조로 형성된다.
도 1는 종래 기술에 따른 액정표시장치의 단면도이다.
종래 기술에 따른 액정표시장치는 투명기판(11) 상의 트랜지스터영역(T1)에 게이트전극(13), 게이트절연막(17), 활성층(19), 오믹접촉층(21)과 소오스 및 드레인전극(23)(25)으로 이루어지는 박막트랜지스터가 형성되고, 캐패시터영역(C1)에 하부전극(15), 유전막으로 사용되는 게이트절연막(17), 상부전극(27), 패시베이션층(29) 및 화소전극(35)으로 이루어지는 캐패시터가 형성된다.
종래 기술에 따른 액정표시장치의 제조 방법을 상세히 하면 먼저, 투명기판(11)의 트랜지스터영역(T1) 상에 게이트전극(13)이 형성되고 캐패시터영역(C1) 상에 캐패시터의 하부전극(15)이 형성된다. 상기에서 캐패시터의 하부전극(15)은 게이트라인이거나 별도의 배선으로 이루어진다.
투명기판(11) 상에 게이트전극(13)과 캐패시터의 하부전극(15)을 덮도록 질화실리콘 또는 산화실리콘 등의 절연물질로 이루어진 게이트절연막(17)이 형성된다. 게이트절연막(17) 상의 게이트전극(13)과 대응하는 부분에 활성층(19)이 형성되며, 이 활성층(19) 양측의 게이트전극(13)과 대응하는 부분을 제외한 부분에 오믹접촉층(21)이 형성된다. 상기에서 활성층(19)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성되고, 오믹접촉층(21)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
게이트절연막(17) 상의 트랜지스터영역(T1)에 오믹접촉층(21)을 덮도록 소오스 및 드레인전극(23)(25)이 형성되며, 또한, 캐패시터영역(C1)에 하부전극(15)과 대응하는 부분에 캐패시터의 상부전극(27)이 형성된다. 상기에서 소오스 및 드레인전극(23)(25)과 상부전극(27)은 크롬(Cr) 또는 몰리브덴(Mo) 이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 동시에 형성된다.
게이트절연막(17) 상에 상술한 구조를 덮도록 패시베이션층(29)이 형성된다. 상기에서 패시베이션층(29)은 질화실리콘 또는 산화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성된다.
패시베이션층(29)에 드레인전극(25)을 노출시키는 제 1 접촉홀(31)과 상부전극(27)을 노출시키는 제 2 접촉홀(33)이 형성된다. 그리고, 패시베이션층(29) 상에 제 1 및 제 2 접촉홀(31)(33)을 통해 드레인전극(25) 및 상부전극(27)과 접촉되는 화소전극(35)이 형성된다. 상기에서 화소전극(35)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질로 형성되는 것으로 드레인전극(25)과 상부전극(27)을 전기적으로 연결한다.
상술한 구성의 액정표시장치는 박막트랜지스터가 '온(on)'되면 캐패시터에 전하가 축적되고 액정을 구동하게 된다. 상기에서 액정표시장치 동작시 플리커 현상은 캐패시터에 축적된 전압에 대해 구동시의 강하되는 전압의 차이, 즉, 변동 전압(ㅿVp1)이 작을수록 감소된다. 상기에서 변동 전압(ㅿVp1)은 캐패시터의 정전 용량(Cst1), 액정에 의한 정전 용량(CLC1), 박막트랜지스터의 게이트전극(13)과 드레인전극(25) 사이의 기생 용량(Cgd1)와 게이트전극(13)에 인가되는 펄스의 폭(ㅿVg1) 등에 의해 결정된다. 즉, 변동 전압(ㅿVp1)은,
ㅿVp1 = Cgd1/(Cst1 + CLC1 + Cgd1) ㆍ ㅿVg1
이다.
상기에서 플리커 현상을 감소시키기 위해 변동 전압(ㅿVp1)을 작게하기 위해서는 캐패시터의 정전 용량(Cst1) 또는 액정의 정전 용량(CLC1)을 증가시키거나, 또는, 기생 용량(Cgd1) 또는 게이트 펄스의 폭(ㅿVg1)을 감소시켜야 한다.
상기에서 액정의 정전 용량(CLC1), 기생 용량(Cgd1) 및 게이트 펄스 폭(ㅿVg1)이 일정하다면 정전 용량(Cst1)을 증가시켜야 한다.
상기에서 하부전극(15)과 상부전극(27) 사이의 정전 용량을 C11라 하고, 하부전극(15)과 화소전극(35) 사이에서 게이트절연막(17)과 패시베이션층(29)의 각각에 의한 정전 용량을 C12 및 C13라 하며, 캐패시터의 정전 용량을 Cst1이라 하면, 캐패시터의 정전 용량(Cst1)은,
Cst1 = C11 + (C12ㆍC13)/(C12 + C13)
이 된다. 그러므로, 캐패시터의 정전 용량(Cst1)을 증가시키기 위해서는 하부전극(15)과 상부전극(27) 사이의 정전 용량(C11), 하부전극(15)과 화소전극(35) 사이의 게이트절연막(17)과 패시베이션층(29)의 각각에 의한 정전 용량(C12)(C13)을 전부 또는 선택적으로 증가시켜야 한다.
그러나, 상술한 종래의 액정표시장치에 있어서 하부전극과 상부전극 사이의 정전 용량을 증가시키기 위해서는 상부전극의 면적을 증가시켜야 하고, 또한, 하부전극과 화소전극 사이의 정전 용량을 증가시키기 위해서는 게이트절연막과 패시베이션층의 두께를 얇게 형성하여야 하므로 캐패시터의 정전 용량을 증가시키기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 스토리지 캐패시터의 정전 용량을 증가시켜 플리커 현상을 감소시킬 수 있는 액정표시장치 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 트랜지스터영역과 캐패시터영역을 포함하는 투명기판과, 상기 투명기판의 상기 트랜지스터영역 및 캐패시터영역 상에 형성된 게이트전극 및 캐패시터의 하부전극과, 상기 투명기판 상에 게이트전극 및 하부전극을 덮도록 형성된 게이트절연막과, 상기 트랜지스터영역의 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과, 상기 활성층 상의 양측에 형성된 오믹접촉층과, 상기 게이트절연막 상에 상기 오믹접촉층과 접촉되게 형성된 소오스 및 드레인전극과, 상기 캐패시터영역의 상기 게이트절연막 상에 상기 하부전극 양측과 대응되게 형성됨과 아울러 상기 오믹접촉층과 동일한 물질 및 공정에 의해 형성된 더미유전막과, 상기 게이트절연막 상의 상기 더미유전막 사이에 상기 하부전극과 대응되게 형성된 상부전극을 구비한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 제조방법은 투명기판 상의 트랜지스터영역에 게이트전극을 형성하면서 캐패시터영역에 캐패시터의 하부전극을 형성하는 공정과, 상기 투명기판 상에 상기 게이트전극 및 하부전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과, 상기 오믹접촉층 및 활성층을 상기 트랜지스터영역의 상기 게이트전극과 대응되는 부분 에 잔류되게 패터닝하면서 상기 캐패시터영역의 상기 하부전극의 양측과 대응하는 부분에도 잔류되도록 하여 더미유전막을 형성하는 공정과, 상기 게이트절연막 상의 상기 트랜지스터영역에 상기 오믹접촉층의 양측과 접촉되는 소오스 및 드레인전극을 형성하면서 상기 캐패시터영역에 상기 더미유전막 사이의 상기 하부전극과 대응하는 부분에 캐패시터의 상부전극을 형성하는 공정을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 액정표시장치의 단면도이다.
본 발명에 따른 액정표시장치는 투명기판(41) 상의 트랜지스터영역(T2)에 게이트전극(43), 게이트절연막(47), 활성층(49), 오믹접촉층(51)과 소오스 및 드레인전극(55)(57)으로 이루어지는 박막트랜지스터가 형성되고, 캐패시터영역(C2)에 하부전극(45), 유전막으로 사용되는 게이트절연막(47), 상부전극(59), 더미유전막(53), 패시베이션층(61) 및 화소전극(67)으로 이루어지는 캐패시터가 형성된다.
투명기판(41)의 트랜지스터영역(T2) 상에 게이트전극(43)이 형성되고 캐패시터영역(C2) 상에 캐패시터의 하부전극(45)이 형성된다. 상기에서 게이트전극(43) 및 하부전극(45)은 알루미늄(Al) 또는 구리(Cu) 등이 1500∼4000Å 정도의 두께로 형성되는 것으로 동일한 공정에 의해 형성된다. 상기에세 캐패시터의 하부전극(45)은 게이트라인이거나 별도의 배선으로 이루어진다.
투명기판(41) 상에 게이트전극(43)과 캐패시터의 하부전극(45)을 덮도록 질화실리콘 또는 산화실리콘 등의 절연물질이 3000∼5000Å 정도의 두께로 증착된 게이트절연막(47)이 형성된다.
게이트절연막(47) 상의 트랜지스터영역(T2) 내의 게이트전극(43)과 대응하는 부분에 활성층(49)이 형성되며, 이 활성층(49) 양측의 게이트전극(43)과 대응하는 부분을 제외한 부분에 오믹접촉층(51)이 형성된다. 또한, 게이트절연막(47) 상의 캐패시터영역(C2) 내의 하부전극(45) 양측에 더미유전막(53)이 형성된다.
상기에서 활성층(49) 및 더미유전막(53)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 1500∼2000Å 정도의 두께로 형성되는 것으로 동일한 공정에 의해 형성된다. 오믹접촉층(51)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 200∼500Å 정도의 두께로 형성된다.
게이트절연막(47) 상의 트랜지스터영역(T2)에 오믹접촉층(51)을 덮도록 소오스 및 드레인전극(55)(57)이 형성되며, 또한, 캐패시터영역(C2)에 하부전극(45)과 대응하는 부분에 캐패시터의 상부전극(59)이 형성된다. 상기에서 소오스 및 드레인전극(55)(57)과 상부전극(59)은 크롬(Cr) 또는 몰리브덴(Mo) 이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)이 1000∼2000Å 정도의 두께로 형성되는 것으로 동일한 공정에 의해 형성된다.
게이트절연막(47) 상에 상술한 구조를 덮도록 패시베이션층(61)이 형성된다. 상기에서 패시베이션층(61)은 질화실리콘 또는 산화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성된다.
패시베이션층(61)에 드레인전극(57)을 노출시키는 제 1 접촉홀(63)과 상부전극(59)을 노출시키는 제 2 접촉홀(65)이 형성된다. 그리고, 패시베이션층(61) 상에 제 1 및 제 2 접촉홀(63)(65)을 통해 드레인전극(57) 및 상부전극(59)과 접촉되는 화소전극(67)이 형성된다. 상기에서 화소전극(67)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질로 형성되는 것으로 드레인전극(57)과 상부전극(59)을 전기적으로 연결한다.
상술한 구성의 본 발명에 따른 액정표시장치에 있어서 캐패시터의 정전 용량(Cst2)은 하부전극(45)과 화소전극(67) 사이에서 더미유전막(53)의 정전용량이 추가된다. 상기에서 하부전극(45)과 상부전극(59) 사이의 정전 용량을 C21라 하고, 하부전극(45)과 화소전극(67) 사이에서 게이트절연막(47), 패시베이션층(61) 및 더미유전막(53) 각각의 정전 용량을 C22, C23 및 C24라 하면, 캐패시터의 정전 용량(Cst2)은,
Cst2 = C21 + (C22ㆍC23 + C22ㆍC24 + C23ㆍC24)/C22ㆍC23ㆍC24
가 된다.
상기에서 하부전극(45)과 상부전극(59) 사이의 정전 용량(C21)과, 하부전극(45)과 화소전극(67) 사이에서 게이트절연막(47)과 패시베이션층(61) 각각의 정전 용량(C22)(C23)이 일정하다.
그러나, 본 발명에 따른 액정표시장치는 더미유전막(53)을 가질 뿐만 아니 라, 이 더미유전막(53)을 이루는 다결정실리콘의 유전율이 11.9 정도로 게이트절연막(47)과 패시베이션층(61)을 이루는 물질의 유전율인 2∼5 정도 보다 높으므로 캐패시터의 정전 용량(Cst2)이 증가된다.
따라서, 캐패시터의 정전 용량(Cst2)을 증가시켜 변동 전압(ㅿVp2)을 감소시키므로 플리커 현상을 감소시킬 수 있다.
도 3a 내지 도3d는 본 발명에 따른 액정표시장치의 제조 공정도이다.
도 3a를 참조하면, 트랜지스터영역(T2)과 캐패시터영역(C2)을 포함하는 투명기판(41) 상에 스퍼터링(sputtering) 등의 방법으로 알루미늄(Al) 또는 구리(Cu) 등을 1500∼4000Å 정도의 두께로 증착하여 금속박막을 형성한다. 그리고, 금속박막을 (NH4)2S2O8, 인산, 질산, 초산 또는 인산＋초산＋질산＋물의 혼산을 사용하는 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 투명기판(41)의 트랜지스터영역(T2) 상에 게이트전극(43)을 형성한다. 이 때, 투명기판(41)의 캐패시터영역(C2) 상에도 잔류되게 패터닝하여 캐패시터의 하부전극(45)을 형성한다. 상기에서 캐패시터의 하부전극(45)은 게이트라인이거나 별도의 배선으로 이루어진다.
도 3b를 참조하면, 투명기판(41) 상에 게이트전극(43) 및 캐패시터의 하부전극(45)을 덮도록 게이트절연막(47), 활성층(49) 및 오믹접촉층(51)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다.
상기에서 게이트절연막(47)을 산화실리콘 또는 질화실리콘 등의 절연물질을 3000∼5000Å 정도의 두께로 증착하여 형성하고, 활성층(49)을 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘을 1500∼2000Å 정도의 두께로 증착하여 형성한다. 또한, 오믹접촉층(51)을 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘을 200∼500Å 정도의 두께로 증착하여 형성한다.
오믹접촉층(51) 및 활성층(49)을 트랜지스터영역(T2)에서 게이트전극(43)과 대응하는 부분에만 잔류되고, 또한, 캐패시터영역(C2)에서 하부전극(45)의 양측과 대응하는 부분에만 잔류되어 게이트절연막(47)이 노출되게 이방성식각을 포함하는 포토리쏘그래피 방법으로 패터닝한다. 상기에서 캐패시터영역(C2)의 하부전극(45)의 양측과 대응하는 부분에 잔류되는 활성층(49)은 더미유전막(53)이 된다.
도 3c를 참조하면, 게이트절연막(47) 상에 오믹접촉층(51) 및 더미유전막(53)을 덮도록 크롬(Cr) 또는 몰리브덴(Mo) 이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링 방법으로 1000∼2000Å 정도의 두께로 증착하여 금속 박막을 형성한다.
그리고, 금속 박막을 포토리쏘그래피 방법으로 게이트절연막(47)이 노출되도록 패터닝하여 트랜지스터영역(T2)에 소오스 및 드레인전극(55)(57)을 형성한다. 이 때, 트랜지스터영역(T2)에 소오스 및 드레인전극(55)(57)을 형성할 때 캐패시터영역(C2)의 하부전극(35) 상의 더미유전막(53) 사이에도 잔류되게 패터닝하여 캐패시터의 상부전극(59)을 형성한다.
그리고, 상술한 포토리쏘그래피 공정시 소오스 및 드레인전극(55)(57) 사이의 게이트전극(43)과 대응하는 부분의 활성층(49)이 노출되도록 오믹접촉층(51)도 제거하여 한다. 이 때, 더미유전막(53) 상에 잔류하는 오믹접촉층(51)도 제거된 다.
상기에서 소오스 및 드레인전극(55)(57)은 잔류하는 오믹접촉층(51)과 오믹 접촉을 이룬다.
도 3d를 참조하면, 게이트절연막(47) 상에 상술한 구조를 덮도록 패시베이션층(61)을 형성한다. 상기에서 패시베이션층(61)은 질화실리콘 또는 산화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성된다.
패시베이션층(61)을 포토리쏘그래피 방법으로 패터닝하여 드레인전극(57)을 노출시키는 제 1 접촉홀(63)과 상부전극(59)을 노출시키는 제 2 접촉홀(65)을 형성한다. 그리고, 패시베이션층(61) 상에 제 1 및 제 2 접촉홀(63)(65)을 통해 드레인전극(57) 및 상부전극(59)과 접촉되는 화소전극(67)을 형성한다. 상기에서 화소전극(67)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질을 제 1 및 제 2 접촉홀(63)(65)을 통해 드레인전극(57) 및 상부전극(59)과 접촉되게 증착한 후 포토리쏘그래피 방법으로 패터닝하여 형성한다.
상기에서 화소전극(67)은 캐패시터영역(C2)에서 캐패시터의 구성 요소로 이용되는 것으로, 이 캐패시터는 정전 용량(Cst2)이 하부전극(45)과 상부전극(59) 사이의 정전 용량(C21), 하부전극(45)과 화소전극(67) 사이에서 게이트절연막(47) 및 패시베이션층(61) 각각의 정전 용량(C22)(C23)에 더미유전막(53)의 정전 용량(C24)에 의해 정해진다.
상술한 바와 같이 본 발명에 따른 액정표시장치는 캐패시터영역의 하부전극 양측과 대응하는 부분에 박막트랜지스터의 활성영역과 동일한 물질 및 공정에 의해 더미유전막이 형성되므로 하부전극과 화소전극 사이에서 더미유전막의 정전용량이 추가된다.
따라서, 본 발명은 캐패시터영역에 형성된 유전율이 큰 물질로 이루어진 더미유전막에 의해 캐패시터의 정전 용량이 증가되어 변동 전압(ㅿVp2)을 감소시키므로 플리커 현상을 감소시킬 수 있는 잇점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
Claims (16)
- 트랜지스터영역과 캐패시터영역을 포함하는 투명기판과,상기 투명기판의 상기 트랜지스터영역 및 캐패시터영역 상에 형성된 게이트전극 및 캐패시터의 하부전극과,상기 투명기판 상에 게이트전극 및 하부전극을 덮도록 형성된 게이트절연막과,상기 트랜지스터영역의 상기 게이트절연막 상의 상기 게이트전극과 대응하는 부분에 형성된 활성층과,상기 활성층 상의 양측에 형성된 오믹접촉층과,상기 게이트절연막 상에 상기 오믹접촉층과 접촉되게 형성된 소오스 및 드레인전극과,상기 캐패시터영역의 상기 게이트절연막 상에 상기 하부전극 양측과 대응되게 형성됨과 아울러 상기 오믹접촉층과 동일한 물질 및 공정에 의해 형성된 더미유전막과,상기 게이트절연막 상의 상기 더미유전막 사이에 상기 하부전극과 대응되게 형성된 상부전극을 구비하는 액정표시장치.
- 제 1 항에 있어서,상기 캐패시터의 하부전극이 게이트라인 또는 별도의 배선으로 형성된 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 더미유전막과 상기 오믹접촉층이 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된 액정표시장치.
- 제 4 항에 있어서,상기 더미유전막 및 상기 오믹접촉층이 1500∼2000Å의 두께로 형성된 액정표시장치.
- 제 1 항에 있어서,상기 상부전극이 상기 소오스 및 드레인전극과 동일한 물질 및 공정으로 형성된 액정표시장치.
- 제 6 항에 있어서,상기 상부전극과 상기 소오스 및 드레인전극이 크롬(Cr) 또는 몰리브덴(Mo)이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy)으로 형성된 액정표시장치.
- 제 7 항에 있어서,상기 상부전극과 상기 소오스 및 드레인전극이 1000∼2000Å의 두께로 형성된 액정표시장치.
- 제 1 항에 있어서,상기 게이트절연막 상에 상기 소오스 및 드레인전극과 상기 상부전극 및 더미유전막을 덮도록 형성된 패시베이션층과,상기 패시베이션층에 상기 드레인전극 및 상기 상부전극이 노출되도록 형성된 제 1 및 제 2 접촉홀과,상기 패시베이션층 상에 상기 제 1 및 제 2 접촉홀을 통해 상기 드레인전극 및 상기 상부전극과 접촉되는 화소전극을 더 구비하는 액정표시장치.
- 투명기판 상의 트랜지스터영역에 게이트전극을 형성하면서 캐패시터영역에 캐패시터의 하부전극을 형성하는 공정과,상기 투명기판 상에 상기 게이트전극 및 하부전극을 덮도록 게이트절연막, 활성층 및 오믹접촉층을 순차적으로 형성하는 공정과,상기 오믹접촉층 및 활성층을 상기 트랜지스터영역의 상기 게이트전극과 대응되는 부분에 잔류되게 패터닝하면서 상기 캐패시터영역의 상기 하부전극의 양측과 대응하는 부분에도 잔류되도록 하여 더미유전막을 형성하는 공정과,상기 게이트절연막 상의 상기 트랜지스터영역에 상기 오믹접촉층의 양측과 접촉되는 소오스 및 드레인전극을 형성하면서 상기 캐패시터영역에 상기 더미유전막 사이의 상기 하부전극과 대응하는 부분에 캐패시터의 상부전극을 형성하는 공정을 포함하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 캐패시터의 하부전극을 게이트라인 또는 별도의 배선으로 형성하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 오믹접촉층과 상기 더미유전막을 동일한 물질 및 공정으로 형성하는 액정표시장치의 제조방법.
- 제 12 항에 있어서,상기 오믹접촉층과 상기 더미유전막을 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 소오스 및 드레인전극과 상기 상부전극을 동일한 물질 및 공정으로 형성하는 액정표시장치의 제조방법.
- 제 14 항에 있어서,상기 소오스 및 드레인전극과 상기 상부전극을 크롬(Cr) 또는 몰리브덴(Mo)이나, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy)으로 형성하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 게이트절연막 상에 상기 소오스 및 드레인전극과 상기 상부전극 및 더미유전막을 덮는 패시베이션층을 형성하는 공정과,상기 패시베이션층에 상기 드레인전극 및 상기 상부전극을 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정과,상기 패시베이션층 상에 상기 제 1 및 제 2 접촉홀을 통해 상기 드레인전극 및 상기 상부전극과 접촉되는 화소전극을 형성하는 공정을 더 포함하는 액정표시장치의 제조방법.
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