KR100696263B1 - 액정표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 투명기판과; 상기 투명기판 상에 게이트전극, 상기 게이트전극을 덮도록 형성된 게이트절연막, 상기 게이트절연막 상에 활성층, 상기 활성층 상에 오믹접촉층을 개재시켜 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터와; 상기 투명기판 상에 하부전극, 상기 하부전극을 덮도록 형성된 유전막, 상기 유전막 상에 상부전극을 포함하는 캐패시터와; 상기 상부전극의 측면을 노출시키며 상기 박막트랜지스터 및 상기 캐패시터를 덮는 패시베이션층과; 상기 드레인전극과 전기적으로 연결되며 상기 박막트랜지스터와 반대되는 방향의 상기 캐패시터의 상부전극의 측면과 접촉되는 화소전극을 구비하는 것을 특징으로 한다.
따라서, 인접하는 화소전극 사이의 이격 거리를 증가시켜 패터닝시 잔사 등에 의한 단락을 방지할 수 있다.
Description
도 1는 종래 기술에 따른 액정표시장치의 평면도
도 2는 도 1을 A-A 선으로 절단한 단면도
도 3은 본 발명에 따른 액정표시장치의 평면도
도 4는 도 3을 B-B 선으로 절단한 단면도
도 5a 내지 도 5d는 본 발명에 따른 액정표시장치의 제조 공정도
<도면의 주요 부분에 대한 부호의 설명>
31 : 투명기판 33 : 게이트전극
34 : 게이트라인 35 : 게이트절연막
37 : 활성층 39 : 오믹접촉층
41, 43 : 소오스 및 드레인전극
45 : 캐패시터 상부전극 47 : 패시베이션층
49 : 접촉부 51 : 화소전극
34 : 게이트라인 35 : 게이트절연막
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41, 43 : 소오스 및 드레인전극
45 : 캐패시터 상부전극 47 : 패시베이션층
49 : 접촉부 51 : 화소전극
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본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로서, 특히, 캐패시터의 상부전극과 화소전극의 측면이 접촉되는 액정표시장치 및 그의 제조방법에 관한 것이다.
액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극으로 구성된 박막트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 화소(pixel) 전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다.
도 1은 종래 기술에 따른 액정표시장치의 평면도이고, 도 2는 도 1을 A-A선으로 자른 단면도이다.
종래 기술에 따른 액정표시장치는 트랜지스터영역(T1)과 캐패시터영역(C1)을 갖는 투명기판(11) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속으로 게이트전극(13)이 게이트라인(14)과 연결되게 형성된다. 상기에서 게이트라인(14)은 캐패시터영역(C1)에서 캐패시터의 하부전극이 된다.
투명기판(11) 상에 게이트전극(13)과 게이트라인(14)을 덮도록 게이트절연막(15)이 형성된다. 상기에서 게이트절연막(15)은 질화실리콘 또는 산화실리콘으로 형성된다. 상기에서 게이트절연막(15)은 캐패시터영역(C1)에서 캐패시터의 유전막이 된다.
게이트절연막(15) 상의 게이트전극(13)과 대응하는 부분에 활성층(17)이 형성되며, 이 활성층(17) 상의 양측에 오믹접촉층(19)이 형성된다. 상기에서 활성층(17)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성되며, 오믹접촉층(19)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
게이트절연막(15) 및 오믹접촉층(19) 상에 소오스 및 드레인전극(21)(23)이 형성된다. 상기에서 소오스 및 드레인전극(21)(23)은 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 형성되는 것으로, 소오스전극(21)은 데이터라인(24)과 연결되게 형성되며, 드레인전극(23)은 게이트전극(13)을 사이에 두고 소오스전극(21)과 대응되게 형성된다. 또한, 게이트절연막(15) 상의 캐패시터영역(C1)에 게이트라인(14)과 중첩되게 캐패시터의 상부전극(22)이 형성된다. 상기에서 상부전극(22)은 소오스 및 드레인전극(21)(23)과 동일한 물질 및 공정에 의해 형성된다.
상술한 트랜지스터영역(T1) 상에 형성된 게이트전극(13), 게이트절연막(15), 활성층(17), 소오스 및 드레인전극(21)(23)은 박막트랜지스터를 구성하고, 캐패시터영역(C1) 상에 형성된 게이트라인(14), 게이트절연막(15) 및 상부전극(22)은 캐패시터를 구성한다. 상술한 캐패시터영역(C1) 상에 형성된 캐패시터는 인접한 박막트랜지스터의 캐패시터이다.
게이트절연막(15) 상에 박막트랜지스터 및 캐패시터영역(C1)을 덮는 패시베이션층(25)이 형성된다. 상기에서 패시베이션층(25)은 산화실리콘 또는 질화실리콘 등의 무기 절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유기 절연물로 형성된다.
패시베이션층(25)에 드레인전극(23) 및 상부전극(22)을 각각 노출시키는 제 1 및 제 2 접촉홀(27)(28)이 형성되며, 이 패시베이션층(25) 상에 제 1 및 제 2 접촉홀(27)(28)을 통해 드레인전극(23) 및 상부전극(22)의 각각과 접촉되는 화소전극(29)이 형성된다. 상기에서 화소전극(29)은 투명한 전도성물질인 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)으로 형성되는 것으로 캐패시터영역(C1)에서 제 2 접촉홀(28)을 통해 상부전극(22)과 접촉되므로 하부전극으로 이용되는 게이트라인(14)과 넓은 면적이 중첩된다.
그러나, 종래 기술에 따른 액정표시장치는 캐패시터영역에서 화소전극이 하부전극으로 이용되는 게이트라인과 넓은 면적이 중첩되게 형성되므로 인접하는 트랜지스터영역의 화소전극과의 간격이 좁으므로 패터닝시 잔사 등에 의해 단락되기 쉬운 문제점이 있었다.
따라서, 본 발명의 목적은 접촉홀 없이 캐패시터영역과 인접하는 트랜지스터사이의 화소전극 간격을 증가시켜 단락을 방지할 수 있는 액정표시장치 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 투명기판과; 상기 투명기판 상에 게이트전극, 상기 게이트전극을 덮도록 형성된 게이트절연막, 상기 게이트절연막 상에 활성층, 상기 활성층 상에 오믹접촉층을 개재시켜 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터와; 상기 투명기판 상에 하부전극, 상기 하부전극을 덮도록 형성된 유전막, 상기 유전막 상에 상부전극을 포함하는 캐패시터와; 상기 상부전극의 측면을 노출시키며 상기 박막트랜지스터 및 상기 캐패시터를 덮는 패시베이션층과; 상기 드레인전극과 전기적으로 연결되며 상기 박막트랜지스터와 반대되는 방향의 상기 캐패시터의 상부전극의 측면과 접촉되는 화소전극을 구비하는 것을 특징으로 한다.
본 발명에 따른 액정표시장치의 제조방법은 투명기판 상의 게이트전극 및 하부전극을 형성하는 단계와; 상기 게이트전극을 덮는 게이트절연막, 오믹접촉층 및 활성층을 순차적으로 형성하고 상기 하부전극을 덮는 유전막을 형성하는 단계와; 상기 활성층 상에 상기 소오스 및 드레인전극을 형성하고 상기 유전막 상에 상부전극을 형성하는 단계와; 상기 소오스 및 드레인전극을 덮으며 상기 상부전극의 측면이 노출되도록 상기 상부전극을 덮는 패시베이션층을 형성하는 단계와; 상기 드레인전극과 전기적으로 연결되며 상기 드레인전극와 반대되는 방향의 상기 상부전극의 측면과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
본 발명에 따른 액정표시장치의 제조방법은 투명기판 상의 게이트전극 및 하부전극을 형성하는 단계와; 상기 게이트전극을 덮는 게이트절연막, 오믹접촉층 및 활성층을 순차적으로 형성하고 상기 하부전극을 덮는 유전막을 형성하는 단계와; 상기 활성층 상에 상기 소오스 및 드레인전극을 형성하고 상기 유전막 상에 상부전극을 형성하는 단계와; 상기 소오스 및 드레인전극을 덮으며 상기 상부전극의 측면이 노출되도록 상기 상부전극을 덮는 패시베이션층을 형성하는 단계와; 상기 드레인전극과 전기적으로 연결되며 상기 드레인전극와 반대되는 방향의 상기 상부전극의 측면과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
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이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 액정표시장치의 평면도이고, 도 4는 도 3을 B-B 선으로 절단한 단면도이다.
본 발명에 따른 액정표시장치는 트랜지스터영역(T2)과 캐패시터영역(C2)을 갖는 투명기판(31) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속으로 게이트전극(33)이 게이트라인(34)과 연결되게 형성된다. 상기에서 게이트라인(34)은 캐패시터영역(C2)에서 캐패시터의 하부전극이 된다.
그리고, 투명기판(31) 상에 게이트전극(33)과 게이트라인(34)을 덮도록 게이트절연막(35)이 형성된다. 상기에서 게이트절연막(35)은 질화실리콘 또는 산화실리콘으로 형성된다. 상기에서 게이트절연막(25)은 캐패시터영역(C2)에서 캐패시터의 유전막이 된다.
게이트절연막(35) 상의 트랜지스터영역(T2)에 게이트전극(33)과 대응하는 부분에 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘이 증착되어 활성층(37)이 형성된다. 그리고, 활성층(37) 상의 트랜지스터영역(T2)에 오믹접촉층(39)을 개재시켜 소오스 및 드레인전극(41)(43)이 형성된다. 상기에서 오믹접촉 층(39)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성되며 게이트전극(33)과 대응하는 부분에서 이격되게 형성된다. 또한, 소오스 및 드레인전극(41)(43)은 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 형성되는 데, 게이트전극(33)과 대응하는 부분에서 이격된다.
소오스전극(41)은 데이터라인(44)과 연결되게 형성되고, 드레인전극(43)은 게이트전극(43)을 사이에 두고 소오스전극(41)과 대응되게 형성된다. 또한, 드레인전극(43)의 소오스전극(41)과 반대하는 부분에 연결되어 길게 연장되는 접촉부(49)가 형성된다. 상기에서 접촉부(49)는 칼라필터가 형성되는 상판(도시되지 않음)의 블랙매트릭스와 중첩되도록 형성되며 하부에는 오믹접촉층(39) 및 활성층(37)이 잔류된다.
게이트절연막(35) 상의 캐패시터영역(C2)에 소오스 및 드레인전극(41)(43)과 동일한 물질 및 공정에 의해 캐패시터의 상부전극(45)이 형성된다. 상기에서 게이트절연막(35)과 상부전극(45) 사이에 활성층(37) 및 오믹접촉층(39)이 형성될 수도 있다. 상기에서 게이트절연막(35) 상에 상부전극(45)만 있고 활성층(45) 및 오믹접촉층(37)이 제거된 것은 5마스크 공정에 의해 형성되고, 활성층(37) 및 오믹접촉층(39)이 개재되어 상부전극(45)이 형성된 것은 4마스크 공정에 의해 형성된다.
상술한 게이트전극(33), 게이트절연막(35), 활성층(37), 소오스 및 드레인전극(41)(43)와 접촉부(49)는 박막트랜지스터를 구성하고, 캐패시터영역(C2) 상에 형 성된 게이트라인(34), 게이트절연막(35) 및 상부전극(45)은 캐패시터를 구성한다. 상술한 캐패시터영역(C2)에 형성된 캐패시터는 인접한 박막트랜지스터의 캐패시터이다.
트랜지스터영역(T2) 및 캐패시터영역(C2)에 박막트랜지스터와 캐패시터를 덮는 패시베이션층(47)이 형성된다. 상기에서 패시베이션층(47)은 산화실리콘 또는 질화실리콘 등의 무기 절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유기 절연물로 형성된다. 상기에서 패시베이션층(47)은 트랜지스터영역(T2)에서 소오스 및 드레인전극(41)(43)의 측면을 덮으나 접촉부(49)의 측면이 노출되도록 형성된다. 또한, 패시베이션층(47)은 캐패시터영역(C2)에서 상부전극(45)의 측면도 노출되도록 형성된다.
게이트절연막(35) 및 패시베이션층(47) 상의 박막트랜지스터와 대응하는 부분을 제외한 부분에 투명한 전도성물질인 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)으로 이루어진 화소전극(51)이 형성된다. 상기에서 화소전극(51)은 접촉부(49)의 노출된 측면과 접촉되게 형성된다. 그러므로, 화소전극(49)은 별도의 접촉홀 없이 접촉부(47)의 측면과 접촉되어 전기적으로 연결되므로 개구율이 증가된다.
상기에서 접촉부(49)가 없다면 화소전극(51)은 드레인전극(43)과 접촉홀(도시되지 않음)을 통해 연결될 수도 있다.
또한, 화소전극(51)은 상부전극(45)의 노출된 측면과도 접촉되게 형성된다. 상기에서 화소전극(51)은 상부전극(45)의 인접하는 박막트랜지스터와 반대하는 측면과 접촉되며 상부전극(45)과 2∼3㎛ 정도의 최소 폭만큼 중첩되게 형성된다. 그러므로, 화소전극(51)은 인접하는 것과 이격 거리가 넓어 패터닝시 잔사 등에 의한 단락을 방지할 수 있다.
도 5a 내지 도5d는 본 발명에 따른 액정표시장치의 제조 공정도이다.
도 5a를 참조하면, 투명기판(31) 상에 알루미늄(Al) 또는 구리(Cu)를 스퍼터링(sputtering) 등의 방법으로 증착하거나, 또는, 무전해 도금방법으로 도포하여 금속박막을 형성한다. 상기에서 투명기판(31)으로 유리, 석영 또는 투명한 플라스틱 등이 사용될 수도 있다. 그리고, 금속박막을 습식 방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 트랜지스터영역(T2)에 게이트전극(33)과 캐패시터영역(C2)에 게이트라인(34)을 형성한다. 상기에서 캐패시터영역(C2)에 형성된 게이트라인(34)은 캐패시터의 하부전극으로도 사용된다.
도 5b를 참조하면, 투명기판(31) 상에 게이트전극(33) 및 게이트라인(34)을 덮도록 게이트절연막(35), 활성층(37) 및 오믹접촉층(39)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 형성한다. 상기에서 게이트절연막(35)을 질화실리콘 또는 산화실리콘 등의 절연물질로 형성하고, 활성층(37)을 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성한다. 또한, 오믹접촉층(39)을 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성한다. 상기에서 게이트절연막(35)은 캐패시터영역(C2)에서 게이트라인(34)과 대응되는 부분이 캐패시터의 유전막으로도 사용된다.
오믹접촉층(39) 상에 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)을 CVD 방법 또는 스퍼터링(sputtering) 방법으로 증착하여 금속박막을 형성한다. 금속박막(40)을 습식 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 트랜지스터영역(T2)에 소오스 및 드레인전극(41)(43)을 형성한다. 상기에서 드레인전극(41)을 원하는 크기 보다 크게 형성한다. 이 때, 금속박막(40)을 캐패시터영역(C2)의 게이트라인(34)과 중첩되게 잔류하도록 패터닝한다.
상기에서 금속박막(40)을 패터닝하여 소오스 및 드레인전극(41)(43)을 형성한 후, 연속해서, 노출되는 오믹접촉층(39)도 활성층(37)이 노출되도록 건식 식각한다. 상기에서 활성층(37)의 소오스 및 드레인전극(41)(43) 사이의 게이트전극(33)과 대응하는 부분은 채널이 된다. 그리고 소오스 및 드레인전극(41)(43)은 오믹접촉층(39)과 오믹 접촉을 이룬다.
도 5c를 참조하면, 활성층(39) 상의 트랜지스터영역(T2)에 형성된 소오스 및 드레인전극(41)(43)과 캐패시터영역(C2)에 잔류하는 금속박막(40)을 덮도록 산화실리콘 또는 질화실리콘 등의 무기절연물질을 증착하여 패시베이션층(47)을 형성한다. 상기에서 패시베이션층(47)을 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유전 상수가 작은 유기 절연물로 형성할 수도 있다.
트랜지스터영역(T2)의 패시베이션층(47) 및 활성층(37)을 포토리쏘그래피 방법으로 패터닝하여 게이트절연막(35)을 노출시킨다. 이 때, 원하는 크기 보다 크게 형성된 드레인전극(43)의 소오스전극(41)의 반대하는 부분도 패터닝되도록 하여 드레인전극(43)과 연결되어 길게 연장되는 접촉부(49)를 형성한다. 또한, 캐패시터영역(C2)의 패시베이션층(47), 금속박막(40), 오믹접촉층(39) 및 활성층(37)도 게이트라인(34)의 소정 부분과 대응하는 부분에 잔류하도록 패터닝된다. 이 때, 잔류하는 금속박막(40)은 캐패시터의 상부전극(45)이 된다.
이 때, 접촉부(49) 및 상부전극(45)의 상부는 패시베이션층(47)이, 하부에는 오믹접촉층(41) 및 활성층(39)이 잔류되며 측면은 노출되게 형성된다. 상기에서 접촉부(49)는 개구율을 향상시키기 위해 칼라필터가 형성되는 상판(도시되지 않음)의 블랙매트릭스와 중첩되도록 형성된다.
도 5d를 참조하면, 게이트절연막(35) 상에 패시베이션층(47)을 덮도록 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO) 등의 투명한 전도성물질을 증착한 후 습식 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 화소전극(51)을 형성한다. 상기에서 화소전극(51)은 길게 형성된 접촉부(49)의 측면과 접촉되게 형성되어 드레인전극(43)과 전기적으로 연결된다. 상기에서 접촉부(49)가 없다면 화소전극(51)은 드레인전극(43)과 접촉홀(도시되지 않음)을 통해 연결할 수도 있다.
또한, 화소전극(51)은 상부전극(45)의 노출된 측면 중 인접하는 박막트랜지스터와 반대하는 측면과도 접촉되어 전기적으로 연결된다. 이 때, 화소전극(51)은 상부전극(45)과 측면이 접촉되므로 화소전극(51)과 상부전극(45)을 2∼3㎛ 정도의 최소 폭만큼만 중첩되게 형성한다. 그러므로, 화소전극(51)은 인접하는 것과 이격 거리가 넓어 패터닝시 잔사 등에 의한 단락을 방지할 수 있다.
상술한 바와 같이 본 발명에 따른 액정표시장치는 캐패시터의 상부전극을 측면이 노출되게 형성하여 화소전극을 상부전극과 인접하는 박막트랜지스터와 반대하는 부분과 2∼3㎛ 정도의 최소 폭만큼 중첩되게 형성하여 이 상부전극의 측면과 접촉되어 전기적으로 연결되게 형성한다.
따라서, 본 발명은 인접하는 화소전극 사이의 이격 거리를 증가시켜 패터닝시 잔사 등에 의한 단락을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야 할 것이다.
Claims (17)
- 투명기판과;상기 투명기판 상에 게이트전극, 상기 게이트전극을 덮도록 형성된 게이트절연막, 상기 게이트절연막 상에 활성층, 상기 활성층 상에 오믹접촉층을 개재시켜 형성된 소오스 및 드레인전극을 포함하는 박막트랜지스터와;상기 투명기판 상에 하부전극, 상기 하부전극을 덮도록 형성된 유전막, 상기 유전막 상에 상부전극을 포함하는 캐패시터와;상기 상부전극의 측면을 노출시키며 상기 박막트랜지스터 및 상기 캐패시터를 덮는 패시베이션층과;상기 드레인전극과 전기적으로 연결되며 상기 박막트랜지스터와 반대되는 방향의 상기 캐패시터의 상부전극의 측면과 접촉되는 화소전극을 구비하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 박막트랜지스터는 상기 소오스전극과 마주보는 방향으로 상기 드레인전극이 길게 연장되어 그 측면이 노출되도록 형성된 접촉부를 더 구비하는 것을 특징으로 하는 액정표시장치.
- 제 2 항에 있어서,셀 영역을 구획하는 블랙매트릭스를 포함하며 상기 투명기판과 합착되는 상판을 더 구비하며,상기 접촉부는 상기 블랙매트릭스와 중첩되는 것을 특징으로 하는 액정표시장치.
- 제 2 항에 있어서,상기 접촉부는 상기 소오스 및 드레인전극과 동시에 형성되는 것을 특징으로 하는 액정표시장치.
- 제 2 항에 있어서,상기 화소전극이 상기 접촉부의 측면과 접촉되어 상기 드레인전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 드레인전극을 노출시키는 접촉홀을 더 포함하는 것을 특징으로 하는 액정표시장치.
- 제 6 항에 있어서,상기 화소전극은 상기 접촉홀을 통해 상기 드레인전극과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 유전막과 상기 상부전극 사이에 상기 활성층 및 오믹접촉층이 잔류되는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 화소전극은 상기 상부전극과 2∼3㎛의 폭으로 중첩되는 것을 특징으로 하는 액정표시장치.
- 투명기판 상의 게이트전극 및 하부전극을 형성하는 단계와;상기 게이트전극을 덮는 게이트절연막, 오믹접촉층 및 활성층을 순차적으로 형성하고 상기 하부전극을 덮는 유전막을 형성하는 단계와;상기 활성층 상에 상기 소오스 및 드레인전극을 형성하고 상기 유전막 상에 상부전극을 형성하는 단계와;상기 소오스 및 드레인전극을 덮으며 상기 상부전극의 측면이 노출되도록 상기 상부전극을 덮는 패시베이션층을 형성하는 단계와;상기 드레인전극과 전기적으로 연결되며 상기 드레인전극와 반대되는 방향의 상기 상부전극의 측면과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 소오스전극과 마주보는 방향으로 상기 드레인전극이 길게 연장되어 그 측면이 노출된 접촉부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 11 항에 있어서,셀 영역을 구획하는 블랙매트릭스를 포함하며 상기 투명기판과 합착되는 상판을 형성하는 단계를 더 포함하며,상기 접촉부는 상기 블랙매트릭스와 중첩되도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 11 항에 있어서,상기 화소전극은 상기 접촉부의 측면과 접촉되어 상기 드레인전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 패시베이션층에 접촉홀을 형성하여 상기 드레인전극을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 14 항에 있어서,상기 화소전극은 상기 접촉홀을 통해 상기 드레인전극과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 유전막과 상기 상부전극 사이에 상기 활성층 및 오믹접촉층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 화소전극은 상기 상부전극과 2∼3㎛의 폭으로 중첩되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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