KR20090070286A - 액정표시장치용 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 보다 자세하게는 박막트랜지스터의 구동 특성을 개선할 수 있는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
특히, 본 발명에 따른 불순물 비정질 실리콘층은 플라즈마 화학기상증착 장비의 공정 챔버 내부에서, SiH4와 PH3의 혼합 가스 분위기로 상기 불순물 비정질 실리콘층을 증착하는 단계와; 상기 불순물 비정질 실리콘층에 H2 플라즈마 처리를 실시하는 단계와; 상기 플라즈마 처리된 불순물 비정질 실리콘층에 PH3 플라즈마 처리를 진행하는 단계를 포함한다.
이와 같은 공정으로 제작된 불순물 비정질 실리콘층은 소스 및 드레인 전극과의 접촉 저항을 개선할 수 있어 박막트랜지스터의 구동 특성을 개선할 수 있는 장점이 있다.
Description
본 발명은 액정표시장치에 관한 것으로, 보다 자세하게는 박막트랜지스터의 구동 특성을 개선할 수 있는 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 바, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 게이트 배선(20)이 구성되고, 이와는 수직 교차하여 화소 영역(P)을 정의하는 데이터 배선(30)이 구성된다.
상기 게이트 배선(20)과 데이터 배선(30)의 교차 지점에는 박막트랜지스터(T)가 구성된다.
상기 박막트랜지스터(T)는 게이트 배선(20)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 중첩된 상부에 위치하는 반도체층(미도시)과, 상기 반도체층 상의 데이터 배선(30)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함한다.
상기 반도체층은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(40)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
상기 드레인 전극(34)의 일부를 노출하는 드레인 콘택홀(CH1)을 통해 상기 드레인 전극(34)과 접촉하는 화소 전극(70)이 화소 영역(P)에 대응하여 구성된다.
이하, 첨부한 도면을 참조하여 종래의 액정표시장치용 어레이 기판의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2e는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 공정 순서에 따라 나타 낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 기판(10) 상에 스위칭 영역(S)과 화소 영역(P)을 정의하는 단계를 진행한다. 상기 다수의 영역(S, P)이 정의된 기판(10) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나를 증착하여 게이트 금속층(미도시)을 형성하고 이를 패턴하면, 일 방향으로 게이트 배선(도 1의 20)과 상기 게이트 배선에서 연장된 게이트 전극(25)이 형성된다.
다음으로, 상기 게이트 전극(25)과 게이트 배선이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나로 게이트 절연막(45)이 형성된다.
도 2b에 도시한 바와 같이, 상기 게이트 절연막(45)이 형성된 기판(10) 상에 순수 비정질 실리콘으로 이루어진 순수 비정질 실리콘층(40a)을 형성한다. 이때, 상기 순수 비정질 실리콘층(40a)은 플라즈마 화학기상증착 장비의 공정 챔버 내부에서 SiH4 분위기에서 증착 공정을 진행한 후, H2 플라즈마 처리를 통해 형성된다.
연속하여, 상기 순수 비정질 실리콘층(40a)이 형성된 기판(10) 상에 불순물 비정질 실리콘층(41a)을 형성한다. 상기 불순물 비정질 실리콘층(41a)은 플라즈마 화학기상증착 장비의 공정 챔버 내부에서, SiH4와 PH3의 혼합 가스 분위기에서 도핑 공정이 진행되며, 후속 공정으로 H2 플라즈마 처리를 진행하게 된다.
다음으로, 도 2c에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 2b의 40a)과 불순물 비정질 실리콘층(도 2b의 41a)을 패턴하게 되면, 게이트 전극(25)과 중첩된 액티브층(40)과 오믹 콘택층(41)이 차례로 적층 형성된다. 상기 액티브층(40)과 오믹 콘택층(41)은 반도체층(42)을 이룬다.
도 2d에 도시한 바와 같이, 상기 반도체층(42)이 형성된 기판(10) 상에 몰리브덴(Mo), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나를 증착하여 소스 및 드레인 금속층(미도시)을 형성하고 이를 패턴하면, 상기 게이트 배선과 수직 교차하는 데이터 배선(도 1의 30)과, 상기 데이터 배선에서 연장되고 서로 소정간격 이격된 소스 및 드레인 전극(32, 34)이 형성된다.
이때, 상기 소스 및 드레인 전극(32, 34)의 이격된 사이 구간으로 노출된 오믹 콘택층(41)을 패턴하여 양측으로 분리 구성하고, 상기 양측으로 분리된 오믹 콘택층(41)의 하부로 노출된 액티브층(40)을 과식각하여 이 부분을 채널(ch)로 활용한다.
따라서, 전술한 공정을 통해 게이트 전극(25)과, 액티브 및 오믹 콘택층(40, 41)과, 소스 및 드레인 전극(32, 34)을 포함하는 박막트랜지스터(T)를 제작할 수 있다.
도 2e에 도시한 바와 같이, 상기 데이터 배선과, 소스 및 드레인 전극(32, 34)이 형성된 기판(10) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질 그룹 또는 아크릴(acryl)계 수지(resin)와 벤조사이클로부 텐(benzocyclobutene:BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(55)이 형성된다.
다음으로, 상기 드레인 전극(34)의 일부에 대응하는 보호막(55)을 패턴하게 되면, 상기 드레인 전극(34)의 일부가 노출된 드레인 콘택홀(CH1)이 형성된다.
도 2f에 도시한 바와 같이, 상기 드레인 콘택홀(CH1)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하여 투명 금속층(미도시)을 형성하고 이를 패턴하면, 상기 드레인 전극(34)과 접촉하는 화소 전극(70)이 화소 영역(P)에 대응하여 형성된다.
이상으로, 전술한 공정을 통해 종래에 따른 액정표시장치용 어레이 기판을 제작할 수 있다.
그러나, 전술한 공정을 통해 제작된 박막트랜지스터(T)는 오믹 콘택층(41)과 소스 및 드레인 전극(32, 34) 간의 계면 특성이 나빠 전하 이동도가 현저히 낮은 문제로 고해상도 모델에 적용하는 데 한계에 다다른 상황이다.
특히, 전술한 전하 이동도는 충전 시간과 직결되는 바, 종래의 박막트랜지스터를 적용할 경우 고해상도 및 대면적화로 갈수록 화질을 저해하는 등 각종 부작용을 야기한다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 박막트랜지스터의 구동 특성을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 기판 상의 일 방향으로 게이트 배선을 형성하는 단계와; 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층을 형성하는 단계와; 상기 불순물 비정질 실리콘층이 형성된 기판에 PH3 플라즈마 처리를 진행하는 단계와; 상기 PH3 플라즈마 처리가 진행된 기판 상에 액티브 및 오믹 콘택층과 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계와; 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함한다.
이때, 상기 불순물 비정질 실리콘층을 형성하는 단계는, 상기 순수 비정질 실리콘층 상에 플라즈마 화학기상증착 장비의 공정 챔버 내부에서, SiH4와 PH3의 혼합 가스를 도핑하는 단계와; H2 플라즈마 처리를 진행하는 단계와; PH3 플라즈마 처리를 진행하는 단계를 포함한다.
상기 소스 및 드레인 전극은 알루미늄 및 알루미늄 합금을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 형성되고, 상기 오믹 콘택층과 소스 및 드레인 전극 간의 중첩된 계면에는 PH3가 다량으로 도핑된 것을 특징으로 한다.
또한, 상기 화소 전극은 전단의 게이트 배선으로 연장 설계하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상부에 위치하는 상기 화소 전극을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 간의 중첩된 사이에 개재된 상기 게이트 절연막과 보호막을 유전체층으로 하는 스토리지 커패시터가 형성된 것을 특징으로 한다.
본 발명에서는 첫째, 오믹 콘택층의 노출된 표면에 PH3를 다량으로 도핑 처리하는 것을 통해 오믹 콘택층과 소스 및 드레인 전극 간의 콘택 저항을 줄일 수 있는 장점이 있다.
둘째, 전술한 콘택 저항의 개선으로 박막트랜지스터의 구동 특성을 향상시킬 수 있다.
--- 실시예 ---
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명한다.
본 발명에서는 오믹 콘택층의 노출된 상부 표면에 PH3 플라즈마 처리를 실시 하여 오믹 콘택층과 소스 및 드레인 전극 간의 계면에서의 도핑 효과를 증대시키는 것을 통해 박막트랜지스터의 구동 특성을 개선할 수 있는 것을 특징으로 한다.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상의 일 방향으로 게이트 배선(120)을 구성하고, 상기 게이트 배선(120)과 수직 교차하는 방향으로 데이터 배선(130)을 구성한다. 상기 게이트 배선(120)과 데이터 배선(130)이 수직 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 게이트 배선(120)과 데이터 배선(130)의 교차지점에는 박막트랜지스터(T)를 구성한다. 상기 박막트랜지스터(T)는 게이트 배선(120)에서 연장된 게이트 전극(125)과, 상기 게이트 전극(125) 상의 반도체층(미도시)과, 상기 데이터 배선(130)에서 연장되고 반도체층과 접촉된 소스 전극(132)과, 상기 소스 전극(132)과 이격된 드레인 전극(134)을 포함한다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물을 포함하는 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)을 포함한다.
상기 액티브층(140) 및 오믹 콘택층에서 각각 연장된 제 1 비정질 패턴(174) 및 제 2 비정질 패턴(미도시)은 데이터 배선(130) 하부로 연장 구성된다. 특히, 상기 제 1 비정질 패턴(174)은 데이터 배선(130)의 외부로 돌출 구성된다.
상기 드레인 전극(134)의 일부를 노출하는 드레인 콘택홀(CH2)을 통해 드레 인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(170)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 물질로 구성한다.
이때, 상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 설계하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 중첩된 사이 공간에 개개된 절연막을 유전체층으로 하는 스토리지 커패시터(Cst)를 구성한다.
이하, 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법을 통해 상세히 설명하도록 한다.
도 4a 내지 도 4i는 도 3의 Ⅳ-Ⅳ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 4a는 제 1 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 데이터 영역(D)과 게이트 영역(G)을 정의하는 단계를 진행한다. 상기 다수의 영역(S, P, D, G)이 정의된 기판(100) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상을 증착하여 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 게이트 배선(120)과 상기 게이트 배선(120)에서 연장된 게이트 전극(125)을 형성한다.
다음으로, 상기 게이트 전극(125)과 게이트 배선(120)이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나로 게이트 절연막(145)을 형성한다.
도 4b 내지 도 4g는 제 2 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘(a-Si:H)으로 이루어진 순수 비정질 실리콘층(140a)을 형성한다. 이때, 상기 순수 비정질 실리콘층(140a)은 플라즈마 화학기상증착 장비의 공정 챔버 내부에서 SiH4 분위기에서 증착 공정이 진행되고, 후속 공정으로 H2 플라즈마 처리를 통해 형성된다.
연속하여, 도 4c에 도시한 바와 같이, 상기 순수 비정질 실리콘층(140a)이 형성된 기판(100) 상에 불순물 비정질 실리콘층(141a)을 형성한다. 상기 불순물 비정질 실리콘층(141a)은 플라즈마 화학기상증착 장비의 공정 챔버 내부에서, SiH4와 PH3의 혼합 가스 분위기로 도핑 공정을 진행한 후, H2 플라즈마 처리를 통해 형성된다.
도 4d에 도시한 바와 같이, 전술한 H2 플라즈마 처리된 불순물 비정질 실리콘층(141a) 상에 PH3을 이용한 플라즈마 처리를 추가 진행한다.
이때, 본 발명에서는 PH3 플라즈마 처리를 진행하는 것을 통해 불순물 비정실 실리콘층(141a)의 노출된 계면에서 PH3가 다량으로 도핑된 상태이다. 즉, 상기 불순 물 비정질 실리콘층(141a) 형성한 후에, PH3 플라즈마 처리가 진행되므로 증착 두께에 영향 없이 도핑 효율을 증대시킬 수 있는 장점이 있다.
도 4e에 도시한 바와 같이, 상기 PH3 플라즈마 처리된 불순물 비정질 실리콘층(141a) 상부에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상을 증착하여 소스 및 드레인 금속층(175)을 형성한다.
다음으로, 상기 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지스트를 도포하여 감광층(180)을 형성하고, 상기 감광층(180)과 이격된 상부에 투과부(T1), 반투과부(T2) 및 차단부(T3)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 반투과부(T2)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 감광층(180)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 상기 반투과부(T2)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(T3)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(T1)는 빛을 투과시켜 빛에 노출된 감광층(180)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 스위칭 영역(S)에는 양측의 차단부(T3) 사이에 반투과부(T2), 상기 데이터 영역(D)에는 차단부(T3), 그리고 이를 제외한 전 영역은 투과부(T1)가 위치하도록 한다.
도 4f에 도시한 바와 같이, 전술한 하프톤 마스크(도 4e의 HTM)와 이격된 상부에서 노광 및 현상하는 공정을 진행하면, 상기 스위칭 영역(S)의 양 차단부(도 4e의 T3)에 대응된 감광층(도 4e의 180)은 높이 변화가 없는 제 1 및 제 2 감광 패턴(181, 182), 상기 양 차단부(도 4e의 T3) 사이에 대응된 감광층(도 4e의 180)은 높이가 절반 정도로 낮아진 제 3 감광 패턴(183)이 각각 형성된다. 또한, 상기 데이터 영역(D)에 대응된 감광층(도 4e의 180)은 높이 변화가 없는 제 4 감광 패턴(184)이 형성되고, 이를 제외한 전 영역의 감광층(도 4e의 180)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(175)이 노출된다.
다음으로, 상기 제 1 내지 제 4 감광 패턴(181, 182, 183, 184)을 마스크로 이용하고, 상기 노출된 소스 및 드레인 금속층(175)을 패턴하는 단계를 진행하여, 스위칭 영역(S)에 대응된 소스 및 드레인 금속 패턴(174)과, 데이터 영역(D)에 대응된 데이터 배선(130)을 각각 형성한다. 상기 소스 및 드레인 금속 패턴(174)은 데이터 배선(130)과 전기적으로 연결된다.
다음으로, 상기 노출된 불순물 비정질 실리콘층(도 4e의 141a)과 그 하부의 순수 비정질 실리콘층(도 4e의 140a)은 공정 챔버를 이동하여 건식식각 공정으로 불순물 및 순수 비정질 실리콘층(도 4e의 141a, 140a)을 순차적으로 패턴하여, 상기 소스 및 드레인 금속 패턴(174)과 동일한 폭으로 형성된 액티브층(140) 및 오믹 콘택층(141)과, 상기 데이터 영역(D)에 대응된 데이터 배선(130)과 동일한 폭으로 제 1 및 제 2 비정질 패턴(171, 172)을 포함하는 반도체 패턴(173)이 형성된다.
이때, 상기 액티브 및 오믹 콘택층(140, 141)과 반도체 패턴(173)을 제외한 전 영역의 순수 및 불순물 비정질 실리콘층(도 4e의 140a, 141a)은 모두 제거된다.
상기 제 1 및 제 2 비정질 패턴(171, 172)은 액티브 및 오믹 콘택층(140, 141)과 동일층 동일 물질로 데이터 배선(130)의 하부로 연장 구성된다. 이때, 상기 액티브 및 오믹 콘택층(140, 141)을 포함하여 반도체층(142)이라 한다.
다음으로, 상기 제 1 내지 제 4 감광 패턴(181, 182, 183, 184)을 애싱(ashing)하는 단계를 진행하면, 상기 제 1, 제 2, 제 4 감광 패턴(181, 182, 184)의 두께는 절반 정도로 낮아지고, 상기 제 3 감광 패턴(도 4e의 183)은 모두 제어되어 제 1 및 제 2 감광 패턴(181, 182)의 이격된 사이로 소스 및 드레인 금속 패턴(172)이 노출된다.
전술한 애싱 공정을 진행하는 과정에서, 상기 데이터 배선(130)과 소스 및 드레인 금속 패턴(174)의 양측 끝단(F)을 덮는 제 1, 제 2, 제 4 감광 패턴(181, 182, 184)과, 상기 제 1 및 제 2 감광 패턴(181, 182)의 마주보는 양측(G)의 제 1 및 제 2 감광 패턴(181, 182)의 일부가 함께 제거된다.
다음으로, 상기 소스 및 드레인 전극(132, 134)을 마스크로 이용하여, 건식식각 공정으로 소스 및 드레인 전극(132, 134) 사이에 대응된 오믹 콘택층(141)을 패턴하여 양측으로 분리 구성하고, 상기 분리된 오믹 콘택층(141)의 사이로 노출된 액티브층(140)을 과식각하여 이 부분을 채널(ch)로 활용하게 된다.
이때, F와 G 부분에 대응된 오믹 콘택층(41)이 같이 제거되어 그 하부의 액티브층(140)이 데이터 배선(130)과 소스 및 드레인 전극(132, 134)의 외부로 돌출 된다. 상기 게이트 전극(125)과 반도체층(142)과 소스 및 드레인 전극(132, 134)은 박막트랜지스터(T)를 이룬다.
특히, 본 발명에 따른 박막트랜지스터(T)는 오믹 콘택층(141)의 계면에 PH3가 다량으로 도핑된 상태이므로, 오믹 콘택층(141)과 소스 및 드레인 전극(132, 134) 간의 콘택 저항을 개선할 수 있어 박막트랜지스터(T)의 구동 특성을 향상시킬 수 있는 장점을 갖는다.
이상으로, 본 발명의 제 2 마스크 공정 단계가 최종적으로 완료된다.
도 4h는 제 3 마스크 공정 단계를 나타낸 공정 단면도이다.
도 4h에 도시한 바와 같이, 상기 데이터 배선(130)과 박막트랜지스터(T) 등이 형성된 기판(100) 상부 전면에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나, 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질 그룹 중 선택된 하나로 보호막(155)을 형성한다.
다음으로, 상기 드레인 전극(134)의 일부에 대응된 보호막(155)을 패턴하여, 상기 드레인 전극(134)을 노출하는 드레인 콘택홀(CH2)을 형성한다.
도 4i는 제 4 마스크 공정 단계를 나타낸 단면도이다.
도 4i에 도시한 바와 같이, 상기 드레인 콘택홀(CH2)을 포함하는 보호막(155) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명 금속층(미도시)을 형성하고 이를 패 턴하여, 상기 드레인 전극(134)과 접촉된 화소 전극(170)을 화소 영역(P)에 대응하여 형성한다.
상기 화소 전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선(120)을 제 1 전극으로 하고, 상기 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극의 사이 공간에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 스토리지 커패시터(Cst)를 형성한다.
이상으로, 본 발명에 따른 액정표시장치용 어레이 기판을 4 마스크 공정으로 제작할 수 있다.
전술한 바와 같이, 본 발명에 따른 박막트랜지스터는 오믹 콘택층과 소스 및 드레인 전극 간의 접촉 계면에 PH3가 다량으로 도핑된 상태이므로 콘택 저항의 개선을 통한 박막트랜지스터의 구동 특성을 향상시킬 수 있는 장점이 있다.
이하, 본 발명에 따른 오믹 콘택층과 소스 및 드레인 전극 간의 콘택 저항을 비교 및 분석한 데이터를 통해 상세히 설명하도록 한다.
도 5a는 본 발명에 따른 평가 조건별 시료를 나타낸 평면도이고, 도 5b는 평가 조건별 시료 중 어느 한 시료를 절단하여 나타낸 단면도이다.
도 5a와 도 5b에 도시한 바와 같이, 모기판(200) 상에 제 1 내지 제 7 평가 조건별 시료(TP1, TP2, TP3, TP4, TP5, TP6, TP7)를 제작한다. 상기 제 1 내지 제 7 평가 조건별 시료(TP1 내지 TP7)는 모기판(200) 상의 오믹 콘택층(241)과, 상기 오믹 콘택층(241)과 접촉된 상부에 위치하는 다수의 소스 패턴(232)과, 상기 다수 의 소스 패턴(232)과 이격된 다수의 드레인 패턴(234)을 포함한다.
이때, 상기 제 1 내지 제 7 평가 조건별 시료(TP1 내지 TP7)는 다수의 소스 및 드레인 패턴(232, 234) 간의 이격 거리인 L 값을 5μm, 10μm, 15μm, 20μm, 25μm, 30μm, 35μm로 차등을 두고 설계된다.
특히, 상기 오믹 콘택층(241)과 소스 및 드레인 패턴(232, 234) 간의 계면은 전술한 PH3 플라즈마 처리를 실시한 상태이며, 상기 소스 및 드레인 패턴(232, 234)은 알루미늄 계열의 합금으로 제작된 경우를 나타낸 것이다.
이때, 도 5c에 도시한 바와 같이, 상기 제 1 내지 제 7 평가 조건별 시료(도 5a의 TP1 내지 TP7)의 L값에 따른 I-V 특성, 특히 V= -0.1과 0.1에서의 평균 저항을 도출한 값을 평균 저항 회귀식으로 변환하여 오믹 콘택층과 소스 및 드레인 패턴 간의 접촉 저항(Ω)값을 도출한 결과를 나타낸 데이터이다.
이때, 제 1 내지 제 7 평가 조견별 시료의 L 값에 따른 평균 저항을 회귀식을 나타낸 그래프로, L 값이 커질수록 접촉 저항(Ω)이 증가하는 것을 알 수 있다.
특히, 도 6은 오믹 콘택층을 완성한 후 PH3 플라즈마 미처리 조건과 처리 조건에 따른 비저항(ρc) 값을 비교한 그래프이다.
도시한 바와 같이, PH3 플라즈마 처리를 실시했을 때와 실시하지 않았을 때의 비저항(ρc) 값의 차이가 뚜렷이 나타나는 것을 알 수 있으며, PH3 플라즈마 미처리 조건 대비 처리 조건에서 비저항(ρc) 값이 상당히 감소하는 것을 알 수 있다. 이때, 처리 조건시 동일한 공정 시간(10초)에서 150와트(W)와 450와트(W)로 파 워를 달리하여 측정한 결과, 비저항(ρc)에는 큰 영향을 미치지 않았다.
즉, 미처리 조건시의 비저항(ρc)은 12.02Ωcm2, 처리 조건시의 비저항(ρc)은 3.08Ωcm2 으로 확인되었는 바, PH3 플라즈마 처리를 실시했을 때 오믹 콘택층과 소스 및 드레인 패턴 간의 비저항(ρc)이 1/4 정도 감축되는 것을 알 수 있다.
전술한 실험 데이터를 바탕으로, PH3 플라즈마 처리를 실시하는 것을 통해 오믹 콘택층과 소스 및 드레인 전극 간의 콘택 저항을 대폭 낮출 수 있어 박막트랜지스터의 구동 특성을 향상시킬 수 있는 장점이 있다.
그러나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 정신 및 사상을 벗어나지 않는 한도 내에서 다양하게 변경 및 변형할 수 있다는 것은 자명한 사실일 것이다.
도 1은 종래의 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a 내지 도 2e는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 4a 내지 도 4i는 도 3의 Ⅳ-Ⅳ선을 따라 절단하여 공정 순서에 따라 나타낸 공정 단면도.
도 5a는 본 발명에 따른 평가 조건별 시료를 나타낸 평면도.
도 5b는 평가 조건별 시료 중 어느 한 시료를 절단하여 나타낸 단면도.
도 5c는 평가 조건별 시료의 L 값에 따른 평균 저항을 나타내 도면.
도 6은 오믹 콘택층을 완성한 후 PH3 플라즈마 미처리 조건과 처리 조건에 따른 저항 값을 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 120 : 게이트 배선
125 : 게이트 전극 140a : 순수 비정질 실리콘층
141a : 불순물 비정질 실리콘층 145 : 게이트 절연막
Claims (5)
- 기판 상의 일 방향으로 게이트 배선을 형성하는 단계와;상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 순수 및 불순물 비정질 실리콘층을 형성하는 단계와;상기 불순물 비정질 실리콘층이 형성된 기판에 PH3 플라즈마 처리를 진행하는 단계와;상기 PH3 플라즈마 처리가 진행된 기판 상에 액티브 및 오믹 콘택층과 소스 및 드레인 전극과 데이터 배선을 형성하는 단계와;상기 데이터 배선과 소스 및 드레인 전극이 형성된 기판 상에 보호막을 형성하는 단계와;상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 불순물 비정질 실리콘층을 형성하는 단계는,상기 순수 비정질 실리콘층 상에 플라즈마 화학기상증착 장비의 공정 챔버 내부에서, SiH4와 PH3의 혼합 가스를 도핑하는 단계와;H2 플라즈마 처리를 진행하는 단계와;PH3 플라즈마 처리를 진행하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 소스 및 드레인 전극은 알루미늄 및 알루미늄 합금을 포함하는 도전성 금속 물질 그룹 중 선택된 하나로 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 오믹 콘택층과 소스 및 드레인 전극 간의 중첩된 계면에는 PH3가 다량으로 도핑된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 1 항에 있어서,상기 화소 전극은 전단의 게이트 배선으로 연장 설계하여, 상기 전단의 게이 트 배선을 제 1 전극으로 하고, 상기 제 1 전극과 중첩된 상부에 위치하는 상기 화소 전극을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 간의 중첩된 사이에 개재된 상기 게이트 절연막과 보호막을 유전체층으로 하는 스토리지 커패시터가 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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