JPH11330396A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタの上部電極層に達するコンタクト
ホール形成時に、上部電極層を突き抜けるようなオーバ
ーエッチングが生じても動作不良を生じさせない半導体
記憶装置を提供する。 【解決手段】 半導体記憶装置は、上層の配線部２２と
キャパシタの上部電極層２１を接続するためのコンタク
トホール５３の下に、電気的にフローティングなダミー
キャパシタを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング素子
と記憶保持にかかわる信号電荷を蓄積する電荷蓄積素子
（以後、特にことわらない限り、キャパシタとする）と
を備える半導体記憶装置、特にＤＲＡＭ（Dynamic Ran
dom Access Memory)およびその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭは、随時、書き換え保持および
読み出しが可能な揮発性の半導体記憶装置である。ＤＲ
ＡＭのうちのメモリセルは、スイッチの役割をするＭＯ
Ｓトランジスタと情報電荷を蓄積するキャパシタとから
構成される。また、メモリセル以外の部分は周辺回路部
および入出力インタフェース回路部から構成される。

【０００３】近年、ＤＲＡＭの高集積化が進み、キャパ
シタの容量を確保するために、キャパシタを立体的にし
たスタック構造を採用する半導体記憶装置が急増してい
る。図２４を用いて、スタック型キャパシタを備えた半
導体記憶装置の構造を説明する。

【０００４】図２４において、基板表面の左側にはスイ
ッチング素子としてのトランジスタが、また右側には周
辺回路領域が形成されている。これら両者を分けるの
が、基板表面中央部に形成された素子分離領域７であ
る。左側のスイッチング素子の設けられた部分とその上
部をも含めた領域をメモリセル領域８という。

【０００５】メモリセル領域に形成されるトランジスタ
のソース／ドレイン領域の一方を構成する不純物層に接
続してビットライン１７が設けられ、もう一方を構成す
る不純物層に接続してキャパシタ１８、２０、２１が設
けられている。さらにそれらの上に導体層２２が設けら
れ、キャパシタの上部電極層、ビット線等と接続されて
いる。

【０００６】ビット線１７、キャパシタ１８、２０、２
１および上部導体層２２は、スイッチング素子が形成さ
れている基板表面の上方に設けられているが、その積層
構造を構造的にかつ電気的に形成するのが多層に重ねら
れた絶縁膜である。最下層の層間絶縁膜１は基板表面の
スイッチング素子を覆い、ビット線を載せ、第２層目の
層間絶縁膜２はビット線を覆い、キャパシタを載せる。
さらに層間絶縁膜３はキャパシタを覆い、上部導電層を
載せる。

【０００７】この構造はキャパシタが無いことを除けば
周辺回路領域にもそのままあてはまる。したがって、層
間絶縁膜１、２および３は、左側のメモリセル領域と周
辺回路領域の両方に共通であり連続している。

【０００８】しかしながら、右側の周辺回路領域ではキ
ャパシタがないので、層間絶縁膜３の上方の表面から基
板表面までの厚さは左側のメモリセル領域よりも薄い。
また、層間絶縁膜３の上に形成される上部導体層は、周
辺回路領域では基板表面導体層やゲート電極層やビット
線等に接続されるが、メモリセル領域付近ではキャパシ
タの上部電極層、ビット線等に接続される。

【０００９】この上部導電層の各部分との接続は、コン
タクトホールに充填された接続導体層を介してなされて
いる。絶縁膜３の上から開口されているコンタクトホー
ルは、メモリセル領域ではキャパシタの上部電極層２１
に達しているコンタクトホール５３ｂ、また周辺回路領
域ではビット線１７に達しているコンタクトホール５３
ａ、ゲート電極層に達しているコンタクトホール５３
ａ、および基板表面導体層に達しているコンタクトホー
ル５３ａがある。これらのコンタクトホールの深さは、
図２４に認められるように、浅いものから深いものまで
各種のものがある。特に、メモリセル領域のキャパシタ
の上部電極層に達するコンタクトホールはその深さが浅
く、これに対し、周辺回路領域の基板表面導体層に達す
るコンタクトホールは深い。

【００１０】

【発明が解決しようとする課題】従来の製造方法によれ
ば、層間絶縁膜３が、図２５に示すように形成された
後、２段階の工程を経て、コンタクトホールが形成され
る。

【００１１】まず、図２６に示すように、１段階目で
は、周辺回路領域のソース／ドレイン領域上、ゲート電
極上、ビット線上にそれぞれ直径０．３μｍ程度のコン
タクトホール５３ａを形成する。このときメモリセル領
域のキャパシタの上部電極層上にもコンタクトホールを
設ける必要がある。しかし、キャパシタの上部電極層を
形成するポリシリコンの厚さが薄く、かつまた他のコン
タクトホールに比べて深さが相当に浅い。

【００１２】このため、周辺回路領域のソース／ドレイ
ン領域上、ゲート電極上、ビット線上の比較的深いコン
タクトホールと同時に形成するときに、深いコンタクト
ホールに合わせた開口条件を選ぶとキャパシタの上部電
極層の突き抜けが生じ、回路動作上ショート等の不具合
を生じる。一方、キャパシタの上部電極層上の浅いコン
タクトホールの開口条件を選ぶとソース／ドレイン領域
上のコンタクトホールにはエッチングアンダー等の開口
不良を起こし、回路の異常動作を生じる。

【００１３】したがって、これらのコンタクトホールを
同時に設けることはできない。このため、上部電極層上
に設けるコンタクトホール５３ｂは、コンタクトホール
５３a を設けた後に形成されなければならない。図２７
は２段階目の上記コンタクトホール５３ｂを形成した基
板断面図である。

【００１４】図２４は、この２段階のコンタクトホール
形成の後、アルミを０．５μｍ程度堆積し、次いで写真
製版および異方性ドライエッチング技術により所望の部
分を残してアルミ配線２２を形成した図である。

【００１５】上記の従来の方法では、コンタクトホール
を形成する異方性酸化膜エッチングの工程で、周辺回路
領域のソース／ドレイン領域上、ゲート電極上およびビ
ット線上のコンタクトホール５３ａならびにメモリセル
領域のキャパシタの上部電極層上のコンタクトホール５
３ｂを同時に形成することができない。このため、高能
率で高品質の半導体記憶装置を製造することができなか
った。

【００１６】本発明は、上部導体層と上記キャパシタの
上部電極層とを結ぶためのコンタクトホールと、上記導
体層と基板表面導体層とを結ぶためのコンタクトホール
とを同時に形成しても、回路動作上ショート等の不具合
を生じない半導体記憶装置、とくにＤＲＡＭおよびその
製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は次の半導体装置
およびその製造方法をその要旨とする。

【００１８】本発明の本質は、スイッチング素子と、下
部電極層、誘電体膜および上部電極層を含み、前記スイ
ッチング素子に電気的に接続された電荷蓄積素子として
のキャパシタと、前記キャパシタの上部電極層から連続
して延びている延長導体層を上部電極層とするダミーキ
ャパシタと、前記キャパシタおよび前記ダミーキャパシ
タを覆い、かつ少なくともダミーキャパシタの上部電極
層に達するコンタクトホールを有する絶縁膜と、前記絶
縁膜上に位置し、前記コンタクトホールに充填された接
続導体層を介して前記ダミーキャパシタの上部電極層に
接続されている上部導体層とを備える半導体記憶装置、
にある。

【００１９】上記のコンタクトホール、すなわち少なく
ともダミーキャパシタの上部電極層に達するコンタクト
ホール、の位置をダミーキャパシタの上としたのは、上
記コンタクトホールの開口条件が過大となり、ダミーキ
ャパシタの上部電極層を突き抜けることがあっても、問
題を生じることがないようにするためである。

【００２０】ここで、「ダミーキャパシタ」とは、ダミ
ーキャパシタの下部電極層がメモリセル領域および周辺
回路領域のいずれの部分とも電気的に接続していない場
合、すなわち電気的にフローティングな場合が重要な１
例として挙げられる。この他に、ダミーキャパシタの上
部電極層を突き抜けてコンタクトホールが開口され、そ
こに接続導体層が充填されても不都合が生じないキャパ
シタであれば全て上記の「ダミーキャパシタ」に含まれ
る。上記の「少なくとも」とは、ダミーキャパシタの上
部電極層を突き抜け、下部電極層に達する場合、その他
その中間に上記コンタクトホール底部が達する場合等も
含まれることを意味する。

【００２１】上記ダミーキャパシタの下部電極層は、上
部電極層を突き抜けるようなオーバーエッチングに対し
て、エッチストッパとして機能する。したがって、コン
タクトホールが、ダミーキャパシタの上部電極層および
下部電極層の両方とも突き抜けることはない。上記の半
導体記憶装置の構造を採用することにより、後記するよ
うに、下層の導体層と接続するためのより深い他の位置
のコンタクトホールの開口処理と上記ダミーキャパシタ
上のコンタクトホールの開口処理を同時に行なうことが
できる。

【００２２】上記の半導体記憶装置において、ダミーキ
ャパシタはつぎの構造を採用する局面が多い。すなわ
ち、上記キャパシタの下部電極層と前記ダミーキャパシ
タの下部電極層とは、絶縁層上に形成された連続した導
体層をエッチングによって分離することにより形成され
ており、かつ上記キャパシタの誘電体膜と上記ダミーキ
ャパシタの誘電体膜とは、連続した１つの層によって形
成されている構造である。

【００２３】上記の連続した導体層は、１つの工程で積
層することができる。エッチングにより上記キャパシタ
の下部電極層とダミーキャパシタの下部電極層とを分離
することにより、このダミーキャパシタは電気的にフロ
ーティングな状態となり、本来のダミーキャパシタとし
ての機能を与えられる。すなわち、エッチストッパおよ
び過深コンタクトホール許容体としての機能を与えられ
る。

【００２４】この結果、他のより深いコンタクトホール
を開口するのに適当な条件を採用し、上記コンタクトホ
ールの開口条件としては過大なために、ダミーキャパシ
タの下部電極層までコンタクトホールが届いても半導体
記憶装置の機能に不具合、たとえば回路動作上のショー
ト等を生じることは全くない。

【００２５】当然のことであるが、本発明にかかる半導
体記憶装置は、次のような素子の微細化に適した構造に
適用される。すなわち、上記スイッチング素子を覆う第
１絶縁膜をさらに備え、上記キャパシタおよびダミーキ
ャパシタの下部電極層は、それぞれ上記第１絶縁膜上に
延在する構造を有する半導体記憶装置である。上記のよ
うに、第１絶縁膜の上にキャパシタおよびダミーキャパ
シタを備えるスタック構造とすることにより、メモリセ
ルを微細化しても十分大きな電荷蓄積容量を確保するこ
とができる。

【００２６】上記の半導体記憶装置の本発明を、基板も
含めた構造について表すと次の構造を有する半導体記憶
装置として具体化される。

【００２７】主表面を有する半導体基板と、上記半導体
基板の主表面に形成されたスイッチング素子と、上記ス
イッチング素子を覆う第１絶縁膜と、上記スイッチング
素子に電気的に接続され、上記第１絶縁膜上に延在する
下部電極層、その上の誘電体膜およびその上の上部電極
層を含む電荷蓄積素子と、上記第１絶縁膜上で上記下部
電極層から離隔して位置する電気的にフローティングな
状態とされた第１導体層と、上記上部電極層から上記第
１導体層上に重なる位置まで連続的に延びている延長導
体層と、上記上部電極層および上記延長導体層を覆い、
かつ少なくとも前記延長導体層の第１導体層上に重なる
部分にまで達するコンタクトホールを有する第２絶縁膜
と、上記第２絶縁膜上に位置し、上記コンタクトホール
に充填された接続導体層を介して上記延長導体層に電気
的に接続された上部導体層とを備える半導体記憶装置。

【００２８】ここで、第１導体層（ダミーキャパシタの
下部電極層に相当）はスイッチング素子と電気的に接続
していない導体層であり、その上に重なる位置まで延び
ている延長導体層（ダミーキャパシタの上部電極層に相
当）に達するコンタクトホール形成時にオーバーエッチ
ングされたとしてもエッチストッパとして機能する。こ
の結果、上記コンタクトホールの開口条件が過大で、延
長導体層を突き抜けることはあっても、第１導体層を突
き抜けることはない。起こり得るまれな場合として、上
記コンタクトホールが第１導体層まで到達することが想
定されるが、その場合でも第１導体層はスイッチング素
子とは電気的に接続されていないので、上記半導体記憶
装置が異常動作を生じることはない。

【００２９】素子全体の微細化を推し進める局面では、
本発明の半導体記憶装置の上記下部電極層および上記第
１導体層は、それぞれ、上記半導体基板の主表面に対し
て交差する方向に立ち上がる立壁を含む構造とすること
が好ましい。上記立壁を有することにより小さな基板上
により広いキャパシタの有効面積を確保することがで
き、十分大きな電荷蓄積容量を確保することができる。

【００３０】また、本発明の半導体記憶装置は、キャパ
シタが基板の主表面に交差する立壁を有する場合、その
キャパシタの下部電極層および第１導体層は、両方とも
に筒形状または柱形状であるか、もしくは、いずれか一
方は柱形状で他方は筒形状とする場合がある。キャパシ
タの下部電極層および第１導体層が、筒形状の場合に
は、その上に堆積される上部電極層は、各層の厚さを適
当に選べばいずれも柱状となり、エッチストッパとして
の働きの多くは柱状の上部電極層が負うことになる。キ
ャパシタの上部電極層または第１導体層のいずれかが柱
状であれば、柱状の部分が厚いエッチストッパとして働
くことになり、その結果、上記コンタクトホールがダミ
ーキャパシタの最下層である第１導体層を突き抜けるこ
とはない。

【００３１】基板も含めた具体的な構造として表された
本発明の半導体記憶装置は、ある局面では、上記スイッ
チング素子に接続されるビット線をさらに備え、上記第
１絶縁膜は上記ビット線を覆っている。この第１絶縁膜
は、本明細書では層間絶縁膜１および層間絶縁膜２を合
わせたものとして図示されている。すなわち、第１絶縁
膜のうちの層間絶縁膜１はスイッチング素子を覆い、層
間絶縁膜２はビット線を覆っている。上記のように、ビ
ット線の上にキャパシタが設けられた構造を採用するこ
とにより、半導体記憶装置の微細化をさらに有利に推し
進めることができる。

【００３２】上記の基板も含めて具体的な構造として表
された本発明の半導体記憶装置の電荷蓄積素子を構成す
る電極層の材質としては、たとえば、上記下部電極層お
よび上記第１導体層は、リンをドープされたポリシリコ
ン、ルテニウムまたは白金のいずれか１種からなり、か
つ上記上部電極層および延長導体層は、リンをドープさ
れたポリシリコン、ＴｉＮ、ルテニウムまたは白金のい
ずれか１種からなる。

【００３３】キャパシタの電極を上記の材質とすること
により、電極は十分な導電性を有し、かつエッチストッ
パとしても作用する。また、微細加工や成膜性にも優れ
ている。

【００３４】上記の導体層の間に介在する誘電膜として
は、たとえば、窒化膜、酸化窒化膜、Ｔａ₂ Ｏ₃ 膜また
は（Ｂa ，Ｓｒ）ＴｉＯ₃ 膜のいずれか１種からなるも
のとする。これらの誘電膜を採用することにより、成膜
性に優れ、かつ高誘電率の誘電膜とすることができる。

【００３５】本発明の半導体記憶装置の製造方法とし
て、次の方法を採用する。半導体基板の主表面上にスイ
ッチング素子を形成する工程と、上記スイッチング素子
から離れた位置で上記半導体基板の主表面に基板表面導
体層を形成する工程と、上記スイッチング素子および上
記基板表面導体層を覆う第１絶縁膜を形成する工程と、
上記第１絶縁膜上に、上記スイッチング素子に電気的に
接続されるキャパシタを形成する工程と、上記第１絶縁
膜上に、上記キャパシタの上部電極層から連続して延び
ている延長導体層を上部電極層として、電気的にフロー
ティング状態とされた下部電極層を有するダミーキャパ
シタを形成する工程と、上記キャパシタおよび上記ダミ
ーキャパシタを覆う第２絶縁膜を形成する工程と、上記
第１絶縁膜および上記第２絶縁膜に、上記基板表面導体
層に達するコンタクトホールおよび少なくとも上記ダミ
ーキャパシタの上部電極層にまで達するコンタクトホー
ルを同時に形成する工程と、上記第２絶縁膜上に、上記
コンタクトホールに充填された接続導体層を介して上記
基板表面導体層および上記ダミーキャパシタの上部電極
層にそれぞれ電気的に接続された上部導体層を形成する
工程とを備える半導体記憶装置の製造方法。

【００３６】「少なくとも上記ダミーキャパシタの上部
電極層にまで達するコンタクトホールを同時に形成する
工程」には、下部電極層または下部電極層と上部電極層
の中間位置にまでコンタクトホールを形成する工程も含
まれることは言うまでもない。

【００３７】本製造方法を採用することにより、第１絶
縁膜と第２絶縁膜を通して上部導体層と基板表面導体層
とを結ぶためのコンタクトホールおよび上記上部導体層
と延長導体層とを結ぶためのコンタクトホールを同時に
形成することができる。その結果、能率よく高品質の半
導体記憶装置を製造することができる。

【００３８】本発明の半導体記憶装置の製造方法におい
ては、ある局面では、半導体基板の主表面は、素子分離
領域によってメモリセル領域と周辺回路領域とに区分さ
れ、前記基板表面導体層は、前記周辺回路領域に位置す
る上記の半導体記憶装置の製造方法とする。

【００３９】上記の基板表面導体層が周辺回路領域にあ
る場合にも本発明の製造方法を用いることができ、その
結果、半導体記憶装置の製造の多くの局面で本発明の製
造方法が適用され、効率よく高品質の製品を製造するこ
とができる。

【００４０】

【発明の実施の形態】次に、図１〜図２４を用いて、本
発明の実施の形態について説明する。

【００４１】（実施の形態１）最初に、図１〜図１９を
用いて、この発明の実施の形態１について説明する。

【００４２】まず、シリコン基板４全面に熱酸化法で
０．０１μｍ程度の熱酸化膜5 を形成した後、ＣＶＤ
（Chemical Vapor Deposition ）法により０．０５μ
ｍ程度の窒化膜を堆積する（図１）。次に写真製版およ
びエッチング技術を用いて、素子を作り込む領域にだけ
窒化膜６を残す。図２は、その窒化膜を残した基板の断
面図である。

【００４３】次に、熱酸化法により０．３μｍ程度の熱
酸化膜を選択的に形成した後、窒化膜を除去して素子分
離領域７を形成する。図３において、左半分がメモリセ
ル領域８であり、右半分が周辺回路領域９である。

【００４４】次に、図４に示すように、熱酸化法により
トランジスタのゲート酸化膜となる熱酸化膜を０．００
９μｍ程度形成した後、リンをドープしたポリシリコン
１０とタングステンシリサイド１１の２層膜をＣＶＤ法
により０．０５μｍ程度ずつ、すなわちポリサイド（リ
ンをドープされたポリシリコンとタングステンシリサイ
ドの２層膜）１２を０．１μｍ程度形成する。上記のリ
ンをドープしたポリシリコンのリン濃度は、５×１０²⁰
個／ｃｍ³ 程度とする。以後の説明で、リンをドープさ
れたポリシリコン中のリン濃度は上記の値とする。

【００４５】さらに、ＣＶＤ法により酸化膜を０．１μ
ｍ程度堆積する。この酸化膜はポリサイドゲート形成時
のエッチングマスクの役割をする。次に、写真製版およ
び酸化膜異方性エッチング技術により所望の部分にだけ
酸化膜を残し、さらに、酸化膜をマスクにしてポリサイ
ドを異方性エッチングしてゲート長さ０．２〜０．３μ
ｍ程度のゲート電極１３を形成する。

【００４６】続いて、イオン注入技術によりゲート電極
および素子分離酸化膜に対して自己整合的にリンイオン
を１×１０¹³個／ｃｍ² 程度注入してドナー濃度の低い
ソース／ドレイン領域、いわゆるｎ^- ソース／ドレイン
領域を形成する。図５において、符号Ａのソース／ドレ
イン領域には後の工程においてコンタクトホールに充填
された接続導体層を介してビット線が接続され、符号Ｂ
のソース／ドレイン領域には後の工程において別のコン
タクトホールに充填された接続導体層を介して下部電極
層に接続される。

【００４７】次に、ＣＶＤ法により酸化膜を０．０８μ
ｍ程度堆積する。この酸化膜はＬＤＤ（Lightly Doped
Drain ）構造を有するトランジスタのサイドウォールの
役割をする。続いて酸化膜異方性エッチング技術により
ゲート電極の側壁に酸化膜のサイドウォール１５を形成
する。図６はこのサイドウォールを形成した段階の基板
の断面図である。このときサイドウォールの厚さは０．
０８μｍとなる。

【００４８】次の図７の段階においては、写真製版技術
によりメモリセル部をレジストで覆い、イオン注入技術
により周辺回路領域のゲート電極および素子分離酸化膜
の酸化膜サイドウォールに対して自己整合的にヒ素イオ
ンを５×１０¹⁵個／ｃｍ² 程度注入してドナー濃度の高
いソース／ドレイン領域、いわゆるｎ⁺ ソース／ドレイ
ン領域１６を形成する。上記のｎ⁺ ソース／ドレイン領
域１６は、上記の基板表面導体層に該当する。

【００４９】次に、図８に示すようにＣＶＤ法により
０．４μｍ程度の酸化膜を堆積して層間絶縁膜１を形成
する。続く図９は、写真製版および異方性酸化膜ドライ
エッチング技術によりソース／ドレイン領域とビット線
とを接続するための直径０．２〜０．３μｍ程度の第１
のコンタクトホール５１を形成した基板断面図である。

【００５０】次に、ゲート電極と同様のポリサイドをＣ
ＶＤ法で堆積した後、写真製版および異方性ドライエッ
チング技術により所望のパターンを形成する。このポリ
サイド配線の線幅は０．２〜０．３μｍ程度である。こ
れはＤＲＡＭのビット線１７となり、コンタクトホール
５１を介してソース／ドレイン領域に接続される。図１
０は、このポリサイドをＣＶＤ法を用いて堆積し所望の
パターンを形成した段階の基板断面図である。

【００５１】次に、図１１に示すようにＣＶＤ法により
０．３μｍ程度の酸化膜を堆積して層間絶縁膜２を形成
する。この層間絶縁膜２は、ＴＥＯＳ(Tetra-Ethyl-Ort
ho-Silicate)酸化膜などの特にリンを含まない酸化膜で
あることが望ましい。次に、写真製版および異方性酸化
膜ドライエッチング技術によりソース／ドレイン領域上
に直径０．２μｍ程度の第２のコンタクトホール５２を
形成する。図１２に、下部電極層とソース／ドレイン領
域を接続するための上記コンタクトホール５２を示す。

【００５２】次に、図１３〜図１９において本発明の重
要な要件を構成するＤＲＡＭの構造およびその製造方法
について説明する。

【００５３】まず、リンをドープしたポリシリコンを
０．１５μｍ程度ＣＶＤ法により堆積した後、同じくＣ
ＶＤ法により０．５μｍ程度のＰＳＧ(Phosphorus-Sili
cate-Glass) １９を堆積する。この場合、ＴＥＯＳ酸化
膜などの特にリンを含まない酸化膜は、円筒形成時、円
筒の下地の層間絶縁膜２とのエッチングの選択比が小さ
くなり望ましくない。続いて写真製版および異方性ドラ
イエッチング技術により所望の部分だけＰＳＧ１９を残
し、さらにＰＳＧをマスクにしてリンをドープしたポリ
シリコンを異方性エッチングすることにより下部電極層
１８を形成する。下部電極層は第２のコンタクトホール
５２を介してメモリセル部のｎ^- ソース／ドレイン領域
に接続される。このとき、図１３に示すように、パター
ンの一部に、第２のコンタクトホール５２を介してソー
ス／ドレイン領域上、分離酸化膜上、ゲート電極上およ
びビット線上のいずれにも接続されない、つまり電気的
にフローティングである下部電極層１８ｆを配置してお
く。このパターンの幅は約０．２μｍ程度とする。

【００５４】次に、図１４に示すように、ＣＶＤ法によ
りリンをドープしたポリシリコンを０．１μｍ程度堆積
した後、酸化膜異方性エッチング技術によりエッチング
することにより、円筒の側壁部を形成する。この後、等
方性気相エッチング技術により円筒の芯の部分のＰＳＧ
をエッチングして取り除く（図１５）。このとき、図１
３で配置した電気的にフローティングな下部電極層１８
ｆの円筒の内径幅は約０．２μｍまた外径幅は約０．４
μｍとする。

【００５５】次に、ＣＶＤ法によりキャパシタ誘電膜２
０となる窒化膜と、上部電極層２１となるリンをドープ
したポリシリコンをそれぞれ０．００６μｍおよび０．
１５μｍ程度連続して堆積する。このとき、図１３にお
いて配置した電気的にフローティングな下部電極層の円
筒部１８ｆは、外径約０．７μｍで内部は上部電極層の
リンをドープしたポリシリコンで完全に埋込まれ、高さ
は約０．８μｍの柱状になる。

【００５６】その後、写真製版および異方性ドライエッ
チング技術によりメモリセル部と図１３で配置した電気
的にフローティングな下部電極層の円筒部以外のリンを
ドープしたポリシリコンを除去して上部電極層を形成し
キャパシタが完成する。図１６はこのキャパシタが完成
した時点のシリコン基板の断面図である。

【００５７】次に、ＣＶＤ法によりＢＰＳＧ（Boron P
hosphorus Silicate Glass）を０．５μｍ程度堆積し
て、図１７に示すように、層間絶縁膜３を形成する。そ
の後、窒素雰囲気中で８５０℃程度の熱処理を約３０分
間施し、層間絶縁膜３を熱だれさせて表面形状を滑らか
なものにする。

【００５８】次に、写真製版および異方性酸化膜ドライ
エッチング技術によりソース／ドレイン領域上、ゲート
電極上、ビット線上、上部電極層上にそれぞれ直径０．
３μｍ程度の第３のコンタクトホール５３を１工程で形
成する。このとき、図１８に示すように、上部電極層上
のコンタクトホールは、他のコンタクトホールに比べて
最も深さが浅い。しかし、図１６で完成したダミーキャ
パシタの柱状部に対してコンタクトホールを形成するよ
うなパターン配置にしておけば、エッチングストッパと
なるリンをドープしたポリシリコンの膜厚は実質的に約
０．８μｍとなり、より深いソース／ドレイン領域上の
コンタクトホールに対して十分なエッチングを行なって
も、上部電極層の突き抜けに起因する不良は起こらな
い。また、上部電極層上のコンタクトホールが上部電極
層のリンをドープしたポリシリコン、キャパシタ誘電膜
の窒化膜を突き抜けてその下の下部電極層１８ｆに接触
しても、これはソース／ドレイン領域上、ゲート電極
上、ビット線上のいずれにも接続しておらず、すなわち
電気的にフローティングなので、回路動作上ショートな
どの不具合は起こらない。

【００５９】従来法では、２段階のコンタクトホール形
成過程があったのに対し、本実施の形態においては図１
８に示す１工程のみでよい。

【００６０】続いて、スパッタ法によりアルミを０．５
μｍ程度堆積した後、写真製版および異方性ドライエッ
チング技術により所望の部分を残して線幅０．４μｍ程
度のアルミ配線２２を形成する（図１９）。

【００６１】（実施の形態２）次に本発明をデザインル
ールが０．２〜０．３μｍ程度のＤＲＡＭに適用した例
について説明する。本例においては、キャパシタを作製
するまでの段階では実施の形態１の製造方法がそのまま
適用される。

【００６２】キャパシタを作製する段階においては、ま
ず図２０に示すように、リンをドープしたポリシリコン
を０．７μｍ程度ＣＶＤ法により堆積した後、写真製版
および異方性ドライエッチング技術により所望の部分の
みリンをドープしたポリシリコンを残して下部電極層１
８、１８ｆを形成する。また、下部電極層はコンタクト
ホール５２に充填される接続導体層を介してメモリセル
部のｎ^- ソース／ドレイン領域に接続される。このとき
パターンの一部に、コンタクトホール５２に充填される
接続導体層を介してソース／ドレイン領域上、分離酸化
膜上、ゲート電極上、ビット線上のいずれにも接続され
ない、つまり電気的にフローティングであるような下部
電極層１８ｆを配置しておく。このパターンの幅は約
０．２μｍ程度にする。

【００６３】実施の形態１との相違は、図１５に示す
（実施の形態１）の下部電極層１８ｆと、この図２０に
示す（実施の形態２）の下部電極層１８ｆとの形状の相
違である。

【００６４】次に、ＣＶＤ法によりキャパシタ誘電膜２
０となる窒化膜と、上部電極層２１となるリンをドープ
したポリシリコンをそれぞれ０．００６〜０．１５μｍ
程度連続して堆積する。このとき、図２１に示すよう
に、図２０で配置した電気的にフローティングな下部電
極層１８ｆの円筒部は、外径約０．７μｍで高さは約
０．８μｍの柱状になる。

【００６５】その後、写真製版および異方性ドライエッ
チング技術によりメモリセル部と図２０で配置した電気
的にフローティングな下部電極層の円筒部以外のリンを
ドープしたポリシリコンを除去して上部電極層を形成し
キャパシタが完成する。続いて、ＣＶＤ法により、ＢＰ
ＳＧを０．５μｍ程度堆積して、図２２に示すように、
層間絶縁膜３を形成する。その後、窒素雰囲気中で８５
０℃程度の熱処理を約３０分間施し層間絶縁膜３を熱だ
れさせて表面形状を滑らかなものにする。

【００６６】次に、写真製版および異方性酸化膜ドライ
エッチング技術によりソース／ドレイン領域上、ゲート
電極上、ビット線上、および上部電極層上にそれぞれ直
径０．３μｍ程度の第３のコンタクトホール５３を形成
する。図２３はこの第３のコンタクトホール５３を形成
した段階のシリコン基板の断面図を示す。このとき上部
電極層上のコンタクトホールは、他のコンタクトホール
に比べて最も深さが浅くなるが、図２１で完成した柱状
部に対してコンタクトホールを形成するような配置にし
ておけば、エッチングストッパとなるリンをドープした
ポリシリコンの膜厚は実効的に約０．８μｍとなり、最
も深いコンタクトホールとなるソース／ドレイン領域上
のコンタクトホールに開口条件を合わせて十分なエッチ
ングを行なっても、上部電極層の突き抜けに起因する不
具合は起こらない。すなわち、上部電極層上のコンタク
トホールが上部電極層のリンをドープしたポリシリコ
ン、キャパシタ誘電膜の窒化膜を突き抜けてその下の下
部電極層１８ｆに接触しても、これはソース／ドレイン
領域上、ゲート電極上、ビット線上のいずれにも接続し
ていないので、回路動作上ショートなどの不具合は起こ
らない。

【００６７】したがって、この後スパッタ法によりアル
ミを０．５μｍ程度堆積した後、写真製版および異方性
ドライエッチング技術により所望の部分を残して線幅
０．４μｍ程度のアルミ配線２２を形成することができ
る。

【００６８】以上のように本発明によっても、コンタク
トホールを形成する異方性酸化膜エッチングの工程にお
いて、ソース／ドレイン領域上、ゲート電極上、ビット
線上、および上部電極層上に同時にコンタクトホールの
エッチングを行なっても、上部電極層を突き抜けに起因
する不具合やソース／ドレイン領域上のコンタクトホー
ルのエッチングアンダー等の開口不良を起こしにくい。
したがってコンタクトホールの形成が一度で安定してで
きることになる。

【００６９】今回、上記に開示された実施の形態１およ
び２ともに、すべての点で例示であって、本発明はこれ
らに制限されるものではない。本発明の範囲は、上記の
説明ではなく、特許請求の範囲によって画定され、さら
に、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。

【００７０】

【発明の効果】本発明に係る半導体記憶装置、とくにＤ
ＲＡＭおよびその製造方法によれば、コンタクトホール
を形成する異方性酸化膜エッチングにおいて、ソース／
ドレイン領域上、ゲート電極上、ビット線上およびダミ
ーキャパシタの上部電極層上に同時にコンタクトホール
のエッチングを行なっても、上部電極層の突き抜けに起
因する不具合やソース／ドレイン領域上のコンタクトホ
ールのエッチングアンダー等の改良不良を起こしにく
く、全てのコンタクトホールが良好に形成され、したが
って、高性能の半導体記憶装置、とくにＤＲＡＭを効率
よく製造することができる。

【図面の簡単な説明】

【図１】 基板全面に熱酸化膜および窒化膜を堆積した
断面図である。

【図２】 素子を作り込む領域にだけ窒化膜を残した断
面図である。

【図３】 熱酸化膜を選択的に形成した後、窒化膜を除
去して素子分離領域を形成した断面図である。

【図４】 熱酸化膜、ポリサイドおよび酸化膜を堆積し
た断面図である。

【図５】 所望の部分だけ酸化膜を残し、その上にゲー
ト電極を形成し続いてｎ^- ソース／ドレイン領域を形成
した断面図である。

【図６】 ゲート電極の側壁に酸化膜のサイドウォール
を形成した断面図である。

【図７】 ゲート電極、素子分離酸化膜および酸化膜サ
イドウォールにｎ⁺ソース／ドレイン領域を形成した断
面図である。

【図８】 層間絶縁膜を形成した断面図である。

【図９】 ソース／ドレイン領域上に直径０．２〜０．
３μｍ程度の、ビット線と活性領域を接続するための第
１のコンタクトホールを形成した断面図である。

【図１０】 ポリサイドを堆積してＤＲＡＭのビット線
とした断面図である。

【図１１】 層間絶縁膜２が形成された断面図である。

【図１２】 ソース／ドレイン領域上に第２のコンタク
トホールを形成した断面図である。

【図１３】 本発明の実施の形態１において電気的にフ
ローティングである下部電極層を含む下部電極層を堆積
した断面図である。

【図１４】 発明の実施の形態１において下部電極層の
円筒の側壁部を形成した断面図である。

【図１５】 下部電極層の円筒の内側の芯の部分のＰＳ
Ｇを取り除いた断面図である。

【図１６】 キャパシタ誘電膜となる窒化膜と上部電極
層を形成した断面図である。

【図１７】 層間絶縁膜３を形成した断面図である。

【図１８】 実施の形態１においてソース／ドレイン領
域上、ゲート電極上、ビット線上および上部電極層上に
第３のコンタクトホールを形成した断面図である。

【図１９】 アルミ配線を形成した断面図である。

【図２０】 実施の形態２において下部電極層を形成し
た断面図である。

【図２１】 キャパシタ誘電膜となる窒化膜と上部電極
層を形成した断面図である。

【図２２】 層間絶縁膜３を形成した断面図である。

【図２３】 ソース／ドレイン領域上、ゲート電極上、
ビット線上および上部電極層上に第３のコンタクトホー
ルを形成した断面図である。

【図２４】 アルミ配線を形成した断面図である。

【図２５】 キャパシタおよび層間絶縁膜３を形成した
断面図である。

【図２６】 基板表面導体層等に達する第１段階のコン
タクトホールを形成した断面図である。

【図２７】 キャパシタの上部電極層に達する第２段階
のコンタクトホールを形成した断面図である。

【符号の説明】

１ 層間絶縁膜１、２ 層間絶縁膜２、３ 層間絶縁膜
３、４ シリコン基板、５ 酸化膜、６ 窒化膜、７
素子分離領域、８ メモリセル領域、９ 周辺回路領
域、１０ リンをドープしたポリシリコン、１１ タン
グステンシリサイド、１２ ポリサイド、１３ ゲート
電極、１４ ｎ^- ソース／ドレイン領域、１５ サイド
ウォール、１６ ｎ⁺ ソース／ドレイン領域、１７ ビ
ット線、１８ 下部電極層、１８ｆ 電気的にフローテ
ィングな下部電極層、１９ ＰＳＧ、２０ キャパシタ
誘電膜、２１ 上部電極層、２２ アルミ配線、５１
第１のコンタクトホール、５２ 第２のコンタクトホー
ル、５３ 第３のコンタクトホール、５３ａ 従来技術
における第１段階で設ける第３のコンタクトホール、５
３ｂ 従来技術における第２段階で設ける第３のコンタ
クトホール。Ａ ビット線が接続されるｎ^- ソース／ド
レイン領域、Ｂ 下部電極層に接続されるｎ^-ソース／
ドレイン領域。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 スイッチング素子と、 下部電極層、誘電体膜および上部電極層を含み、前記ス
   イッチング素子に電気的に接続された電荷蓄積素子とし
   てのキャパシタと、 前記キャパシタの上部電極層から連続して延びている延
   長導体層を上部電極層とするダミーキャパシタと、 前記キャパシタおよび前記ダミーキャパシタを覆い、か
   つ少なくともダミーキャパシタの上部電極層にまで達す
   るコンタクトホールを有する絶縁膜と、 前記絶縁膜上に位置し、前記コンタクトホールに充填さ
   れた接続導体層を介して前記ダミーキャパシタの上部電
   極層に接続された上部導体層とを備える半導体記憶装
   置。
2. 【請求項２】 前記キャパシタの下部電極層と前記ダミ
   ーキャパシタの下部電極層とは、絶縁層上に形成された
   １つの導体層をエッチングによって分離することによっ
   て形成されており、 前記キャパシタの誘電体膜と前記ダミーキャパシタの誘
   電体膜とは、連続した１つの層によって形成されている
   請求項１に記載の半導体記憶装置。
3. 【請求項３】前記スイッチング素子を覆う第１絶縁膜を
   さらに備え、 前記キャパシタおよびダミーキャパシタの下部電極層
   は、それぞれ前記第１絶縁膜上に延在している請求項１
   または２に記載の半導体記憶装置。
4. 【請求項４】主表面を有する半導体基板と、 前記半導体基板の主表面に形成されたスイッチング素子
   と、 前記スイッチング素子を覆う第１絶縁膜と、 前記スイッチング素子に電気的に接続され、前記第１絶
   縁膜上に延在する下部電極層、その上の誘電体膜および
   その上の上部電極層を含む電荷蓄積素子と、 前記第１絶縁膜上で前記下部電極層から離隔して位置す
   る電気的にフローティングな状態とされた第１導体層
   と、 前記上部電極層から前記第１導体層上に重なる位置まで
   連続的に延びている延長導体層と、 前記上部電極層および前記延長導体層を覆い、かつ少な
   くとも前記延長導体層の第１導体層上に重なる部分にま
   で達するコンタクトホールを有する第２絶縁膜と、 前記第２絶縁膜上に位置し、前記コンタクトホールに充
   填された接続導体層を介して前記延長導体層に電気的に
   接続された上部導体層とを備える半導体記憶装置。
5. 【請求項５】前記下部電極層および前記第１導体層は、
   それぞれ、前記半導体基板の主表面に対して交差する方
   向に立ち上がる立壁を含む請求項４に記載の半導体記憶
   装置。
6. 【請求項６】 前記下部電極層および前記第１導体層
   は、両方ともに筒形状または柱形状であるか、もしく
   は、いずれか一方は柱形状で他方は筒形状である請求項
   ５に記載の半導体記憶装置。
7. 【請求項７】 前記スイッチング素子に接続されるビッ
   ト線をさらに備え、前記第１絶縁膜は前記ビット線を覆
   っている請求項４〜６のいずれかに記載の半導体記憶装
   置。
8. 【請求項８】 前記下部電極層および前記第１導体層
   は、リンをドープされたポリシリコン、ルテニウムまた
   は白金のいずれか１種からなり、かつ前記上部電極層お
   よび延長導体層は、リンをドープされたポリシリコン、
   ＴｉN 、ルテニウムまたは白金のいずれか１種からなる
   請求項４〜７のいずれかに記載の半導体記憶装置。
9. 【請求項９】 前記下部電極層と前記上部電極層との間
   および前記第１導体層と延長導体層との間に、それぞれ
   介在する誘電体膜が、窒化膜、酸化窒化膜、Ｔａ₂ Ｏ₃
   膜または（Ｂa ，Ｓｒ）ＴｉＯ₃ 膜のいずれか１種から
   なる請求項８記載の半導体記憶装置。
10. 【請求項１０】 半導体基板の主表面上にスイッチング
    素子を形成する工程と、 前記スイッチング素子から離れた位置で前記半導体基板
    の主表面に基板表面導体層を形成する工程と、 前記スイッチング素子および前記基板表面導体層を覆う
    第１絶縁膜を形成する工程と、 前記第１絶縁膜上に、前記スイッチング素子に電気的に
    接続されるキャパシタを形成する工程と、 前記第１絶縁膜上に、前記キャパシタの上部電極層から
    連続して延びている延長導体層を上部電極層として、電
    気的にフローティング状態とされた下部電極層を有する
    ダミーキャパシタを形成する工程と、 前記キャパシタおよび前記ダミーキャパシタを覆う第２
    絶縁膜を形成する工程と、 前記第１絶縁膜および前記第２絶縁膜に、前記基板表面
    導体層に達するコンタクトホールおよび少なくとも前記
    ダミーキャパシタの上部電極層にまで達するコンタクト
    ホールを同時に形成する工程と、 前記第２絶縁膜上に、前記コンタクトホールに充填され
    た接続導体層を介して前記基板表面導体層および前記ダ
    ミーキャパシタの上部電極層にそれぞれ電気的に接続さ
    れた上部導体層を形成する工程とを備える半導体記憶装
    置の製造方法。
11. 【請求項１１】 前記半導体基板の主表面は、素子分離
    領域によってメモリセル領域と周辺回路領域とに区分さ
    れ、前記基板表面導体層は、前記周辺回路領域に位置す
    る請求項１０に記載の半導体記憶装置の製造方法。