KR20010089214A - 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
배선(예를 들어, 비트선)과, 하부 커패시터 전극을 전기적으로 접속하기 위한 콘택트 패드간의 전기적인 단락회로를 방지하는 반도체 메모리 장치가 제공된다. 제 1 도전 패드는, 상기 제 1 도전 패드의 상부가 제 1 층간 절연막의 표면보다 낮도록, 상기 제 1 층간 절연막의 각 콘택트 홀을 충진하도록 형성된다. 따라서, 각 콘택트 홀내의 제 1 패드의 상부에 갭이 형성된다. 그 상면 및 측면이 절연체로 피복되는 배선(또는 도전선)은, 제 1 층간 절연막의 표면 상에 형성된다. 제 1 그룹의 배선은 제 1 도전 패드에 전기적으로 접속된다. 제 2 그룹의 배선은 각각의 제 1 도전 패드로부터 분리됨으로써, 제 2 그룹의 배선을 제 1 도전 패드로부터 전기적으로 절연하게 된다.
Description
본 발명은 반도체 메모리 장치에 관한 기술에 관한 것으로, 더욱 자세하게는, 소위 실린더형 커패시터 구조를 갖는 반도체 메모리 장치(예를 들어, 다이내믹 랜덤-액세스 메모리, DRAM), 및 그 제조방법에 관한 것이다.
근래, 저장용량이 증가되고 집적도 또는 집적밀도가 상승함에 따라, 메모리 셀의 크기 또는 면적을 줄이려는 경향이 점차 증가하고 있다. 특히, DRAM 의 저장 셀의 경우, 통상의 동작을 위한 각 저장셀의 용량값을 감소시키지 않으면서, 전하를 저장하기 위한 저장 커패시터의 2차원적 크기를 감소시킬 필요가 있다. 따라서, 이러한 필요성을 만족시키기 위해, 다양한 3차원적 커패시터 구조(예를 들어, 실린더형 적층 커패시터, 핀(fin)형 적층 커패시터 등)가 이미 개발되었으며, 그들 중 일부는 실제로 제조에도 이용되고 있다. 그들 중 일부 예들은, 1998년7월 출원된 일본 특개평 10-189910 호 공보와 1998년 1월 공개된 일본 특개평 10-22483 호 공보에 개시되어 있다.
상기 형태의 종래 DRAM 의 경우, 저장 셀내의 도전 콘택트 패드는, 최소 설계룰에 따라 층간 절연층내의 콘택트홀을 충진하도록 형성된다. 따라서, 콘택트 패드용 패터닝된 포토레지스트막을 안정하게 형성하는 것이 어렵게 된다. 또한, 얼라인먼트 마진의 감소로 인해, 배선과 저장 커패시터 사이에서 전기적인 단락 회로가 발생하게 된다.
실린더형 적층 커패시터 구조를 갖는 DRAM 을 제조하는 종래 방법의 일 예는, 도 1 및 도 2A 내지 도 2D 를 참조하여 아래에 설명된다.
종래 DRAM 은 도 1 에 도시된 통상적인 구성을 가지며, 반도체 기판 (101) 내에 형성된 활성영역 (116) 을 포함한다. 영역 (116) 은 기판 (101) 내에 규칙적으로 배열된다. 2개의 금속 산화막 전계효과 트랜지스터들(MOSFETs, 도시안함)은, 각각의 영역 (116) 에 형성된다. MOSFETs 의 비트선 (107) 과 게이트 전극 (114) 은 기판 (101) 상에 매트릭스 형상으로 배열된다. 이 게이트 전극 (114) 은 연속적으로 형성되어, 워드선으로 기능한다. 비트선 (107) 은 X 방향으로 연장되지만, 게이트 전극(예를 들어, 워드선) (114) 은 Y 방향으로 연장된다.
각각의 활성영역 (116) 은 2개의 소스 영역 및 2개의 인접한 MOSFET들의 공통 드레인 영역을 포함한다. 공통 드레인 영역은 도전 콘택트 패드 (106) 를 통해 위에 놓인 대응하는 비트선 (107) 에 전기적으로 접속된다. 2개의 소스 영역들 각각은, 대응하는 콘택트 패드 (106) 를 통해, 위에 놓인 대응하는 저장 커패시터의 하부 전극에 전기적으로 접속된다. 도 1 에 도시된 바와 같이, 이 하부 전극은 거의 직사각형 패턴(예를 들어, 평면 형상)을 갖는다.
도 1 에 도시된 구성을 갖는 종래의 DRAM 은, 다음과 같은 방법으로 제조된다.
첫번째로, 도 2A 에 도시된 바와 같이, 쉘로우 트렌치 아이솔레이션(STI) 방법에 의해 기판 (101) 내에 분리 절연체 (102) 를 선택적으로 형성하고, 활성영역 (116) 을 형성하게 된다. 이 영역 (116) 내에 특정 불순물을 선택적으로 이온-주입하여, 확산영역(예를 들어, 소스/드레인 영역) (103) 을 형성한다. 그 후, 공지된 방법에 의하여 영역 (103) 을 이용하여 영역 (116) 내에 MOSFET들을 형성한다.
그 후, 예를 들어, 보로포스포 실리케이트 글래스(BPSG; borophosphor silicate glass)로 이루어진 제 1 층간 절연막 (104) 을 전체 기판 (101) 상에 퇴적한 후, 막 (104) 의 표면을 화학-기계 연마(CMP; chemical-mechanical polishing)법에 의해 평탄화한다. 이와 같이 평탄화된 막 (104) 상에 패터닝된 포토레지스트막(도시안함)을 형성한 후, 이 포토레지스트막을 마스크로 이용하여 막 (104) 을 선택적으로 에칭한다. 따라서, 도전 콘택트 패드 (106) 용 콘택트홀은 확산영역 (103) 상에 형성되므로, 위에 놓인 비트선 (107) 및 위에 놓인 하부 커패시터 전극과 전기적으로 접속되게 된다.
그 후, 제 1 층간 절연막 (104) 상에 폴리실리콘막(도시안함)을 형성하고 건식 에칭법에 의해 에칭 백(etch back)함으로써, 폴리실리콘 콘택트 패드 (106) 를형성하여 각각의 홀들 (105) 을 충진하게 된다.
다음에, 도 2B 에 도시된 바와 같이, 제 1 층간 절연막 (104) 상에 비트선 (107) 을 형성한다. 구체적으로는, 이 막 (104) 상에 텅스텐 폴리사이드막과 실리콘 질화막(둘다 도시되어 있지 않음)을 연속 퇴적한 후, 동일 패터닝된 포토레지스트막을 마스크로 이용하여 건식 에칭법에 의해 연속적으로 에칭한다. 따라서, 남아 있는 텅스텐 폴리사이드막에 의해 막 (104) 상에 비트선 (107) 이 형성되며, 남아 있는 실리콘 질화막에 의해 상기 비트선 (107) 의 상부에 절연체 캡 (108) 이 형성된다.
도 2B 의 거의 중앙에 위치하고 있는 비트선 (107) 은 밑에 놓인 폴리실리콘 콘택트 패드 (106) 와 접촉하게 된다. 이와는 달리, 도 2B 의 왼쪽과 오른쪽에 위치하고 있는 비트선 (107) 은 밑에 놓인 콘택트 패드 (106) 와 각각 약간씩 접촉된다. 이는 바람직하지 않은 접촉이다.
실리콘 질화막(도시안함)은 제 1 층간 절연막 (104) 상에 퇴적되어, 캡 (108) 으로 비트선 (107) 을 피복한다. 그 후, 실리콘 질화막은 건식 에칭법에 의해 에칭 백되어, 도 2C 에 도시된 바와 같이, 각 비트선 (107) 의 각 변에 측벽 (109) 을 형성하게 된다. 따라서, 각 선 (107) 의 상부 및 양쪽 변들은 전체적으로 질화실리콘으로 피복된다.
제 1 층간 절연막 (104) 보다 두꺼운 제 2 층간 절연막 (110) 은, 전체 기판 (101) 상부의 막 (104) 상에 퇴적되어, 캡 (108) 과 측벽 (109) 으로 비트선 (107) 을 피복하게 된다. 그 후, 막 (110) 의 표면은 CMP 방법에 의해 평탄화된다.이 막 (110) 상에 패터닝된 포토레지스트막(도시안함)을 형성한 후, 상기 막 (110) 을 건식 에칭법에 의해 선택적으로 에칭함으로써, 막 (110) 내부에 하부 커패시터 전극용 개구 (111) 를 형성하게 된다. 도 1 에 도시된 바와 같이, 개구들 (111) 은 거의 직사각형의 평면 형상으로 된다. 상기 건식 에칭법은, BPSG(예를 들어, 막 (110))와 질화실리콘(예를 들어, 캡 (108) 및 측벽 (109))사이에서 에칭 선택도가 충분히 높은 조건하에서 수행된다. 예를 들어, CHF3및 CO 의 가스상 혼합물이 이 목적을 달성하는 데에 이용된다.
그 후, 개구 (111) 의 내벽을 따라 연장하도록, 층간 절연막 (110) 상에 폴리실리콘막(도시안함)을 퇴적한다. 패터닝된 포토레지스트막을 마스크로 이용하여, 건식 에칭법에 의해 상기와 같이 퇴적된 폴리실리콘막을 선택적으로 에칭함으로써, 커패시터의 하부 전극을 형성하게 된다.
도 2A 내지 도 2D 를 참조하여 상술한 종래 DRAM 제조방법에서는, 다음과 같은 문제점들이 있다.
첫번째 문제점은, 각 개구 (111) 내의 콘택트 패드 (106) 와 인접한 비트선 (107) 사이에서 전기적인 단락회로가 발생하기 쉽다는 것이다. 이는, 제 1 층간 절연층 (104) 내의 콘택트홀 (105) 이 최소 설계룰에 따라 형성되므로, 개구 (111) 와 배선 (107) 사이에서의 얼라인먼트 마진이 매우 작기 때문이다.
도 2D 에 도시된 바와 같이, 거의 왼쪽과 오른쪽 변들에 위치하고 있는 비트선 (107) 의 하부(bottom)는, 각 콘택트 패드 (106) 의 상부와 바람직하지 않게 접촉하고 있다.
두번째 문제점은, 아래에 설명하는 이유때문에, 제 2 층간 절연막 (110) 내의 개구 (111) 를 형성하는 건식 에칭법으로 비트선 (107) 을 바람직하지 않게 에칭하기 쉽다는 것이다.
첫번째 문제점을 피하기 위해서는, 비트선 (107) 의 폭을 감소시켜야 한다. 그러나, 이러한 경우, 캡 (108) 과 측벽 (109)(상기 둘다 질화실리콘으로 이루어진다) 의 표면 영역이 감소함으로써, 캡 (108) 과 측벽 (109) 의 에칭레이트가 증가하게 된다. 이러한 방법으로, 캡 (108) 과 측벽 (109) 의 에칭 저항이 저하되게 된다. 이로 인해, 캡 (108) 및/또는 측벽 (109) 으로부터 원하지 않는 비트선의 노출이 발생하여, 하부 커패시터 전극과 배선 (107) 이 접촉하게 된다.
상술한 첫번째 및 두번째 문제점들을 해결하기 위해, 아래에 도 3A 내지 도 3D 를 참조하여 설명되는, 개선된 방법이 개발되었다.
우선, 도 3A 에 도시된 구조는 상술한 종래 방법에서 설명된 것과 동일한 방법으로 형성된다. 도 3A 의 구조는 도 2A 에 도시된 구조와 동일하다.
그 후, 도 3B 에 도시된 바와 같이, 전체 기판 (101) 위의 제 1 층간 절연막 (104) 상에 추가 층간 절연막 (217) 을 퇴적한다. 다음에, 막 (217) 을 선택적으로 에칭하여, 콘택트 패드 (106) 바로 위에 위치하고 있는 콘택트홀 (217a) 을 형성함으로써, 위에 놓인 비트선 (107) 과 접속되도록 한다. 이 홀 (217a) 은 폴리실리콘 콘택트 패드 (218) 로 충진된다.
후속하는 공정 단계들은, 상술한 종래방법에서 설명된 것과 동일한 방법으로 수행된다.
구체적으로는, 도 3B 에 도시된 바와 같이, 패터닝된 텅스텐 폴리사이드막에 의해 추가 층간 절연막 (217) 상에 비트선 (107) 이 형성되지만, 패터닝된 실리콘 질화막에 의해서는 배선 (107) 상에 절연체 캡 (108) 이 형성된다. 그 후, 도 3C 에 도시된 바와 같이, 비트선 (107) 의 각 변에 실리콘 질화막에 의해 측벽 (109) 이 형성된다.
도 3B 의 중앙에 위치하고 있는 비트선 (107) 은 콘택트 패드 (218) 에 의해 밑에 놓인 폴리실리콘 콘택트 패드 (106) 에 전기적으로 접속된다. 이와는 달리, 도 3B 에 있어서 왼쪽과 오른쪽 변에 위치하고 있는 비트선 (107) 은 추가 층간 절연막 (217) 에 의해 밑에 놓인 폴리실리콘 콘택트 패드 (106) 로부터 분리된다.
추가 층간 절연막 (217) 상에 두꺼운 제 2 층간 절연막 (110) 을 형성하여, 캡 (108) 과 측벽 (109) 으로 비트선 (107) 을 피복한 후, 막 (110) 의 표면을 평탄화한다. 이 막 (110) 을 선택적으로 에칭하여, 상기 막 (110) 내에 하부 커패시터 전극용 개구 (111) 를 형성한다. 그 후, 폴리실리콘막에 의해 개구 (111) 내에 하부 커패시터 전극을 형성한다.
도 3A 내지 도 3D 에 나타낸, 상술한 개선된 방법에 따르면, 상술한 첫번째 문제점을 해결할 수 있다. 그러나, 필요한 공정 단계들의 수가 증가하는 문제점이 발생한다. 예를 들어, 추가 층간 절연막 (217) 을 퇴적하는 단계, 패터닝된 포토레지스트막을 형성하는 단계, 소망의 비트선 (107) 바로 아래 위치에서 막 (217) 을 선택적으로 에칭하여 콘택트홀 (217a) 을 형성하는 단계, 및 패터닝된 포토레지스트막을 제거하는 단계를 추가로 필요로 하게 된다.
따라서, 본 발명의 목적은, 하부 커패시터 전극에 전기적으로 접속된 도전 콘택트 패드와 배선(예를 들어, 비트선)간의 전기적인 단락 회로를 방지할 수 있는 반도체 메모리장치, 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 층간 절연층을 선택적으로 에칭하여 하부 커패시터 전극용 콘택트홀을 형성할 때 배선(예를 들어, 비트선)의 바람직하지 않은 에칭을 방지할 수 있는 반도체 메모리장치, 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 하부 커패시터 전극에 전기적으로 접속된 도전 콘택트홀과 배선(예를 들어, 비트선)간의 얼라인먼트 마진을 증가시키는 반도체 메모리장치, 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 고집적도를 위해서 배선(예를 들어, 비트선)의 폭을 감소시킬 필요가 없는 반도체 메모리장치, 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 고집적도를 위해서 배선(예를 들어, 비트선)의 높이를 증가시킬 가능성을 없애는 반도체 메모리장치, 및 그 제조방법을 제공하는 것이다.
구체적으로는 언급되지 않은 다른 목적들과 함께 상기 목적들은, 다음의 설명으로부터 당해 기술분야에서 숙련된 당업자들에게는 명백하게 된다.
본 발명의 제 1 태양에 따르면, 반도체 메모리장치가 제공된다. 이 장치는,
(a) 반도체 기판;
(b) 적어도 하나의 막을 통해 상기 기판 상에 직접 또는 상기 기판 위에 간접적으로 형성된 제 1 층간 절연막으로서, 표면 및 콘택트홀을 갖는 상기 제 1 층간 절연막;
(c) 상기 제 1 층간 절연막의 각 콘택트홀을 충진하도록 형성된 제 1 도전 패드로서, 상기 제 1 패드의 상부는 제 1 층간 절연막의 표면보다 낮으며, 상기 제 1 층간 절연막의 각 콘택트홀내의 제 1 패드의 상부에 갭을 형성하고, 상기 갭은 제 1 그룹과 제 2 그룹으로 나누어지는 상기 제 1 도전 패드;
(d) 상기 제 1 층간 절연막의 표면 상에 형성된 배선(또는 도전선)으로서, 상기 각 배선의 상면과 측면은 절연체로 피복되고, 상기 배선은 제 1 그룹과 제 2 그룹으로 나누어지며, 상기 제 1 그룹의 배선은 제 1 그룹의 각각의 제 1 도전 패드에 전기적으로 접속되고, 상기 제 2 그룹의 배선은 제 2 그룹의 각각의 제 1 도전 패드로부터 전기적으로 절연되는 상기 배선(또는 도전선);
(e) 제 1 및 제 2 그룹의 배선들을 피복하도록 제 1 층간 절연막의 표면 상에 형성된 제 2 층간 절연막으로서, 콘택트홀을 갖는 상기 제 2 층간 절연막; 및
(f) 제 2 층간 절연막의 각 콘택트홀내에 형성된 거의 실린더형의 하부 커패시터 전극으로서, 상기 제 1 층간 절연막과 접촉되는 상기 하부 커패시터 전극을 구비한다.
본 발명의 제 1 태양에 따른 반도체 메모리장치에서는, 제 1 층간 절연막의각 콘택트홀을 충진하도록 제 1 도전 패드를 형성하므로, 제 1 패드의 상부는 제 1 층간 절연막의 표면보다 낮아지게 된다. 따라서, 각 콘택트홀내의 제 1 패드의 상부에는 갭들이 형성된다.
그 상면과 측면이 절연체로 피복되는 배선(또는 도전선)은, 제 1 층간 절연막의 표면 상에 형성된다. 제 1 그룹의 배선은 제 1 도전 패드에 전기적으로 접속된다. 한편, 제 2 그룹의 배선은 각각의 제 1 도전 패드로부터 분리됨으로써, 제 1 도전 패드로부터 제 2 그룹의 배선을 전기적으로 절연하게 된다.
따라서, 제 2 그룹의 배선과 하부 커패시터 전극에 전기적으로 접속하기 위한 각각의 제 1 도전 패드간의 전기적인 단락회로가 발생하는 것을 방지할 수 있게 된다. 이는, 고집적도를 위해, 배선(예를 들어, 비트선)의 폭을 감소시킬 필요가 없다는 것을 의미하는 데, 즉 고집적도를 위해, 배선(예를 들어, 비트선)의 높이를 증가시킬 가능성이 없어진다는 것을 의미한다.
또한, 제 2 그룹의 배선이 각각의 제 1 도전 패드로부터 분리되므로, 제 2 그룹의 배선과 하부 커패시터 전극에 전기적으로 접속하기 위한 각각의 제 1 도전 패드간의 얼라인먼트 마진이 증가된다.
본 발명의 제 1 태양에 따른 장치의 바람직한 실시예에서는,
제 1 그룹의 각 갭들을 충진하도록 형성된 제 2 도전 패드; 및
상기 제 2 그룹의 각 패드를 충진하도록 형성된 절연체 패드가 추가로 제공된다.
이 실시예에서는, 제 2 그룹의 각 갭들을 충진하도록 절연체 패드를 형성함으로써, 하부 커패시터 전극용 콘택트홀을 형성하기 위해 층간 절연층을 선택적으로 에칭할 때 배선(예를 들어, 비트선)의 바람직하지 않은 에칭을 방지할 수 있는 이점이 있다.
이 실시예에서는, 상기 절연체 패드를 제 2 층간 절연막과 동일 재료로 제조하는 것이 바람직하다.
상기 제 2 도전 패드를 제 1 도전 패드와는 다른 재료로 제조함으로써, 제 2 도전 패드와 제 1 도전 패드간의 충분한 에칭 선택도를 제공하는 것이 바람직하다.
본 발명의 제 1 태양에 따른 장치의 다른 바람직한 실시예에서는, 제 1 층간 절연막의 각 콘택트홀의 내벽(또는 내면)에 대해 상기와 같은 방법으로 제 1 층간 절연막의 각 갭내에 형성된 절연체 측벽(사이드월)이 추가로 제공된다.
본 발명의 제 2 태양에 따르면, 반도체 메모리장치를 제조하는 방법으로서, 상기 방법은,
(a) 적어도 하나의 막을 통해 반도체 기판 상에 직접 또는 반도체 기판 위에 간접적으로 제 1 층간 절연막을 형성하는 단계로서, 상기 제 1 층간 절연막은 표면 및 콘택트홀을 갖게 되는 상기 제 1 층간 절연막 형성 단계;
(b) 상기 제 1 층간 절연막의 각 콘택트홀을 충진하도록 제 1 도전 패드를 형성하는 단계로서, 상기 제 1 패드의 상부는 제 1 층간 절연막의 표면보다 낮으며, 상기 제 1 층간 절연막의 각 콘택트홀내의 제 1 패드의 상부에 갭을 형성하고, 상기 갭은 제 1 그룹과 제 2 그룹으로 나누어지게 되는 상기 제 1 도전 패드 형성 단계;
(c) 상기 제 1 층간 절연막의 표면 상에 배선(또는 도전선)을 형성하는 단계로서, 상기 각 배선의 상면과 측면은 절연체로 피복되고, 상기 배선은 제 1 그룹과 제 2 그룹으로 나누어지며, 상기 제 1 그룹의 배선은 제 1 그룹의 각각의 제 1 도전 패드에 전기적으로 접속되고, 상기 제 2 그룹의 배선은 제 2 그룹의 각각의 제 1 도전 패드로부터 전기적으로 절연되게 되는 상기 배선(또는 도전선) 형성 단계;
(d) 제 1 및 제 2 그룹의 배선들을 피복하도록 제 1 층간 절연막의 표면 상에 제 2 층간 절연막을 형성하는 단계; 및
(e) 상기 제 2 층간 절연막을 선택적으로 에칭하여 그 안에 콘택트홀을 형성하는 단계; 및
(f) 제 2 층간 절연막의 각 콘택트홀내에 대략 실린더형의 하부 커패시터 전극을 형성하는 단계로서, 상기 하부 커패시터 전극은 배선을 피복하는 절연체와 접촉하게 되는 상기 대략 실린더형 하부 커패시터 전극 형성 단계를 포함한다.
본 발명의 제 2 태양에 따른 방법으로, 본 발명의 제 1 태양에 따른 장치를 제조할 수 있게 된다.
본 발명의 제 2 태양의 방법에 따른 바람직한 실시예에서는,
(g) 제 1 및 제 2 그룹의 각 갭들을 충진하도록 제 2 도전 패드를 형성하는 단계;
(h) 상기 제 2 그룹의 각 갭들내의 제 2 도전 패드를 제거하는 단계; 및
(i) 상기 제 2 도전 패드가 제거된 제 2 그룹의 각 갭들을 충진하도록 절연 패드를 형성하는 단계가 추가로 제공된다. 단계들 (g), (h), 및 (i) 는 단계(b) 와 단계 (c) 사이에서 수행된다.
본 발명의 제 2 태양에 따른 방법의 다른 바람직한 실시예에서는,
제 1 층간 절연막의 각 콘택트홀의 내벽(또는 내면)에 대해 상기와 같은 방법으로 제 1 층간 절연막의 각 갭들내에 절연 측벽을 형성하는 단계가 추가로 제공된다.
도 1 은 종래 반도체 메모리 장치의 각 구성요소의 레이아웃을 나타낸 개략적인, 부분 평면도.
도 2A 내지 도 2D 는 종래 반도체 메모리 장치를 제조하는 방법의 공정 단계들을 각각 나타낸 개략적인 단면도.
도 3A 내지 도 3D 는 종래 반도체 메모리 장치를 제조하기 위한 개선된 방법의 공정 단계들을 각각 나타낸 개략적인 단면도.
도 4 는 도 1 과 거의 동일한, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 각 구성요소들의 레이아웃을 나타낸 개략적인, 부분 평면도.
도 5A 내지 도 5G 는 제 1 실시예에 따른 반도체 메모리 장치를 제조하는 방법의 공정 단계들을 각각 나타낸 개략적인 단면도.
도 6A 내지 도 6E 는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 제조하는 방법의 공정 단계들을 각각 나타낸 개략적인 단면도.
도 7A 내지 도 7G 는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 제조하는 방법의 공정 단계들을 각각 나타낸 개략적인 단면도.
※ 도면의 주요부분에 대한 부호의 설명
101 : 반도체 기판 102 : 분리 절연체
103 : 확산영역 104 : 제 1 층간 절연막
105, 217a : 콘택트홀 106, 218 : 콘택트 패드
107 : 비트선 108 : 캡
109 : 측벽(사이드월) 110 : 제 2 층간 절연막
111 : 개구 114 : 게이트 전극
116 : 활성영역 217 : 추가 층간 절연막
본 발명을 쉽게 실시할 수 있도록 하기 위하여, 이하, 첨부된 도면들을 참조하여 설명한다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면들을 참조하여 더욱 상세하게 설명한다.
제 1 실시예
실린더형 적층 커패시터 구조를 갖는 DRAM 인, 본 발명의 제 1 실시예에 따른 반도체 메모리장치는, 도 4 에 도시된 것과 같은 구성을 갖는다. 구체적으로, 이 장치는 단결정 실리콘(Si) 기판 (1) 에 형성된 활성영역 (16) 을 포함한다. 이 영역 (16) 은 반도체 기판 (1) 에 직사각형으로 배열된다. 2개의 MOSFET들(도시안함)은 각각의 영역 (16) 내에 형성된다. 비트선 (7) 및 MOSFET 의 게이트 전극 (14) 은 기판 (1) 위에 매트릭스 형상으로 배열된다. 이 게이트 전극 (14) 은 연속적으로 형성되어, 워드 라인으로서 기능하게 된다. 비트선 (7) 은 X 방향으로 연장되지만, 게이트 전극(예를 들어, 워드선) (14) 은 Y 방향으로 연장된다.
각각의 활성영역 (16) 은 2개의 소스 영역 및 2개의 인접한 MOSFET들의 공통 드레인 영역을 포함한다. 공통 드레인 영역은, 콘택트 패드 (6) 에 의해 위에 놓인, 대응하는 비트선 (7) 에 전기적으로 접속된다. 2개의 소스영역들 각각은, 대응하는 콘택트 패드 (6) 에 의해 위에 놓인, 대응하는 저장 커패시터의 하부 전극에 전기적으로 접속된다. 도 4 에 도시된 바와 같이, 이 전극은 대략 직사각형 패턴(예를 들어, 평면 형상)을 갖는다.
제 1 실시예에 따른 반도체 메모리장치는 다음과 같은 방법으로 제조된다.
우선, 도 5A 에 도시된 바와 같이, 공지된 STI 방법에 의해 기판 (1) 내에 분리 절연체 (2) 를 선택적으로 형성하여, 활성영역 (16) 을 형성한다. 이 영역 (16) 내에 특정 불순물을 선택적으로 이온-주입하여, 확산영역(예를 들어, 소스/드레인 영역) (3) 을 형성한다. 그 후, 공지된 방법에 의해 영역 (3) 을 이용하여 영역 (16) 내에 n-채널 및/또는 p-채널 MOSFET들을 형성한다. 필요에 따라, 기판 (1) 에 채널 스톱(stop)층(도시안함)을 추가로 형성하고, 기판 (1) 에 특정 불순물을 이온-주입하여 MOSFET들의 스레시홀드 전압을 조정하게 된다.
그 후, 약 800 nm 두께의 BPSG 로 이루어진, 제 1 층간 절연막 (4) 을 화학증착법(CVD; Chemical Vapor Deposition)에 의해 전체 기판 (1) 위에 퇴적한 후, 막 (4) 의 표면을 CMP 법에 의해 평탄화한다. 평탄화에 의해 제거되는 막 (4) 의 두께는 약 400 nm 로 설정된다. 상기와 같이 평탄화된 막 (4) 의 표면 상에 패터닝된 포토레지스트막(도시안함)을 형성한 후, 이 포토레지스트막을 마스크로 이용하여 막 (4) 을 선택적으로 에칭한다. 따라서, 콘택트 패드용 콘택트홀(5) 은, 위에 놓인 비트선 (7) 과 위에 놓인, 저장 커패시터의 하부 전극 (21) 에 전기적으로 접속되는 확산영역 (3) 위에 형성되게 된다.
그 후, 약 500 nm 두께로 폴리실리콘막(도시안함)을 제 1 층간 절연막 상에 형성하고, 건식 에칭법으로 에칭 백함으로써, 각 홀 (5) 내에 폴리실리콘 콘택트 패드 (6) 를 충진하게 된다. 이 단계에서의 상태는 도 5A 에 도시되어 있다.
에칭 백(etch back) 공정에서는, 각 패드 (6) 의 상부가 제 1 층간 절연막 (4) 의 표면보다 특정값 만큼 낮도록, 에칭-백 시간(예를 들어, 에칭 백되는 폴리실리콘의 부피)을 조정하거나 제어한다. 따라서, 미세한 빈 공간 또는 갭 (4a) 이 홀 (5) 내의 패드 (6) 의 상부에 형성된다. 이는, 다음 공정 단계에서 콘택트홀 (5) 내의 각각의 폴리실리콘 콘택트 패드 (6) 상에 실리사이드 패드 (12) 가 형성되기 때문이다.
다음에, 제 1 층간 절연막 (4) 과 폴리실리콘 콘택트 패드 (6) 상에 스퍼터링 방법으로 티탄(Ti)막(도시안함)을 형성한다. 상기와 같이 형성된 티탄막을, 패드 (6) 와의 실리사이데이션(silidation) 반응을 위해 열처리한 후, 반응되지 않은 티탄막을 제거한다. 따라서, 도 5B 에 도시된 바와 같이, 콘택트 패드 (6) 상의 각 공간들 또는 갭들 (4a) 내에 실리사이드 패드 (12) 를 형성하게 된다. 패드 (12) 의 상면은 막 (4) 의 표면과 거의 동일한 평면내에 존재한다. 이 공정은, 자기-정렬된 실리사이데이션(예를 들어, SALICIDE)공정이란 용어로 지칭된다.
약 200 nm 의 두께를 갖는 텅스텐(W) 폴리사이드막과 약 100 nm 의 두께를갖는 실리콘 질화막은, CVD 등의 공지된 방법에 의해 제 1 층간 절연막 (4) 상에 연속적으로 퇴적된다. 상기와 같이 퇴적된 실리콘 질화막 상에 포토레지스트막(도시안함)을 형성하고, 공지된 리소그래피 방법에 의해 패터닝한다. 상기와 같이 패터닝된 포토레지스트막을 마스크로 이용하여, 텅스텐 폴리사이드막과 실리콘 질화막을 연속하여 에칭하고, 그 상부에 캡 (8) 을 갖는 비트선 (7) 을 형성한다. 이 비트선 (7) 은 텅스텐 폴리사이드막에 의해 형성되지만, 캡 (8) 은 실리콘 질화막에 의해 형성된다. 이 상태에서의 상태는, 도 5C 에 도시되어 있다.
약 100 nm 의 두께를 갖는 실리콘 질화막은, 제 1 층간 절연막 (4) 상에 퇴적되어, 캡 (8) 으로 비트선 (7) 을 피복하게 된다. 그 후, 실리콘 질화막을 건식 에칭법으로 에칭 백한 후, 도 5D 에 도시된 바와 같이, 비트선 (7) 의 양쪽 변들에서 측벽을 형성하게 된다. 따라서, 각 비트선 (7) 의 상부와 양쪽 변들은, 실리콘 질화캡 (8) 과 실리콘 질화측벽 (9) 으로 전체적으로 피복되게 된다.
콘택트홀 (5) 내의 측벽 (8) 과 비트선 (7) 으로부터 노출된 실리사이드 패드 (12) 는, 등방성 식각법(예를 들어, 습식 에칭법)에 의해 선택적으로 제거된다. 따라서, 도 5E 에 도시된 바와 같이, 비트선 (7) 바로 아래에 위치하지 않는 폴리실리콘 콘택트 패드 (6) 는 노출되지만, 비트선 (7) 바로 아래에 위치하고 있는 폴리실리콘 콘택트 패드 (6) 는 노출되지 않게 된다.
이산화 실리콘(SiO2)으로 이루어진, 약 1 ㎛ 두께의 제 2 층간 절연막 (10) 은, 기판 (1) 위의 제 1 층간 절연막 (4) 상에 형성되어, 캡 (8) 과 측벽 (9) 으로비트선 (7) 을 피복하게 된다. 이 상태에서, 막 (10) 의 하부(bottom)는, 콘택트홀 (5) 내에서 실리사이드 패드 (12) 가 제거된 갭 (4a) 으로 들어간다. 따라서, 갭 (4a) 은 막 (10) 으로 부분적으로 충진되므로, 인접한 패드 (6) 로부터 비트선 (7) 이 분리되는 것을 보장하게 된다. 그 후, 막 (10) 의 표면은 CMP 방법으로 평탄화된다.
제 2 층간 절연막 (10) 은, 패터닝된 포토레지스트막(도시안함)을 마스크로 이용하여 선택적으로 에칭된다. 따라서, 하부 커패시터 전극 (21) 용 개구 (11) 는 막 (10) 내에 형성된다. 전극 (21) 과 접촉되는 패드 (6) 의 상부는 홀 (5) 에 노출된다. 이 건식 에칭 공정은, 에칭 선택도가 이산화 실리콘(예를 들어, 막 (10))과 질화실리콘(예를 들어, 캡 (8) 과 측벽 (9))사이에서 충분히 높은 조건하에서 수행된다. 이 목적을 위해서는, 예를 들어, CHF3와 CO 의 가스상 혼합물을 이용하는 것이 바람직하다.
이 때, 도 5F 에서 알 수 있는 바와 같이, 콘택트홀 (5) 에서 실리사이드 패드 (12) 가 제거된 갭 (4a) 내에 이산화 실리콘막 (10) 이 남게 된다. 따라서, 폴리실리콘 콘택트 패드 (6) 는 상기 막 (10) 을 갖는 비트선 (7) 으로부터 확실하게 분리되게 된다. 즉, 배선 (7) 과 패드 (6) 간의 전기적인 단락회로가 발생하는 것을 방지할 수 있게 된다.
그 후, 제 2 층간 절연막 (10) 상에 약 80 nm 의 두께를 갖는 폴리실리콘막(도시안함)을 퇴적하여, 상기 막 (10) 의 개구 (11) 의 내부 및 하부 벽들을 피복한다. 패터닝된 포토레지스트막을 마스크로 이용하여, 상기와 같이 퇴적된 폴리실리콘막을 건식 에칭법에 의해 선택적으로 에칭하고, 막 (10) 상에서 불필요한 폴리실리콘막을 제거한다. 따라서, 도 5G 에 도시된 바와 같이, 하부 커패시터 전극 (21) 은 각 개구 (11) 내에 형성되어, 개구 (11) 내의 노출된 패드 (6) 와 접촉되게 된다.
공지된 방법에 의해, 도 5G 에 도시된 바와 같이, 커패시터 절연체 (22) 및 공통 상부 커패시터 전극 (23) 이 형성된다.
상술한 바와 같이, 제 1 실시예에 따른 반도체 메모리장치를 제조하는 방법에서는, 폴리실리콘 패드 (6) 의 상부가 막 (10) 의 표면보다 낮아지도록, 폴리실리콘 콘택트 패드 (6) 를 형성하여, 제 1 층간 절연막 (4) 의 각 콘택트홀 (5) 을 충진하게 된다. 따라서, 각 콘택트홀 (5) 내의 패드 (6) 의 상부에 갭들 (4) 이 형성되게 된다.
그 상면과 측면이 절연 캡 (8) 및 절연 측벽 (9) 으로 피복되는 비트선 (7) 은, 제 1 층간 절연막 (10) 의 표면 상에 형성된다. 폴리실리콘 패드 (6) 바로 위에 위치하고 있는 비트선 (7) 은 패드 (6) 에 전기적으로 접속된다. 한편, 폴리실리콘 패드 (6) 바로 위에 위치하고 있지 않은 비트선 (7) 은 각 패드 (6) 로부터 분리됨으로써, 인접한 패드 (6) 로부터 비트선 (7) 을 전기적으로 절연하게 된다.
따라서, 비트선 (7) 과, 하부 커패시터 전극 (21) 에 전기적으로 접속하기 위한 인접한 패드 (6) 간의 전기적인 단락회로가 발생하는 것을 방지할 수 있게 된다. 이는, 고집적도를 위해서 비트선의 폭을 감소시킬 필요가 없다는 것을 의미하는 데, 즉, 고집적도를 위해서 상기 배선 (7) 의 높이를 증가시킬 가능성을 제거한다는 것을 의미한다.
또한, 비트선 (7) 은 인접한 패7드 (6) 로부터 분리되므로, 비트선 (7) 과, 하부 커패시터 전극 (21) 에 전기적으로 접속하기 위한 인접 패드 (6) 간의 얼라인먼트 마진을 증가시키게 된다.
또한, 실리사이드 패드 (12) 를 형성하기 위한 살리사이드(SALICIDE) 공정과, 패드 (12) 의 에칭 공정만으로 충분하게 된다. 따라서, 필요한 공정 단계들의 수는 도 3A 내지 도 3D 를 참조하여 설명된 종래 방법보다 작아지게 된다.
제 1 실시예에서는, 텅스텐 폴리사이드막에 의해 비트선 (7) 을 형성하면서, 홀 (5) 내의 폴리실리콘 콘택트 패드 (6) 상에 티탄 실리사이드 패드 (12) 를 형성한다. 그러나, 본 발명은 상기 경우에 한정되지는 않는다. 티탄 실리사이드막 대신에 코발트(Co), 니켈(Ni), 탄탈(Ta), 지르코늄(Zr) 등의 소정의 실리사이드막을 이용할 수도 있다. 폴리실리콘막에 대해 충분한 선택도로 에칭될 수 있는 경우, 상기 목적을 달성하기 위해 임의의 도전막을 이용할 수도 있다. 텅스텐 폴리사이드막은, 폴리실리콘 및 실리사이드막의 소정의 적층된 조합 또는 소정의 금속막으로 대체될 수도 있다.
제 2 실시예
도 6A 내지 도 6E 는 본 발명의 제 2 실시예에 따른 반도체 메모리장치를 제조하는 방법을 나타낸다. 제 1 실시예와 같이, 제 2 실시예의 반도체 장치는, 실린더형 적층된 커패시터 구조를 갖는 DRAM 이고, 도 4 에 도시된 것과 동일한 구성을 갖는다.
제 2 실시예의 장치는, 갭 (4a) 내의 실리사이드 패드가 제거되며 절연 측벽 (13) 이 폴리실리콘 패드 (6) 상의 갭 (4a) 내에 추가로 형성된다는 점을 제외하고는, 제 1 실시예와 동일한 구성을 갖는다.
구체적으로는, 도 6A 에 도시된 바와 같이, 우선, STI 법에 의해 기판 (1) 내에 분리 절연체 (2) 를 선택적으로 형성하여, 활성영역 (16) 을 형성한다. 이 활성영역 (16) 내에 특정 불순물을 이온-주입하여, 확산영역 (3) 을 형성한다. 그 후, 공지된 방법에 의해 영역 (3) 을 이용하여 영역 (16) 내에 필요한 MOSFET들을 형성한다.
그 후, 전체 기판 (1) 위에 CVD 법에 의해 약 800 nm 두께의 BPSG 로 이루어진, 제 1 층간 절연막 (4) 을 퇴적한 후, 이 막 (4) 을 CMP 법에 의해 약 400 nm 의 두께로 평탄화한다. 패터닝된 포토레지스트막(도시안함)을 마스크로 이용하여, 막 (4) 을 선택적으로 에칭하고, 저장 커패시터의 위에 놓인 하부 전극 (21) 과 위에 놓인 비트선 (7) 에 전기적으로 접속되는 확산영역 (3) 위에 콘택트홀 (5) 을 형성하게 된다.
그 후, 제 1 층간 절연막 상에 약 500 nm 의 두께를 갖는 폴리실리콘막(도시안함)을 형성하고 에칭백함으로써, 각 홀 (5) 내의 폴리실리콘 콘택트 패드 (6) 를 충진하게 된다. 이 단계에서의 상태는 도 6A 에 도시되어 있다. 각 패드 (6) 의 상부는 막 (4) 의 표면보다 낮으며, 홀 (5) 내의 패드 (6) 의 상부에 속이 빈 갭 또는 공간 (4a) 을 형성한다. 이는 제 1 실시예에 도시된 것과 동일하다.
그 후, 제 1 층간 절연막 (4) 상에 약 100 nm 의 두께를 갖는 이산화 실리콘막(도시안함)을 퇴적하여, 콘택트홀 (5) 내의 패드 (6) 의 상부를 피복하게 된다. 그 후, 상기와 같이 퇴적된 이산화 실리콘막을 건식 에칭법에 의해 에칭백하고, 도 6B 에 도시된 바와 같이 각 패드 (6) 상의 갭 (4a) 내에 절연 측벽 (13) 을 형성한다. 각각의 측벽 (13) 은 갭 (4a) 의 전체 내벽을 피복한다. 실리사이드 패드 (12) 는 갭 (4a) 내에 형성되지 않는다. 이 구조는 상술한 제 1 실시예와는 다르다.
다음에, 제 1 실시예와 유사하게, 약 200 nm 두께의 텅스텐(W) 폴리사이드막과 약 100 nm 두께의 실리콘 질화막을 제 1 층간 절연막 (4) 상에 연속해서 퇴적한다. 패터닝된 포토레지스트막을 마스크로 이용하여, 도 6C 에 도시된 바와 같이, 텅스텐 폴리사이드막과 실리콘 질화막을 연속해서 에칭하고, 그 상부에 캡 (8) 을 갖는 비트선 (7) 을 형성한다.
제 1 실시예와 유사하게, 약 100 nm 두께의 실리콘 질화막을 제 1 층간 절연막 (4) 상에 퇴적한 후, 에칭백한다. 따라서, 도 6D 에 도시된 바와 같이, 절연 측벽 (9) 은 비트선의 양쪽 변에 형성된다.
이산화 실리콘(SiO2)으로 이루어진, 약 1 ㎛ 두께의 제 2 층간 절연막 (10) 은, 기판 (1) 위의 제 1 층간 절연막 (4) 상에 형성되어, 캡 (8) 과 측벽 (9) 으로 비트선 (7) 을 피복한다. 이 상태에서, 막 (10) 의 하부는, 콘택트홀 (5) 내의 각 측벽 (13) 에 의해 둘러싸인 남아 있는 갭 (4a) 으로 들어간다. 따라서, 이갭 (4a) 이 막 (10) 으로 부분적으로 충진되므로, 인접한 패드 (6) 로부터 비트선 (7) 의 분리를 보장하게 된다. 그 후, 막 (10) 의 표면은 CMP 법에 의해 평탄화된다.
제 2 층간 절연막 (10) 은, 패터닝된 포토레지스트막(도시안함)을 마스크로 이용하여 선택적으로 에칭된다. 따라서, 상기 막 (10) 내에는, 하부 커패시터 전극 (21) 용 개구들 (11) 이 형성된다. 전극 (21) 과 접촉되는 패드 (6) 의 상부는 홀 (5) 내에 노출된다. 상기 건식 에칭법은, 이산화 실리콘(예를 들어, 막 (10))과 질화 실리콘(예를 들어, 캡 (8) 및 측벽 (9))간의 에칭 선택도가 충분히 높은 조건하에서 수행된다. 상기 목적을 달성하기 위해, 예를 들어, C4F8및 CO 의 가스상 혼합물을 이용하는 것이 바람직하다.
이 때, 도 6E 로부터 알 수 있는 바와 같이, 이산화 실리콘막 (10) 은 갭 (4a) 내에 남게 된다. 따라서, 폴리실리콘 콘택트 패드 (6) 는 막 (10) 을 갖는 인접한 비트선 (7) 으로부터 확실하게 분리되게 된다. 즉, 배선 (7) 과 패드 (6) 간의 전기적인 단락회로가 발생하는 것을 방지할 수 있게 된다.
그 후, 제 1 실시예와 동일한 방법으로, 도 5G 에 도시된 바와 같이, 하부 커패시터 전극 (21) 은 각 개구 (11) 내의 폴리실리콘막에 의해 형성되어, 개구 (11) 내의 노출된 패드 (6) 와 접촉하게 된다. 커패시터 절연체 (22) 와 공통 상부 커패시터 전극 (23) 이 형성된다.
제 2 실시예에 따른 반도체 메모리장치를 제조하는 방법에서는, 상술한 바와 같이, 제 1 실시예의 이점들과 동일한 이점들이 주어진다.
제 2 실시예에서는, 텅스텐 폴리사이드막을, 폴리실리콘과 실리사이드막의 소정의 적층된 조합 또는 소정의 금속막으로 대체할 수 있으며, 이는 제 1 실시예와 동일하다.
제 3 실시예
도 7A 내지 도 7G 는 본 발명의 제 3 실시예에 따른 반도체 메모리장치를 제조하는 방법을 나타낸다. 제 1 실시예와 같이, 제 3 실시예의 반도체 장치는, 실린더형 적층된 커패시터 구조를 갖는 DRAM 이며, 도 4 에 도시된 것과 동일한 구성을 갖는다.
제 3 실시예의 장치는, 콘택트홀 (5) 내의 폴리실리콘 패드 (6) 상의 갭 (4a) 내에 제 1 실시예에 도시된 실리사이드 패드 (12) 와 제 2 실시예에 도시된 절연 측벽 (13) 이 추가로 형성된다는 점을 제외하고는, 제 1 실시예와 동일한 구성을 갖는다.
구체적으로는, 제 1 실시예와 동일한 방법으로, 도 7A 에 도시된 구조가 형성되는데, 각 콘택트 패드 (6) 의 상부는 제 1 층간 절연막 (4) 의 표면보다 낮으며, 패드 (6) 의 상부에 속인 빈 갭 또는 공간 (4a) 을 형성한다. 도 7A 에 도시된 상태는 도 5A 에 도시된 상태와 동일하다.
그 후, 제 2 실시예와 유사하게, 약 100 nm 의 두께를 갖는 이산화 실리콘막(도시안함)을 제 1 층간 절연막 (4) 상에 퇴적하여, 콘택트홀 (5) 내의 패드 (6) 의 상부를 피복하게 된다. 그 후, 상기와 같이 퇴적된 이산화 실리콘막을 건식 에칭법에 의해 에칭백하고, 도 7B 에 도시된 바와 같이, 각 패드 (6) 상의갭 (4a) 내에 절연 측벽 (13) 을 형성한다. 각 측벽 (13) 은 갭 (4a) 의 전체 내벽을 피복한다.
다음으로, 제 1 실시예와 유사하게, 약 500 nm 의 두께를 갖는 폴리실리콘막(도시안함)은 제 1 층간 절연막 (4) 상에 형성되고 건식 에칭법에 의해 에칭백됨으로써, 각 홀 (5) 내의 폴리실리콘 콘택트 패드 (6) 를 충진하게 된다. 그 후, 스퍼터링 공정에 의해 제 1 층간 절연막 (4) 과 폴리실리콘 콘택트 패드 (6) 상에 티탄(Ti)막(도시안함)을 형성하고, 실리사이데이션 반응을 위해 열처리한다. 반응되지 않은 티탄막은 제거된다. 따라서, 도 7C 에 도시된 바와 같이, 실리사이드 패드 (12) 는 홀 (5) 내의 콘택트 패드 (6) 상에 형성된다. 패드 (12) 의 상면과 측벽 (13) 은 막 (14) 의 표면과 거의 동일 평면내에 존재한다.
제 1 실시예와 동일한 방법으로, 캡 (8) 을 갖는 비트선 (7) 을 형성한 후, 도 7D 및 도 7E 에 도시된 바와 같이, 비트선 (7) 의 양쪽 변에 절연 측벽 (9) 을 형성한다.
다음에, 제 1 실시예와 유사하게, 콘택트홀 (5) 내의 측벽 (8) 과 비트선 (7) 으로부터 노출된 실리사이드 패드 (12) 를 등방성 식각 공정(예를 들어, 습식 식각 공정)에 의해 선택적으로 제거한다. 따라서, 도 7F 에 도시된 바와 같이, 비트선 (7) 의 바로 아래에 위치하고 있지 않은 폴리실리콘 콘택트 패드 (6) 는 노출되지만, 비트선 (7) 의 바로 아래에 위치하고 있는 폴리실리콘 콘택트 패드 (6) 는 노출되지 않는다. 등방성 에칭 공정 후에도 측벽들 (13) 은 남게 된다.
또한, 제 1 실시예와 유사하게, 이산화 실리콘(SiO2)로 이루어진, 약 1 ㎛ 의 두께를 갖는 제 2 층간 절연막 (10) 은, 제 1 층간 절연막 (4) 상에 형성되어, 캡 (8) 과 측벽 (9) 으로 비트선 (7) 을 피복하게 된다. 상기 막 (10) 의 하부는, 콘택트홀 (5) 내의 각 측벽 (13) 에 의해 둘러싸인 남아 있는 갭 (4a) 으로 들어간다. 따라서, 상기 갭 (4a) 은 막 (10) 으로 부분적으로 충진되므로, 인접한 패드 (6) 로부터 비트선 (7) 의 분리를 보장하게 된다. 그 후, CMP 법에 의해 막 (10) 의 표면을 평탄화한다.
그 후, 제 2 층간 절연막 (10) 은 선택적으로 에칭되고, 이 막 (10) 내에 하부 커패시터 전극 (21) 용 개구 (11) 를 형성한다. 전극 (21) 과 접촉되는 패드 (6) 의 상부는 홀 (5) 내에서 노출된다. 이 건식 에칭 공정은 제 1 실시예에 도시된 것과 동일한 조건하에서 수행된다.
제 1 실시예와 동일한 방법으로, 도 5G 에 도시된 바와 같이, 하부 커패시터 전극 (21), 커패시터 절연체 (22), 및 공통 상부 커패시터 전극 (23) 이 형성된다.
제 3 실시예에 따른 반도체 메모리장치를 제조하는 방법에서는, 상술한 바와 같이, 제 1 실시예의 이점들과 동일한 이점들이 주어진다.
제 3 실시예에서는, 제 1 및 제 2 실시예와 같이, 티탄 실리사이드막 대신에 코발트(Co), 니켈(Ni), 탄탈(Ta), 지르코늄(Zr) 등의 소정의 실리사이드막을 이용할 수도 있다. 폴리실리콘막에 대해 충분한 선택도로 에칭할 수 있는 경우, 상기 목적을 달성하기 위해 소정의 도전막을 이용할 수도 있다. 텅스텐 폴리사이드막은, 폴리실리콘 및 실리사이드막의 소정의 적층된 조합 또는 소정의 금속막으로 대체될 수도 있다.
이상, 본 발명의 바람직한 실시 형태들을 설명하였지만, 본 발명의 정신으로부터 일탈함이 없이 당해 기술분야에서 숙련된 당업자들에게는 변형들이 명백하게 된다. 따라서, 본 발명의 범위는, 다음의 청구범위에 의해서만 결정되게 된다.
Claims (28)
- (a) 반도체 기판;(b) 적어도 하나의 막을 통해 상기 기판 상에 직접 또는 상기 기판 위에 간접적으로 형성된 제 1 층간 절연막으로서, 표면 및 콘택트홀을 갖는 상기 제 1 층간 절연막;(c) 상기 제 1 층간 절연막의 각 콘택트홀을 충진하도록 형성된 제 1 도전 패드로서, 상기 제 1 패드의 상부는 제 1 층간 절연막의 표면보다 낮으며, 상기 제 1 층간 절연막의 각 콘택트홀내의 제 1 패드의 상부에 갭을 형성하고, 상기 갭은 제 1 그룹과 제 2 그룹으로 나누어지는 상기 제 1 도전 패드;(d) 상기 제 1 층간 절연막의 표면 상에 형성된 배선(또는 도전선)으로서, 상기 각 배선의 상면과 측면은 절연체로 피복되고, 상기 배선은 제 1 그룹과 제 2 그룹으로 나누어지며, 상기 제 1 그룹의 배선은 제 1 그룹의 각각의 제 1 도전 패드에 전기적으로 접속되고, 상기 제 2 그룹의 배선은 제 2 그룹의 각각의 제 1 도전 패드로부터 전기적으로 절연되는 상기 배선(또는 도전선);(e) 상기 배선들을 피복하도록 제 1 층간 절연막의 표면 상에 형성된 제 2 층간 절연막으로서, 콘택트홀을 갖는 상기 제 2 층간 절연막; 및(f) 상기 제 2 층간 절연막의 각 콘택트홀내에 형성된 대략 실린더형의 하부 커패시터 전극으로서, 상기 제 1 층간 절연막과 접촉되는 상기 하부 커패시터 전극을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 그룹의 각 갭들을 충진하도록 형성된 제 2 도전 패드; 및상기 제 2 그룹의 각 갭들을 충진하도록 형성된 절연 패드를 더 구비하는 것을 특징으로 하는 장치.
- 제 2 항에 있어서,상기 절연 패드는 상기 제 2 층간 절연막과 동일한 재료로 이루어지는 것을 특징으로 하는 장치.
- 제 2 항에 있어서,상기 제 2 도전 패드가 제 1 도전 패드와는 다른 재료로 이루어짐으로써, 상기 제 2 도전 패드와 제 1 도전 패드의 재료들간의 충분한 에칭 선택도를 제공하는 것을 특징으로 하는 장치.
- 제 1 항에 있어서,상기 제 1 층간 절연막의 각 콘택트홀의 내벽(또는 내면)과 같은 방식으로 제 1 층간 절연막의 각 갭들내에 형성된 절연 측벽(sidewalls)을 더 구비하는 것을 특징으로 하는 장치.
- 제 5 항에 있어서,상기 제 1 그룹의 각 갭들을 충진하도록 형성된 제 2 도전 패드; 및상기 제 2 그룹의 각 갭들을 충진하도록 형성된 절연 패드를 더 구비하는 것을 특징으로 하는 장치.
- 제 6 항에 있어서,상기 절연 패드는 상기 제 2 층간 절연막과 동일한 재료로 이루어지는 것을 특징으로 하는 장치.
- 제 6 항에 있어서,상기 제 2 도전 패드가 상기 제 1 도전 패드와는 다른 재료로 이루어짐으로써, 제 2 도전 패드와 제 1 도전 패드의 재료들간의 충분한 에칭 선택도를 제공하는 것을 특징으로 하는 장치.
- 제 2 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지는 것을 특징으로 하는 장치.
- 제 5 항에 있어서,상기 절연 측벽은 실리콘 산화물로 이루어지는 것을 특징으로 하는 장치.
- 제 2 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지고,상기 절연 측벽은 실리콘 산화물로 이루어지는 것을 특징으로 하는 장치.
- 제 2 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 1 층간 절연막은 BPSG 로 이루어지며, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지고,상기 절연 측벽은 실리콘 산화물로 이루어지고,상기 배선의 상면 및 측면을 피복하는 절연체는 실리콘 질화물인 것을 특징으로 하는 장치.
- 제 1 항에 있어서,상기 배선은, 서로 적층된 폴리실리콘 서브막과 실리사이드 서브막의 조합에 의해 형성되는 것을 특징으로 하는 장치.
- 제 1 항에 있어서,상기 배선은 금속 서브막과 비금속 서브막에 의해 형성되는 것을 특징으로 하는 장치.
- 반도체 메모리장치를 제조하는 방법으로서,(a) 적어도 하나의 막을 통해 반도체 기판 상에 직접 또는 반도체 기판 위에 간접적으로 제 1 층간 절연막을 형성하는 단계로서, 상기 제 1 층간 절연막은 표면을 가지며 상기 제 1 층간 절연막은 콘택트홀을 갖게 되는 상기 제 1 층간 절연막 형성 단계;(b) 상기 제 1 층간 절연막의 각 콘택트홀을 충진하도록 제 1 도전 패드를 형성하는 단계로서, 상기 제 1 패드의 상부는 제 1 층간 절연막의 표면보다 낮으며, 상기 제 1 층간 절연막의 각 콘택트홀내의 제 1 패드의 상부에 갭을 형성하고, 상기 갭은 제 1 그룹과 제 2 그룹으로 나누어지게 되는 상기 제 1 도전 패드 형성 단계;(c) 상기 제 1 층간 절연막의 표면 상에 배선(또는 도전선)을 형성하는 단계로서, 상기 각 배선의 상면과 측면은 절연체로 피복되고, 상기 배선은 제 1 그룹과 제 2 그룹으로 나누어지며, 상기 제 1 그룹의 배선은 제 1 그룹의 각각의 제 1 도전 패드에 전기적으로 접속되고, 상기 제 2 그룹의 배선은 제 2 그룹의 각각의 제 1 도전 패드로부터 전기적으로 절연되게 되는 상기 배선(또는 도전선) 형성 단계;(d) 상기 배선들을 피복하도록 제 1 층간 절연막의 표면 상에 제 2 층간 절연막을 형성하는 단계로서, 상기 제 2 층간 절연막은 콘택트홀을 가지게 되는 상기 제 2 층간 절연막 형성 단계;(e) 상기 제 2 층간 절연막을 선택적으로 에칭하여 그 안에 콘택트홀을 형성하는 단계; 및(f) 상기 제 2 층간 절연막의 각 콘택트홀내에 대략 실린더형의 하부 커패시터 전극을 형성하는 단계로서, 상기 하부 커패시터 전극은 배선을 피복하는 절연체와 접촉하게 되는 상기 대략 실린더형 하부 커패시터 전극 형성 단계를 포함하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,(g) 상기 제 1 및 제 2 그룹의 각 갭들을 충진하도록 제 2 도전 패드를 형성하는 단계;(h) 상기 제 2 그룹의 각 갭들내의 제 2 도전 패드를 제거하는 단계; 및(i) 상기 제 2 도전 패드가 제거된 제 2 그룹의 각 갭들을 충진하도록 절연 패드를 형성하는 단계를 더 포함하고,상기 단계들 (g), (h), (i) 는 상기 단계 (b) 와 단계 (c) 사이에서 수행되는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,상기 절연 패드는 상기 제 2 층간 절연막과 동일한 재료로 이루어지는 것을특징으로 하는 방법.
- 제 16 항에 있어서,상기 제 2 도전 패드는 상기 제 1 도전 패드와는 다른 재료로 이루어짐으로써, 상기 제 2 도전 패드와 제 1 도전 패드의 재료들간의 충분한 에칭 선택도를 제공하는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 제 1 층간 절연막의 각 콘택트홀의 내벽(또는 내면)과 같은 방식으로 제 1 층간 절연막의 각 갭들내에 절연 측벽을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 19 항에 있어서,상기 제 1 그룹의 각 갭들을 충진하도록 제 2 도전 패드를 형성하는 단계; 및상기 제 2 그룹의 각 갭들을 충진하도록 절연 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 20 항에 있어서,상기 절연 패드는 상기 제 2 층간 절연막과 동일한 재료로 이루어지는 것을특징으로 하는 방법.
- 제 20 항에 있어서,상기 제 2 도전 패드는 제 1 도전 패드와는 다른 재료로 이루어짐으로써, 상기 제 2 도전 패드와 제 1 도전 패드의 재료들간의 충분한 에칭 선택도를 제공하는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지는 것을 특징으로 하는 방법.
- 제 19 항에 있어서,상기 절연 측벽은 실리콘 산화물로 이루어지는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지고,상기 절연 측벽은 실리콘 산화물로 이루어지는 것을 특징으로 하는 방법.
- 제 16 항에 있어서,상기 제 1 도전 패드는 폴리실리콘으로 이루어지고, 상기 제 1 층간 절연막은 BPSG 로 이루어지며, 상기 제 2 도전 패드는 티탄, 코발트, 니켈, 탄탈, 및 지르코늄으로 이루어진 그룹으로부터 선택된 하나의 실리사이드막으로 이루어지고,상기 절연 측벽은 실리콘 산화물로 이루어지고,상기 배선의 상면 및 측면을 피복하는 절연체는 실리콘 질화물인 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 배선은, 서로 적층된 폴리실리콘 서브막과 실리사이드 서브막의 조합에 의해 형성되는 것을 특징으로 하는 방법.
- 제 15 항에 있어서,상기 배선은 금속 서브막을 포함하는 것을 특징으로 하는 방법.
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