KR100404351B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
기판상의 게이트전극을 피복하도록 게이트절연층, 진성 비정질 실리콘 반도체층, 및 옴접촉층을 연속적으로 형성하여 소스 및 드레인 전극을 형성하기 전에 고주파 스퍼터 에칭을 수행함으로써 옴접촉층의 표면에서 자연산화막을 제거한다. 이 자연산화막을 제거한 후, Al을 주성분으로 하는 금속층을 게이트산화층 및 옴접촉층 상에 형성한다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 액정디스플레이용 액티브 매트릭스 기판으로서 적용가능한 비정질 실리콘 박막 트랜지스터를 제조하는 방법에 관한 것이다.
비정질 실리콘을 활성층으로 사용한 박막 트랜지스터 (이하, TFT 라 함) 에 관해서는, 옴접촉층 (ohmic contact layer) 으로서 소스 및 드레인전극과 비정질 실리콘 (이하, a-Si 라 함) 사이에 고농도 불순물로 도핑된 n+형 비정질 실리콘층 (이하, n+a-Si 라 함) 을 형성하는 것이 일반적이다. 옴접촉층과 소스 및 드레인전극 사이의 접촉을 향상시키기 위하여, Cr, Mo, 또는 Ti 와 같은 전이금속을 통상 사용한다.
1987년에 공개된 일본특개소 62-285464 호 공보에는, TFT 의 옴접촉층 상에 소스 및 드레인전극의 금속으로서 알루미늄 (Al) 단체(單體)를 사용한 경우가 개시되어 있다. 그러나, TFT 제조동안에 옴접촉층으로서 역할하는 n+a-Si 의 표면상에 자연산화막이 형성되는 것은 피할 수 없다. 상기 공보에 제안된 바와 같이, Al 단체로 이루어진 전극을 형성한다고 할지라도, 그 표면상에 자연산화막을 갖는 옴접촉층 상에 형성되면, 바람직한 접촉을 얻을 수 없다. 그러나, Cr, Mo, 또는 Ti 와 같은 전이금속을 사용할 때, 자연산화막이 n+a-Si 의 표면에 존재하더라도 바람직한 접촉이 얻어진다. 따라서, Al 단체로 이루어진 전극은 저항이 낮다는 이점이 있어도 실제로 사용되지 않는다.
따라서, 소스 및 드레인전극으로서, Al 단체를 사용하거나 Al 을 주성분으로 하는 금속을 사용할 때, 옴접촉층의 표면의 자연산화막 때문에 큰 온전류 (on-current)가 얻어지지 않는다. 상기 특성을 나타내는 박막 트랜지스터는 액정 디스플레이용 액티브 매트릭스 기판으로서 사용될 수 없다고 하는 문제점이 있다.
따라서, 본 발명의 목적은, 액정 디스플레이용 액티브 매트릭스 기판으로서 적용가능하도록 비정질 실리콘 TFT 의 소스 및 드레인전극을 위해 Al 을 주성분으로 하는 금속을 이용한 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 투명 절연기판상에 형성된 게이트전극을 피복하도록 투명 절연기판의 전체표면에 게이트절연층, 실리콘 반도체층, 및 옴접촉층을 연속적으로 형성하고 아일랜드 (island) 형으로 트랜지스터 영역내의 반도체층 및 옴접촉층을 패터닝한다. 그후, 소스 및 드레인전극을 피복하기 전에, 고주파 스퍼터 에칭을 수행하여 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계, 및 게이트절연층 및 옴접촉층 상에 Al 을 주성분으로 하는 금속층을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법이 얻어진다.
소스 및 드레인전극은 Al 로 이루어진 하층 및 Ti 로 이루어진 상층으로 구성된 이중층 구조를 가지며, 그 구조의 측벽에 산화층이 형성된 구조를 갖는다.
또한, Al 을 주성분으로 하는 금속으로서 Si 가 Al 에 0.5 내지 3.0 wt% (두 값 모두 포함)의 양으로 첨가된 합금을 사용하는 것이 바람직하다. 또한, 실리콘 반도체층은 진성 a-Si 막을 사용하는 것이 바람직하다.
특히, 본 발명에 따르면, 표면 자연산화막을 제거하는 단계부터 스퍼터링을 통해 Al 을 주성분으로 하는 금속층을 형성하는 단계를 개시하기까지의 시간을 1분 이내로 설정하는 것이 바람직하다.
또한, 본 발명은, 기판상에 게이트전극을 형성하는 단계; 게이트전극을 피복하도록 게이트절연층, 반도체층, 및 옴접촉층을 기판상에 연속적으로 형성하는 단계; 아일랜드 형상의 옴접촉층 및 반도체층을 패터닝하는 단계; 고주파 스퍼터 에칭을 통해 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계; 자연산화막을 제거하는 단계 후에 옴접촉층, 반도체층의 노출 단면, 및 게이트절연층 상에 알루미늄을 주성분으로 하는 금속층을 형성하는 단계; 및 금속층을 패터닝하여 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법을 제공하고; 또한, 특히 게이트전극이 적어도 알루미늄을 주성분으로 하는 금속 및 순수 알루미늄 중 어느 하나인 하층금속과, 전이금속인 상층금속으로 구성된 이중층 구조를 갖고, 소스 및 드레인전극이 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖는 단자영역 및 박막 트랜지스터 영역을 피복하도록 패시베이션막을 형성하는 단계; 상층금속을 게이트 및 소스전극의 단자부 상의 패시베이션막과 드레인전극의 화소전극과 접속되는 영역상의 패시베이션막에 노출시키기 위한 컨택트홀을 형성하는 단계; 및 게이트단자, 소스단자, 및 화소전극을 형성하기 위하여 컨택트홀 위 및 주위에 투명전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조방법을 제공한다.
본 발명의 상기 및 다른 목적, 특징과 이점은 첨부도면과 함께 이하의 본 발명에 대한 상세한 설명으로부터 더 명확해질 것이다.
도 1a 는 본 발명으로부터 얻어지는 역 스태거형 박막 트랜지스터의 평면도.
도 1b 는 도 1a 의 A-A 단면도.
도 2a 내지 2f 는 도 1 의 박막 트랜지스터의 제조단계를 도시한 단면도.
도 3 은 게이트전극폭이 아일랜드폭보다 더 큰 경우의 박막 트랜지스터의 평면도.
도 4 는 게이트전극폭이 아일랜드폭보다 더 작은 경우 (A) 와 전자가 후자보다 더 큰 경우 (B) 에서 게이트전압-드레인전류의 특성을 도시한 특성도.
도 5 는 본 발명의 실시예 1(A) 의 트랜지스터 특성을 비교예 1(B) 의 특성과 비교한 특성도.
도 6 은 옴접촉층과 소스 및 드레인전극간 접촉저항에 대하여 본 발명의 실시예 1 과 비교예 1 을 비교한 특성도.
도 7 은 본 발명의 다른 실시예의 박막트랜지스터 및 단자부를 도시한 평면도.
도 8 은 트랜지스터부를 도시한 도 7 의 B-B 단면도.
도 9 는 본 발명의 매트릭스 기판의 게이트 단자부를 도시한 도 7 의 C-C 단면도.
도 10 은 본 발명의 매트릭스 기판의 소스단자부를 도시한 도 7 의 D-D 단면도.
*도면의 주요부분에 대한 부호의 간단한 설명*
1 : 투명절연기판 2 : 게이트전극
3 : 게이트절연층 4 : 진성 비정질 실리콘 반도체층
5 : 옴접촉층 6 : 소스전극
7 : 드레인전극 8 : 패시베이션막
9 : 화소전극 11, 12, 13 : 컨택트홀
21 : 하층 게이트전극 22 : 상층 게이트전극
61 : 하층 소스전극 62 : 상층 소스전극
71 : 하층 드레인전극 72 : 상층 드레인전극
91 : 게이트단자 92 : 소스단자
도 1a 및 1b 에 도시한 바와 같이, 본 발명의 일실시예의 역 스태거형(reverse-staggered) 박막 트랜지스터는 게이트전극폭 WG가 아일랜드폭 WI보다 더 작도록 구성된다. 그 이유는 다음에 설명되며, 이하, 본 발명의 박막 트랜지스터 제조방법에 대해 도 2a 내지 2f 를 참조하여 설명한다.
도 2a 에 도시된 바와 같이, 게이트전극 (2) 은, 유리기판과 같은 투명절연기판 (1)의 표면에, 게이트전극 금속으로서, Al, Mo, 또는 Cr 을 0.1 내지 0.4 ㎛ 의 막두께로, 예를 들어, 스퍼터링에 의하여 증착하고, 포토리소그래피를 통해 Al, Mo, 또는 Cr 막을 패터닝하여 형성된다.
그후, 도 2b 에 도시된 바와 같이, 게이트전극 (2) 을 피복하도록 플라즈마 CVD 를 통해 기판의 전체표면에 다음을 연속적으로 수행한다: 즉, 게이트절연막 (3) 으로서 역할하는 실리콘 질화막을 0.2 내지 0.6 ㎛ 의 두께로 형성하고, 반도체 활성층층 (4) 으로서 역할하는 진성 a-Si 막을 0.05 내지 0.3 ㎛ 의 두께로 형성하고, 옴접촉층 (5) 으로서 역할하는 n+a-Si 막을 5 내지 10 nm 의 두께로 형성한다.
도 2c 에 도시된 바와 같이, n+a-Si 막과 a-Si 막은 각각 포토리소그래피를 통해 아일랜드 형상으로 패터닝되고, 아일랜드 형상의 옴접촉층 (5) 과 아일랜드형상의 진성 비정질 실리콘 반도체층 (4) 을 형성한다.
이 경우, 실리콘 질화막을 형성하는 조건으로서 다음과 같은 것이 표준이다: 즉, 약 100 sccm 정도의 실란 유량, 약 200 sccm 정도의 암모니아 유량, 약 2,000 sccm 정도의 질소 유량, 약 120 Pa 정도의 막형성 챔버 압력, 약 0.1 W/㎠ 정도의 고주파 전력밀도, 및 약 300℃ 정도의 기판 온도 등이 표준적이다.
다음은 진성 a-Si 막형성 조건으로서의 표준이다: 즉, 250 내지 320 sccm 의 실란 유량, 700 내지 1,000 sccm 의 수소 유량, 100 내지 120 Pa 의 막형성 챔버 압력, 0.02 내지 0.05 W/㎠ 의 고주파 전력밀도, 및 260 내지 310℃ 의 기판온도 등이 표준적이다. 다음은 n+ a-Si 막형성 조건으로서의 표준이다: 즉, 40 내지 70 sccm 의 실란 유량, 200 내지 350 sccm 의 수소 베이스 0.5% 포스핀 혼합가스 유량, 100 내지 120 Pa 의 막형성 챔버 압력, 0.01 내지 0.05 W/㎠ 의 고주파 전력밀도, 및 260 내지 310℃ 의 기판온도 등이 표준적이다.
이 실시예에 따르면, 아일랜드형상의 옴접촉층 (5) 및 진성 비정질 실리콘 반도체층 (4) 이 패터닝된 후, 포토리소그래피를 위해 사용된 레지스트가 제거되어 이들 층 (5,4) 의 표면을 노출시킨다 (도 2c). 이 단계까지에서, 자연산화막이 옴접촉층 (5) (도시되지 않음) 의 표면에 형성된다. 그후, 도 2d 에 도시된 바와 같이, 아르곤 (Ar) 또는 수소 (H2) 와 같은 산화성이 아닌 가스를 사용한 고주파 스퍼터 에칭을 기판표면에 적용함으로써 옴접촉층 (5) 의 표면으로부터 자연산화막이 제거된다. 스퍼터링을 통해 게이트절연층 (3) 및 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속막을 형성하기 전에 고주파 스퍼터 에칭이 수행된다.
도 2e 에 도시된 바와 같이, 진공상태를 유지하면서 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 게이트절연막 (3) 및 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속을 연속하여 증착한다. Al 을 주성분으로 하는 금속은 Al-2wt% Si 와같은 적어도 0.5 wt% 의 Si 를 포함하는 Al 을 사용한다.
고주파 스퍼터 에칭이 끝난 후부터 금속 스퍼터링 막형성 개시까지의 시간을 최소화하는 것이 바람직하다. 즉, 1 분 이하가 바람직하다. 그 이유는, 스퍼터링 시스템내의 진공정도는 통상 10-3과 10-5Pa 사이의 범위이고 산소가 이 시스템내에 존재하므로, 옴접촉층 (5) 의 표면이 일정시간후에 다시 산화되어 산화막 두께가 증가하기 때문이다.
상기 경우에 사용되는 스퍼터링 시스템은 고주파 스퍼터 에칭 챔버 및 스퍼터 막형성 챔버가 트랜스퍼 챔버내의 진공상태에서 서로 접속되는 멀티챔버형이다. 고주파 스퍼터 에칭조건은, 예컨대, 0.2 내지 1 W/㎠ 의 투입 전력밀도, 0.5 내지 2 Pa 의 가스압력, 및 0.5 내지 4 분의 처리시간이다. 상기 조건하에서, 각각 5 내지 30 nm 의 두께를 갖는 자연산화막 및 n+a-Si 막이 에칭된다.
그후, 도 2f 에 도시된 바와 같이, 소스전극 (6) 및 드레인전극 (7) 이 포토리소그래피를 통해 패터닝된다. 그후, 형성된 소스 및 드레인전극을 마스크로서 사용하여 에칭하므로써 불필요한 n+형 비정질 실리콘층이 제거된다. 이 경우, 진성 비정질 실리콘 반도체층 (4) 이 국부적으로 오버에칭된다.
다음에, 그 특성을 안정화시키기 위하여, 0.5 내지 2 시간 사이의 기간동안 질소 내에서 200 과 280℃ 사이의 온도로 열처리한다. 이리하여, 박막트랜지스터가 완성된다.
후술하는 바와 같이, 플라즈마 CVD 를 통해 패시베이션막 (8) 으로서 50 내지 300 nm 의 두께의 실리콘 질화막을, 이 상태까지 제조된 기판 상에 형성하는 것이 가능하다. 이 경우, 게이트전극과 소스 및 드레인전극에 전기신호의 입출력을 행하기 위하여, 게이트전극의 일부와 소스 및 드레인전극의 일부를 개구하도록 콘택홀이 형성된다.
이 실시예에 관해서는, 도 1a 에 도시된 바와 같이, 게이트전극폭이 아일랜드폭보다 더 작은 것이 낫다. 그 이유는, 트랜지스터 특성으로서 게이트전압이 마이너스로 될 때 드레인전류가 더 작은 것이 바람직하기 때문이다. 즉, 도 3 에 도시된 바와 같이, 게이트전극폭이 아일랜드폭보다 더 클 때, 다음과 같은 현상이 일어난다고 추정된다.
진성 비정질 실리콘 반도체층 (4) 의 측벽 표면의 자연산화막도 고주파 스퍼터 에칭을 통해 제거되고, Al 은 진성 비정질 실리콘 반도체층 (4) 과 직접 접촉하고, Al 은 진성 비정질 실리콘 반도체층 (4) 에 확산한다. Al 이 확산하는 부분은 P형 트랜지스터로서 역할한다. 정공전류는 P형 부분을 통해 흐른다.
도 4 는 게이트전압-드레인전류 특성을 도시한다. 이하의 설명은 도 4 에 도시된 특성의 실험적 사실에 근거한다. 이들 특성에서, 트랜지스터 특성 A 는 게이트전극폭이 아일랜드폭보다 더 작은 경우의 특성을 도시한다. 또한 트랜지스터 특성 B 는 게이트전극폭이 아일랜드폭보다 더 큰 경우의 특성을 도시한다.
상기 관계를 도시하는 도 4 에서, 특성 B 로 도시된 바와 같이 게이트전압을 마이너스로 함에 의해 드레인전류가 증가한다. 그러나, 특성 A 의 게이트전극폭이 아일랜드폭보다 작을 경우, 게이트전압이 P형 부분까지 공급되지 않기 때문에 정공전류가 흐르지 않고, 이에 의해, 드레인전류는 게이트전압을 마이너스로 하여도 증가하지 않는다. 따라서, 이 실시예에서, 게이트전극폭을 아일랜드폭보다 더 작게 한다.
상기 실시예의 이점을 확인하기 위해, 도 5 는, 고주파 스퍼터 에칭이 수행되지 않는다는 점을 제외하고 상기 실시예에 따라 제조된 박막 트랜지스터를 비교예 1 로 가정한 경우의 트랜지스터 특성 비교예를 도시한다. 실시예 1(A) 의 온 전류가 비교예 1(B) 의 것보다 크기 때문에 실시예 1(A) 의 온 전류가 바람직하다는 것을 알 수 있다. 이 경우, 온 전류는 게이트전압을 플러스로 한 경우의 드레인전류를 나타낸다. 그 이유는, n+형 비정질 실리콘층과 Al-2wt% Si 사이의 접촉저항이 비교예 1 의 경우보다 더 작기 때문이다.
도 6 은 실시예 1 의 접촉저항과 비교예 1 의 접촉저항 사이의 비교를 도시한다. 접촉저항간 차이의 원인은 상기한 바와 같이 이하에 도시된대로 추정된다. 이 실시예에 관해서는, 옴접촉층의 표면산화물은 고주파 스퍼터 에칭을 통해 제거된다. 산화옴접촉층과 Al 을 주성분으로 하는 금속으로 이루어진 소스 및 드레인전극 사이의 계면에 존재하는 산화규소 및 산화알루미늄의 양을 비교한 결과로서, 이 실시예의 경우에서의 양이 고주파 스퍼터 에칭이 수행되지 않을 때의 것 (비교예 1) 보다 훨씬 작다는 것이 알려졌다.
산화규소 및 산화알루미늄은 절연체이므로, 비교예 1 의 경우에 접촉저항은 증가한다. 또한 본 발명의 경우에도, 산화물이 존재하지 않는다고는 말할 수 없다. 고주파 스퍼터 에칭이 수행된 후에 스퍼터 막형성까지의 시간은 기판의 반송에 의하여 적어도 약 30 초가 필요하다. 상기 기간동안, 옴접촉층 (5) 의 표면이 다시 약간 산화된다.
상기한 바와 같이, 본 발명에 따르면, 자연산화막은 Al 을 주성분으로 하는 전극을 형성하기 전에 옴접촉층의 표면으로부터 제거되므로, 바람직한 트랜지스터 특성을 얻는 것이 가능하다. 또한, 낮은 저항을 갖는 전극이 형성될 수 있으므로, 본 발명을 대형의 액정패널에 쉽게 적용할 수 있다.
상기 실시예의 경우, Al-2wt% Si 는 소스 및 드레인전극용 금속으로 사용된다. 그러나, Al-1wt% Si 을 사용할 수도 있다. Al 과 비정질 실리콘 반도체 사이의 공정반응 (eutectic reaction) 을 방지하기 위하여, 실리콘을 Al 에 첨가한다. 이 경우, 비정질 실리콘과 Al 사이의 반응을 방지하기 위하여 적어도 0.5 wt% 의 Si 를 첨가한다. Si 의 함유량이 0.5 wt% 보다 적은 경우, 비정질 실리콘은 Al 과 반응하고, 이에 의해, 트랜지스터는 동작하지 않는다는 것이 확인되었다. 또한, 첨가될 Si 양의 상한은 3 wt% 이다. 첨가될 Si 의 양이 3 wt% 를 초과할 때, 전기저항이 증가하여 Al 을 사용하는 이점이 없다.
Si 를 Al 에 첨가하는 기술은 결정 실리콘 장치 LSI 에서 잘 알려져 있다. 본 발명과 같은 비정질 실리콘 TFT 에 적용되는 일례로서는, 1994년에 간행된 일본특개평 6-104437 호 공보에, 게이트전극 배선의 전기저항을 감소시키기 위하여 Al 게이트전극을 사용하고 Al 단체에 대해 힐록 (hillock) 이 발생하지 않도록 하기 위하여 Si 를 첨가하는 일례가 개시되어 있다. 그러나, Si 가 첨가된 Al 을 a-Si-TFT 옴접촉층 상의 소스 및 드레인전극에 적용하는 예는 알려져 있지 않다.
이하, 도 7 내지 도 9 를 참조하여 본 발명의 제 2 실시예를 설명한다. 이 실시예는 액정 디스플레이의 액티브 매트릭스 기판을 얻기 위하여 화소전극 (9) 이 패시베이션막에 형성되는 경우에 적절한 예이다.
이 실시예의 제조단계는 게이트전극과 소스 및 드레인전극이 이중층 구조를 갖는다는 점을 제외하고 실시예 1 의 경우와 기본적으로 동일하다. 그러므로, 제조단계에 대한 상세한 설명은 생략한다.
먼저, 순수 Al 또는 Al 을 주성분으로 하는 금속을 유리기판과 같은 투명절연기판 (1) 의 하층에 증착하고 티탄 (Ti) 또는 크롬과 같은 전이금속을 기판 (1) 의 상층에 스퍼터링 등을 통해 0.05 내지 0.4 ㎛ 의 막두께로 각각 게이트전극으로서 증착한다. 하층 게이트전극 (21) 및 상층 게이트전극 (22) 은 포토리소그래피를 통해 패터닝된다. 하층 게이트전극 (21) 의 Al 의 상층에 증착될 Ti 등은 도 9 및 도 10 에 도시된 게이트단자부와 소스단자부에서 투명 도전금속 산화막 (91,92) 과의 전기적 접촉을 향상시키기 위해 사용된다.
하층 게이트전극 (21) 의 Al 측벽은 Ti 등으로 피복되어 있지는 않지만 하층 Al 의 측벽표면은 산화되어 있으므로, 힐록은 거의 발생하지 않는다. 통상 건식 에칭이 수행될 때의 Al 이 부식 방지 및 레지스트의 박리성을 개선을 위하여, 산소 플라즈마 애싱 (oxygen plasma ashing) 이 수행되기 때문에, 하층 Al 의 측벽표면은 산화층 (211) 을 갖는다. 하층 Al 을 습식 에칭할 경우에는, 힐록을 방지하기 위하여 산소 플라즈마 애싱을 수행하는 것이 바람직하다.
그후, 상층 게이트전극 (22) 및 하층 게이트전극 (21) 을 피복하도록 플라즈마 CVD 를 통해 기판의 전체표면에 다음을 연속적으로 수행한다: 즉, 게이트절연층 (3) 으로 역할하는 실리콘 질화막이 0.2 내지 0.6 ㎛ 의 두께로 형성되고, 진성 비정질 실리콘 반도체층 (4) 으로 역할하는 진성 a-Si 막이 0.05 내지 0.3 ㎛ 의 두께로 형성되고, 옴접촉층 (5) 으로 역할하는 n+a-Si 막이 5 내지 10 nm 의 두께로 형성된다.
그후, n+a Si 막과 a-Si 막을 포토리소그래피를 통해 트랜지스터 영역에만 아일랜드 형상으로 패터닝하여 아일랜드형상의 옴접촉층 (5) 과 진성 비정질 실리콘 반도체층 (4) 을 형성한다 (도 2c 참조).
이 경우, 실리콘 질화막을 형성하는 조건과 진성 a-Si 막 및 n+a-Si 막을 형성하는 조건은 실시예 1 에서 설명한 바와 동일하다.
이 실시예에 따르면, 스퍼터링을 통해 옴접촉층 (5) 과 게이트 절연층 (3) 상에 Al 을 주성분으로 하는 금속막을 형성하기 전에, 아르곤 (Ar) 또는 수소 (H2) 와 같은 산화성이 아닌 가스를 사용한 고주파 스퍼터링이 이 상태까지 형성된 기판상에서 수행된다. 이에 의해, 자연산화막은 옴접촉층 (5) 의 표면으로부터 제거된다.
그후, 진공상태를 유지하면서, Al-2wt% Si 와 같은 Al 을 주성분으로 하는 금속이 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 옴접촉층 (5) 과 게이트 절연막 (3) 상에 연속적으로 증착된다. 그후, 진공상태를 유지하면서, 티탄 (Ti) 또는 크롬과 같은 전이금속이 스퍼터링을 통해 0.05 내지 0.4 ㎛ 의 막두께로 연속적으로 증착된다.
상기 경우에 사용된 스퍼터링 시스템은 고주파 스퍼터 에칭 챔버와 스퍼터 막형성 챔버가 트랜스퍼 챔버내의 진공상태에서 서로 접속되는 멀티챔버형이다.
하층 소스전극 (61), 상층 소스전극 (62), 하층 드레인전극 (71), 및 상층 드레인전극 (72) 은 포토리소그래피, 에칭, 산소 플라즈마 애싱 (건식 에칭인 경우에만 적용), 및 레지스트 제거를 통해 패터닝된다. 하층 (61,71) 측벽의 표면은 게이트전극의 경우와 마찬가지로 산화층 (611,711) 을 갖는다.
그후, 형성된 소스 및 드레인전극을 마스크로서 사용하여 에칭을 통해 불필요한 n+형 비정질 실리콘층을 제거한다. 진성 비정질 실리콘 반도체층 (4) 도 국부적으로 오버에칭된다. 이 에칭은 불소 또는 염소를 포함하는 가스를 플라즈마로 표준적으로 변경하므로써 수행된다. 이 경우, Ti 으로 피복되지 않은 하층 Al 의 측벽이 에칭될 수도 있다. 그러나, 측벽은 상기와 같이 실제로 산화되어 있으므로, 에칭될 막두께는 작다. 그러므로, 하층 Al 의 측벽이 산화되는 것이 효과적이다. 하층 Al 의 측벽에 산화층의 두께를 증가시키기 위하여, 산소 플라즈마 처리를 다시 수행할 수 있다.
실리콘 질화막은 플라즈마 CVD 를 통해 50 내지 300 nm 의 두께로 패시베이션막 (8) 으로서 이 상태까지 제조된 기판상에 형성된다. 콘택홀 (11) 은 포토리소그래피를 통해 도 8 에 도시된 바와 같이, 화소전극 (9) 과 접속되도록 드레인전극 상에 형성된다. 콘택홀 (11) 을 형성하는 단계에서, 도 9 및 도 10 에 도시된 바와 같이 동시에 콘택홀 (12) 은 게이트단자 (91) 가 형성되는 영역에 형성되고, 콘택홀 (13) 은 신호선에 접속될 소스단자 (92) 가 형성되는 영역에 형성된다.
그후, 투명 도전 금속산화 (예컨대, ITO (indium tin oxide)) 막은 스퍼터링 등을 통해 이 상태까지 제조된 기판상에 형성된다. 화소전극 (9), 게이트단자 (91), 및 소스단자 (92) 는 포토리소그래피를 통해 패터닝된다. 동일한 ITO 로 구성된 화소전극 (9), 게이트단자 (91), 및 소스단자 (92) 는 동일한 Ti 로 구성된 상층 드레인전극 (72), 상층 게이트전극 (22), 및 상층 소스전극과 일대일대응으로 접촉한다. ITO 와 Ti 사이의 접촉저항이 낮기 때문에, 바람직한 디스플레이용 액티브 매트릭스 기판을 제공하는 것이 가능하다.
이 실시예의 경우, 접촉특성과 전기적 접촉특성을 향상시키기 위하여 Al 과 ITO 사이에 Ti 를 제공한다. 이와 관련하여, Al 을 ITO 와 직접 접촉하는 경우, 접촉저항이 높거나 또는 시간이 경과함에 따라서 접촉저항은 더 높아지게 된다. 그러므로, 지금까지는 디스플레이용 액티브 매트릭스 기판을 액정 디스플레이용 액정 액티브 매트릭스 기판으로서 사용하지 못했다.
그후, 트랜지스터 특성을 안정화시키거나 트랜지스터 특성의 면내 균일성을 향상시키기 위하여, 질소내에서 0.5 내지 2 시간동안 200 내지 280℃ 로 열처리한다. 이리하여, 액정 디스플레이용 액티브 매트릭스 기판이 완성된다.
이하, 도 8 내지 도 10 을 다시 참조하여 본 발명의 제 3 실시예를 설명한다. 이 실시예의 경우, 스퍼터링을 통해 게이트전극으로서 Al을 주성분으로 하는 금속을 하층에 증착하고 티탄 (Ti) 이나 크롬과 같은 전이금속을 상층에 증착하여 패터닝하는 단계는 실시예 2 의 경우와 동일하다. 그 후, 게이트절연막 (3), 진성 비정질 실리콘 반도체층 (4), 및 옴접촉층 (5) 을 실시예 2 의 경우와 동일한 방식으로 연속적으로 형성하여 포토리소그래피를 통해 아일랜드 형상으로 n+a-Si 막과 a-Si 막을 패터닝한다. 각 막을 형성하는 조건은 실시예 2 의 경우와 동일하다.
또한, 실시예 2 의 경우와 마찬가지로, 산화성이 아닌 가스를 이용한 고주파 스퍼터 에칭을 통해 옴접촉층 (5) 의 표면으로부터 자연산화막을 제거하여 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 게이트절연층 (3) 과 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속 (예컨대, Al-2wt% Si) 을 증착한다. 진공상태를 유지하면서, 티탄 (Ti) 또는 크롬과 같은 전이금속을 스퍼터링을 통해 0.05 내지 0.4 ㎛ 의 막두께로 연속적으로 증착한다.
상기 단계는 실시예 2 의 경우와 동일하며, 다음 단계들은 실시예 2 의 경우와 다르다. 소스전극 (6) 과 드레인전극 (7) 은 포토리소그래피를 통해 에칭단계에서 패터닝된다. 이 실시예 3 에서, 실시예 2 와는 달리, 패터닝용 레지스트를 제거하지 않고 추가의 에칭 단계에서 다시 사용된다. 즉, 소스 및 드레인전극의 단면형상을 세미 테이퍼 (semi-taper) 로 각각 형성하기 위하여, 캐소드-커플링 형 (RIE 모드) 건식 에칭이 적용된다. 다음 단계가 동일 시스템에서 연속적으로 실행될 수 있으므로 이런 형태의 에칭을 사용하는 것이 바람직하다. 동일 시스템에서 다음 단계를 연속적으로 실행함으로써, 제조시간이 짧아질 수 있고 Al의 부식이 방지될 수 있다.
연속적으로, 레지스트가 제공된 소스 및 드레인전극을 마스크로서 이용하므로써 에칭을 통해 불필요한 n+형 비정질 실리콘층을 제거하여 채널을 형성한다. 진성 비정질 실리콘 반도체층 (4) 도 국부적으로 오버에칭된다 (채널 건식 에칭 단계). 그후, 동일 챔버내에서 기판을 산소 플라즈마에 노출시키거나 진공상태를 유지하면서 다른 챔버로 반송하여 이 챔버내에서 산소 플라즈마에 노출시킨다. 레지스트는 산소 에싱되므로, 레지스트의 박리성이 향상된다. 동시에 하층 Al 의 측벽은 산화되므로, 측벽의 내식성이 향상된다. 진성 비정질 실리콘 반도체층의 에칭표면 (일반적으로 백 채널 (back-channel) 이라 함) 도 산화된다.
이에 따라, 백 채널의 절연특성이 향상되고 백 채널은 불활성으로 된다. 즉, 게이트전압을 마이너스로 할 때 누설전류가 쉽게 흐르지 않는다. 따라서, 바람직한 디스플레이용 액티브 매트릭스 기판이 얻어진다. 반응성이온에칭(RIE)모드에서 산소 플라즈마에 의한 기판의 산화는 산화막의 두께가 증가하므로 플라즈마 에칭 (PE) 모드의 경우에 비해 효과적이다. 또한, 소스 및 드레인 형성단계로부터 이 단계까지의 동작이 연속적으로 수행될 수 있으므로 산화는 매우 효율적이다.
다음에, 기판으로부터 레지스트가 제거된다. 그후, 상온의 순수나 온수로 기판을 세정하여도 좋다. 이것은 먼지와 에칭가스 잔류성분을 제거할 때 효과적이다.
패시베이션막 (8) 및 콘택홀을 형성하고 ITO 막을 열처리하므로써 액정 디스플레이용 액티브 매트릭스 기판을 완성하는 것은 실시예 2 의 경우와 동일하므로, 그 설명을 생략한다.
산소 플라즈마 애싱은, 건식 에칭시의 Al 의 부식을 방지하고 레지스트의 박리성을 개선하기 위하여 통상 수행되기 때문에, 게이트전극의 하층 Al 의 측벽표면은 실시예 3 의 경우에 산화된다. 하층 Al 을 습식 에칭 할 경우에는, 산소 플라즈마 처리를 수행하는 것이 특히 바람직하다.
상기 실시예가 본 발명의 바람직한 실시예 중의 하나이므로, 상기 실시예의 구체적인 수치와 재료는 제한되지 않는다. 본 발명의 요지에 벗어나지 않는 한 다양한 수정이 가능함은 물론이다.
상기한 바와 같이, 본 발명의 박막 트랜지스터와 그 제조방법은, 게이트전극을 형성하기 위해 투명절연기판상에 게이트전극 금속으로서 금속을 증착하고, 게이트전극을 피복하도록 게이트절연층, 진성 비정질 실리콘 반도체층, 및 옴접촉층을기판의 전체표면에 연속적으로 형성하고, 고주파 스퍼터 에칭을 상기 피복된 기판의 표면에 적용하여 옴접촉층의 표면으로부터 자연산화막을 제거하고, 그후 스퍼터링을 통해 게이트절연층 및 옴접촉층에 Al 을 주성분으로 하는 금속층을 형성하는 것을 특징으로 한다.
상기 구성에 따르면, 고주파 스퍼터 에칭을 통해 옴접촉층의 표면으로부터 산화가 제거되므로, 접촉저항을 줄이는 것이 가능하다.
Claims (17)
- 박막 트랜지스터 제조방법에 있어서,기판상에 게이트전극을 형성하는 단계;상기 게이트전극을 피복하도록 상기 기판상에 게이트절연층, 반도체층, 및 옴접촉층을 연속적으로 형성하는 단계;상기 반도체층 및 상기 옴접촉층을 패터닝하여 볼록형 아일랜드를 형성하는 단계;고주파 스퍼터 에칭을 사용하여, 상기 볼록형 아일랜드의 상기 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계;상기 옴접촉층, 상기 반도체층의 노출 단면, 및 게이트절연층 상에 Al 을 주성분으로 하는 금속층을 형성하는 단계; 및상기 금속층을 패터닝하여 소스 및 드레인전극을 형성하는 단계를 포함하며,상기 박막 트랜지스터는 역스태거형 박막 트랜지스터이며,상기 금속층은 알루미늄을 주성분으로 하는 금속인 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖고 상기 소스 및 드레인전극은 이중층 구조를 갖도록 패터닝되며,상기 소스 및 드레인전극을 구성하는 하층금속의 측벽에 산화층이 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 반도체층은 진성 비정질 실리콘으로 이루어지고 상기 옴접촉층은 n 형 불순물로 도핑된 비정질 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 금속층은 0.5 내지 3 wt% 의 실리콘을 포함하고 나머지는 알루미늄인재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 고주파 스퍼터 에칭은 산화성이 아닌 가스를 사용하여 수행되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 자연산화막을 제거하는 상기 단계부터 스퍼터링을 통해 상기 금속층을 형성하는 상기 단계를 개시하기 전까지의 시간은 1분 이하인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 게이트전극의 폭은 상기 아일랜드의 옴접촉층 및 상기 반도체층 각각의 폭보다 더 작은 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 적어도 Al 을 주성분으로 하는 금속 또는 순수 알루미늄인 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 산화층은 산소 플라즈마 애싱 단계를 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 Al, Mo, 및 Cr 중의 하나로부터 선택된 금속으로 구성되고, 상기 반도체층은 진성 비정질 실리콘 반도체층을 포함하고, 상기 옴접촉층은 n형 불순물로 도핑된 비정질 실리콘을 포함하고, 상기 소스 및 드레인전극은 0.5 내지 3 wt% 의 실리콘을 포함하는 알루미늄으로 구성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극이 Al 을 주성분으로 하는 금속과 순수 알루미늄 중의 어느 하나인 하층금속과 전이금속인 하층금속으로 구성된 이중층 구조를 갖고 상기 소스 및 드레인전극이 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖는 단자영역과 박막 트랜지스터 영역을 피복하도록 패시베이션막을 형성하는 단계; 상기 드레인전극의 화소전극과 접속되는 영역상의 상기 패시베이션막과 상기 게이트 및 소스전극의 단자부 상의 상기 패시베이션막에 상층금속을 노출시키기 위한 콘택홀을 형성하는 단계; 및 상기 콘택홀 위 및 주위에 투명전극을 형성하고 게이트단자, 소스단자, 및 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 적어도 Al 을 주성분으로 하는 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖고, 상기 소스 및 드레인전극은 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖고, 상기 소스 및 드레인전극을 패터닝하기 위해 사용된 레지스트는 제거되지 않고 상기 소스 및 드레인전극의 단면형상을 각각 세미 테이퍼로 형성하기 위한 에칭 레지스트로서 연속적으로 사용되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 청구항 제 1 항 기재의 제조방법에 의하여 얻어진 박막트랜지스터로서, 게이트전극, 소스전극 및 드레인전극은 각각 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖고 알루미늄 산화막은 상기 하층전극의 단면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서,상기 하층전극은 0.5 내지 3 wt% 의 실리콘을 포함하는 알루미늄으로 이루어지고 상기 상층전극은 금속 Ti 와 Cr 중 어느 하나로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서,상기 반도체층은 진성 비정질 실리콘 반도체층이고 상기 옴접촉층은 n형 불순물로 도핑된 비정질 실리콘층인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서,상기 게이트전극의 폭은 상기 아일랜드의 옴접촉층 및 상기 반도체층의 각각의 폭보다 더 작은 것을 특징으로 하는 박막 트랜지스터.
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