JP3331800B2 - 電子素子及びその製造方法 - Google Patents
電子素子及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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Description
【０００１】
【産業上の利用分野】本発明は、電子素子及びその製造
方法に係る。より詳細には、半導体能動層とゲート電極
との相対配置を限定し、かつ、導電体層及びオーミック
コンタクト層の離間の間隔を制御した電子素子及びその
製造方法に関する。
方法に係る。より詳細には、半導体能動層とゲート電極
との相対配置を限定し、かつ、導電体層及びオーミック
コンタクト層の離間の間隔を制御した電子素子及びその
製造方法に関する。
【０００２】
【従来の技術】従来、液晶表示装置やシャッターアレー
などに使用されるアクティブマトリックス基板に対し
て、スイッチング素子として形成される電子素子には、
図３〜図５に示す逆スタガー型の薄膜トランジスター
（ＴＦＴ）が挙げられる。 （１）図３の構造では、ａ−Ｓｉ（ｉ）からなる半導体
能動層３０３、及びａ−Ｓｉ（ｎ+）からなるオーミッ
クコンタクト層３０４の両方が、ゲート電極３０１より
大きな幅を有しているため、基板裏面から光照射する場
合、半導体能動層３０３一部に光が常時入射した状態と
なっていた。その結果、ＯＦＦ電流（ＩOF F）が上昇す
るため、Ｓ／Ｎ感度の低下があった。 （２）図４の構造では、上記（１）の問題はないが、ａ
−Ｓｉ（ｉ）からなる半導体能動層４０３の側面が、Ａ
ｌ／Ｃｒ等からなる導電体層４０５と直接コンタクトし
ているため、ＩOFFが上昇するという問題があった。 （３）図５の構造では、上記（１）及び（２）の問題は
解決できるが、半導体能動層５０３とオーミックコンタ
クト層５０４との間に、窒化シリコンからなるチャネル
保護層（エッチストッパー層）５０７を形成する工程の
増加が必要であった。
などに使用されるアクティブマトリックス基板に対し
て、スイッチング素子として形成される電子素子には、
図３〜図５に示す逆スタガー型の薄膜トランジスター
（ＴＦＴ）が挙げられる。 （１）図３の構造では、ａ−Ｓｉ（ｉ）からなる半導体
能動層３０３、及びａ−Ｓｉ（ｎ+）からなるオーミッ
クコンタクト層３０４の両方が、ゲート電極３０１より
大きな幅を有しているため、基板裏面から光照射する場
合、半導体能動層３０３一部に光が常時入射した状態と
なっていた。その結果、ＯＦＦ電流（ＩOF F）が上昇す
るため、Ｓ／Ｎ感度の低下があった。 （２）図４の構造では、上記（１）の問題はないが、ａ
−Ｓｉ（ｉ）からなる半導体能動層４０３の側面が、Ａ
ｌ／Ｃｒ等からなる導電体層４０５と直接コンタクトし
ているため、ＩOFFが上昇するという問題があった。 （３）図５の構造では、上記（１）及び（２）の問題は
解決できるが、半導体能動層５０３とオーミックコンタ
クト層５０４との間に、窒化シリコンからなるチャネル
保護層（エッチストッパー層）５０７を形成する工程の
増加が必要であった。
【０００３】したがって、基板裏面から光照射する場合
のＩOFF上昇を抑える対策としては、上記従来技術では
（３）が最も優れた構造であった。
のＩOFF上昇を抑える対策としては、上記従来技術では
（３）が最も優れた構造であった。
【０００４】しかし、上記（１）及び（２）の従来技術
には、次に示す問題がある。 （イ）ソース電極とドレイン電極の形成、及び、半導体
能動層上のオーミックコンタクト層の除去の方法は、ソ
ース電極とドレイン電極とを形成するために用いるレジ
ストマスクで、ソース電極とドレイン電極とを加工した
後、同じレジストマスクを用いて、半導体能動層上のオ
ーミックコンタクト層を加工する。そのため、導電体層
とオーミックコンタクト層を順次エッチングした場合、
導電体層端部下のオーミックコンタクト層がサイドエッ
チングされて隙間が発生しやすい。そのため、この隙間
にエッチング液等の残渣が残り、ＴＦＴ特性が劣化す
る。
には、次に示す問題がある。 （イ）ソース電極とドレイン電極の形成、及び、半導体
能動層上のオーミックコンタクト層の除去の方法は、ソ
ース電極とドレイン電極とを形成するために用いるレジ
ストマスクで、ソース電極とドレイン電極とを加工した
後、同じレジストマスクを用いて、半導体能動層上のオ
ーミックコンタクト層を加工する。そのため、導電体層
とオーミックコンタクト層を順次エッチングした場合、
導電体層端部下のオーミックコンタクト層がサイドエッ
チングされて隙間が発生しやすい。そのため、この隙間
にエッチング液等の残渣が残り、ＴＦＴ特性が劣化す
る。
【０００５】また、特に上記（３）には、次に示す問題
がある。 （ロ）オーミックコンタクト層の形成に用いるイオン注
入によって、半導体能動層が損傷を受け易い。 （ハ）チャネル保護層を形成する工程が増加するため、
製造コストが増大する。 （ニ）チャネル保護層の導入により素子段差がより大き
くなるため、段差部で電気的集中や短絡が発生しやす
い。
がある。 （ロ）オーミックコンタクト層の形成に用いるイオン注
入によって、半導体能動層が損傷を受け易い。 （ハ）チャネル保護層を形成する工程が増加するため、
製造コストが増大する。 （ニ）チャネル保護層の導入により素子段差がより大き
くなるため、段差部で電気的集中や短絡が発生しやす
い。
【０００６】
【発明が解決しようとしている課題】本発明は、上述し
たチャネル保護層を導入することなく、基板裏面から光
照射する場合のＩOFF上昇を抑えることができる電子素
子を提供することを第１の目的とする。また、第１の目
的を達成するにあたり、製造コストの低減が可能な電子
素子の製造方法を提供することを第２の目的とする。
たチャネル保護層を導入することなく、基板裏面から光
照射する場合のＩOFF上昇を抑えることができる電子素
子を提供することを第１の目的とする。また、第１の目
的を達成するにあたり、製造コストの低減が可能な電子
素子の製造方法を提供することを第２の目的とする。
【０００７】
【課題を解決するための手段】本発明の電子素子は、基
板表面にゲート電極が形成されており、前記基板および
ゲート電極を被覆するゲート絶縁膜が形成された電子素
子において、前記ゲート電極上にはゲート電極よりも幅
が狭い半導体能動層が形成されており、前記半導体能動
層上には導電層からなり相互離間されたソース電極とド
レイン電極が前記ゲート絶縁膜及び半導体能動層に直接
接触しないようにオーミックコンタクト層を介して形成
されており、さらに、同一のエッチング液により前記導
電体層及び前記オーミックコンタクト層を連続除去する
ことにより、前記オーミックコンタクト層の離間の間隔
よりも前記ソース電極と前記ドレイン電極との離間の間
隔の方が広く形成されており、かつ、前記基板は、前記
ゲート電極が形成されていない前記基板の裏面側から、
光が照射されることを特徴とする。
板表面にゲート電極が形成されており、前記基板および
ゲート電極を被覆するゲート絶縁膜が形成された電子素
子において、前記ゲート電極上にはゲート電極よりも幅
が狭い半導体能動層が形成されており、前記半導体能動
層上には導電層からなり相互離間されたソース電極とド
レイン電極が前記ゲート絶縁膜及び半導体能動層に直接
接触しないようにオーミックコンタクト層を介して形成
されており、さらに、同一のエッチング液により前記導
電体層及び前記オーミックコンタクト層を連続除去する
ことにより、前記オーミックコンタクト層の離間の間隔
よりも前記ソース電極と前記ドレイン電極との離間の間
隔の方が広く形成されており、かつ、前記基板は、前記
ゲート電極が形成されていない前記基板の裏面側から、
光が照射されることを特徴とする。
【０００８】また、本発明の電子素子における半導体能
動層としては、アモルファスシリコンを用い、オーミッ
クコンタクト層としては、半導体層に不純物が添加され
たものを用いることを特徴とする。さらに、本発明の電
子素子における導電体層としては、Ａｌ，Ｔｉ，Ｍｏ，
若しくはＣｕの金属、又は、前記金属の合金若しくは金
属化合物を用いることを特徴とする。
動層としては、アモルファスシリコンを用い、オーミッ
クコンタクト層としては、半導体層に不純物が添加され
たものを用いることを特徴とする。さらに、本発明の電
子素子における導電体層としては、Ａｌ，Ｔｉ，Ｍｏ，
若しくはＣｕの金属、又は、前記金属の合金若しくは金
属化合物を用いることを特徴とする。
【０００９】本発明の電子素子の製造方法は、基板表面
にゲート電極を形成し、前記基板およびゲート電極を被
ってゲート絶縁膜と半導体能動層をプラズマＣＶＤ法に
より連続成膜で形成し、前記半導体能動層をエッチング
加工することにより、ゲート電極真上にゲート電極より
も幅が狭い半導体能動層を形成し、前記半導体能動層上
にオーミックコンタクト層および導電体層をスパッタ法
により連続成膜で形成し、同一のエッチング液により導
電体層及び前記オーミックコンタクト層を連続除去する
ことにより、前記半導体能動層上に前記オーミックコン
タクト層を介して前記導電体層からなり互いに離間され
たソース電極およびドレイン電極を形成し、前記ソース
電極およびドレイン電極との間隔は、前記オーミックコ
ンタクト層の離間の間隔よりも広く形成されると共に、
前記半導体能動層と前記ソース電極および前記ドレイン
電極との間にはすべて前記オーミックコンタクト層が形
成されており、かつ、前記ゲート電極が形成されていな
い前記基板の裏面側には、光が前記基板に対して垂直入
射するように前記光の照射手段が配設されたことを特徴
とする。
にゲート電極を形成し、前記基板およびゲート電極を被
ってゲート絶縁膜と半導体能動層をプラズマＣＶＤ法に
より連続成膜で形成し、前記半導体能動層をエッチング
加工することにより、ゲート電極真上にゲート電極より
も幅が狭い半導体能動層を形成し、前記半導体能動層上
にオーミックコンタクト層および導電体層をスパッタ法
により連続成膜で形成し、同一のエッチング液により導
電体層及び前記オーミックコンタクト層を連続除去する
ことにより、前記半導体能動層上に前記オーミックコン
タクト層を介して前記導電体層からなり互いに離間され
たソース電極およびドレイン電極を形成し、前記ソース
電極およびドレイン電極との間隔は、前記オーミックコ
ンタクト層の離間の間隔よりも広く形成されると共に、
前記半導体能動層と前記ソース電極および前記ドレイン
電極との間にはすべて前記オーミックコンタクト層が形
成されており、かつ、前記ゲート電極が形成されていな
い前記基板の裏面側には、光が前記基板に対して垂直入
射するように前記光の照射手段が配設されたことを特徴
とする。
【００１０】また、本発明の電子素子の製造方法におい
て、エッチング液のエッチング速度が、オーミックコン
タクト層に対してよりも、前記導電体層からなるソース
電極とドレイン電極に対する方が大きいことを特徴とす
る。
て、エッチング液のエッチング速度が、オーミックコン
タクト層に対してよりも、前記導電体層からなるソース
電極とドレイン電極に対する方が大きいことを特徴とす
る。
【００１１】
【作用】請求項１に係る発明では、ゲート電極真上にゲ
ート電極よりも幅が狭い半導体能動層が形成されたた
め、基板裏面から光照射する場合のＩOFF上昇を抑える
ことができる。
ート電極よりも幅が狭い半導体能動層が形成されたた
め、基板裏面から光照射する場合のＩOFF上昇を抑える
ことができる。
【００１２】また、半導体能動層上にはオーミックコン
タクト層を介して導電体層からなり互いに離間されたソ
ース電極とドレイン電極とが形成されており、かつ、半
導体能動層とソース電極およびドレイン電極との間には
すべてオーミックコンタクト層が形成されているため、
ＩOFFの上昇が防止できる。
タクト層を介して導電体層からなり互いに離間されたソ
ース電極とドレイン電極とが形成されており、かつ、半
導体能動層とソース電極およびドレイン電極との間には
すべてオーミックコンタクト層が形成されているため、
ＩOFFの上昇が防止できる。
【００１３】さらに、オーミックコンタクト層の離間の
間隔よりもソース電極とドレイン電極との離間の間隔の
方が広く形成されているため、導電体層とオーミックコ
ンタクト層とからなる多層膜をエッチングした場合、導
電体層端部下のオーミックコンタクト層における隙間発
生が回避できる。
間隔よりもソース電極とドレイン電極との離間の間隔の
方が広く形成されているため、導電体層とオーミックコ
ンタクト層とからなる多層膜をエッチングした場合、導
電体層端部下のオーミックコンタクト層における隙間発
生が回避できる。
【００１４】請求項２に係る発明では、半導体能動層が
アモルファスシリコンで形成されたため、３５０℃以下
の低温で形成できる。これにより、大型のガラス基板に
よく適合する。
アモルファスシリコンで形成されたため、３５０℃以下
の低温で形成できる。これにより、大型のガラス基板に
よく適合する。
【００１５】請求項３に係る発明では、オーミックコン
タクト層を、半導体層に不純物が添加されたものとした
ため、アモルファスシリコンと同様に、大型のガラス基
板に形成することが可能となる。
タクト層を、半導体層に不純物が添加されたものとした
ため、アモルファスシリコンと同様に、大型のガラス基
板に形成することが可能となる。
【００１６】請求項４に係る発明では、導電体層が、Ａ
ｌ，Ｔｉ，Ｍｏ，若しくはＣｕの金属、又は、前記金属
の合金若しくは金属化合物からなるため、オーミックコ
ンタクト層の離間の間隔よりもソース電極とドレイン電
極との離間の間隔の方が広く形成する場合に、オーミッ
クコンタクト層と、ソース電極とドレイン電極を形成す
る導電体層とを、同一のエッチング液により連続除去す
ることができる。
ｌ，Ｔｉ，Ｍｏ，若しくはＣｕの金属、又は、前記金属
の合金若しくは金属化合物からなるため、オーミックコ
ンタクト層の離間の間隔よりもソース電極とドレイン電
極との離間の間隔の方が広く形成する場合に、オーミッ
クコンタクト層と、ソース電極とドレイン電極を形成す
る導電体層とを、同一のエッチング液により連続除去す
ることができる。
【００１７】請求項５に係る発明では、チャネル保護層
を形成する必要がないため、工程数を減らすことができ
る。また、オーミックコンタクト層の離間の間隔よりも
前記ソース電極と前記ドレイン電極との離間の間隔の方
を広く形成する場合、同一のエッチング液により連続除
去して形成したため、複数のマスクやエッチング液が不
要である。その結果、工程数を削減できるため、製造コ
ストを下げることが可能となる。
を形成する必要がないため、工程数を減らすことができ
る。また、オーミックコンタクト層の離間の間隔よりも
前記ソース電極と前記ドレイン電極との離間の間隔の方
を広く形成する場合、同一のエッチング液により連続除
去して形成したため、複数のマスクやエッチング液が不
要である。その結果、工程数を削減できるため、製造コ
ストを下げることが可能となる。
【００１８】請求項６に係る発明では、エッチング液の
エッチング速度を、オーミックコンタクト層に対してよ
りも、ソース電極とドレイン電極を形成する導電体層に
対する方を大きくしたため、オーミックコンタクト層の
離間の間隔よりもソース電極とドレイン電極との離間の
間隔の方を広く形成することができる。
エッチング速度を、オーミックコンタクト層に対してよ
りも、ソース電極とドレイン電極を形成する導電体層に
対する方を大きくしたため、オーミックコンタクト層の
離間の間隔よりもソース電極とドレイン電極との離間の
間隔の方を広く形成することができる。
【００１９】
【実施例】以下に実施例を挙げて本発明をより詳細に説
明するが、本発明がこれら実施例に限定されることはな
い。
明するが、本発明がこれら実施例に限定されることはな
い。
【００２０】（実施例１）本例では、ゲート絶縁膜を介
して設ける半導体能動層とゲート電極との相対位置関係
について検討した。ゲート電極の幅（Ｌｇ）は７μｍ
に、半導体能動層の幅（Ｌｓ）を変化させ、ゲート電極
と半導体能動層の片端部の相対的ずれ量を−１μｍ〜＋
１μｍの範囲で変化させた。
して設ける半導体能動層とゲート電極との相対位置関係
について検討した。ゲート電極の幅（Ｌｇ）は７μｍ
に、半導体能動層の幅（Ｌｓ）を変化させ、ゲート電極
と半導体能動層の片端部の相対的ずれ量を−１μｍ〜＋
１μｍの範囲で変化させた。
【００２１】図１は、本発明の電子素子である逆スタガ
ー型の薄膜トランジスター（ＴＦＴ）の断面構造を示す
概略図である。本例では、本発明の電子素子の製造方法
を用いて、１００×１００個のＴＦＴアレイを作製し
た。
ー型の薄膜トランジスター（ＴＦＴ）の断面構造を示す
概略図である。本例では、本発明の電子素子の製造方法
を用いて、１００×１００個のＴＦＴアレイを作製し
た。
【００２２】まず、１００ｍｍ角のガラス基板（コーニ
ング７０５９）１００を精密洗浄した後、Ｃｒ膜をスパ
ッタ法（ＳＰ）により１００ｎｍ形成し、エッチング液
（硝酸第２セリウムアンモニウム：７１％ＨＮＯ3：Ｈ2
Ｏ＝５００ｇ：１９００ｃｃ：１８７０ｃｃ）を用いて
パターニングして、ゲート電極（電極幅７μｍ）１０１
を形成した。
ング７０５９）１００を精密洗浄した後、Ｃｒ膜をスパ
ッタ法（ＳＰ）により１００ｎｍ形成し、エッチング液
（硝酸第２セリウムアンモニウム：７１％ＨＮＯ3：Ｈ2
Ｏ＝５００ｇ：１９００ｃｃ：１８７０ｃｃ）を用いて
パターニングして、ゲート電極（電極幅７μｍ）１０１
を形成した。
【００２３】次に、プラズマＣＶＤ法（ＣＶＤ）によ
り、ゲート絶縁膜１０２としてＳｉＮ x膜（膜厚３００
ｎｍ）、半導体能動層１０３としてｉ型ａ−Ｓｉ膜（膜
厚１００ｎｍ）を堆積した。各層の成膜条件は、表１に
示した。
り、ゲート絶縁膜１０２としてＳｉＮ x膜（膜厚３００
ｎｍ）、半導体能動層１０３としてｉ型ａ−Ｓｉ膜（膜
厚１００ｎｍ）を堆積した。各層の成膜条件は、表１に
示した。
【００２４】
【表１】
【００２５】続いて、エッチング液（ＨＦ：０．５４ｍ
ｏｌ／ｌ、ＨＩＯ3：０．０４ｍｏｌ／ｌ）を用いて、
半導体能動層１０３をＴＦＴ素子毎に分離した。
ｏｌ／ｌ、ＨＩＯ3：０．０４ｍｏｌ／ｌ）を用いて、
半導体能動層１０３をＴＦＴ素子毎に分離した。
【００２６】ゲート配線のコンタクトホールを形成した
後、オーミックコンタクト層１０４として、ｎ+型ａ−
Ｓｉ膜（膜厚２０ｎｍ）をスパッタ法により堆積した。
導電体層１０５として、（Ａｌ−Ｓｉ）膜（Ｓｉドー
プ）を２００ｎｍ、スパッタ法により形成した。
後、オーミックコンタクト層１０４として、ｎ+型ａ−
Ｓｉ膜（膜厚２０ｎｍ）をスパッタ法により堆積した。
導電体層１０５として、（Ａｌ−Ｓｉ）膜（Ｓｉドー
プ）を２００ｎｍ、スパッタ法により形成した。
【００２７】次に、ソース・ドレイン電極及び配線並び
にチャネル部（チャネル長３μｍ、チャネル幅６μｍ）
１０６を形成するため、ＨＦ：０．１ｍｏｌ／ｌとＨＩ
Ｏ3：０．０４ｍｏｌ／ｌを含むエッチング液（２５
℃）に２分間浸漬して、Ａｌ−Ｓｉ膜からなる導電体層
１０５と、ｎ+型ａ−Ｓｉ膜からなるオーミックコンタ
クト層１０４とを連続してエッチングした。
にチャネル部（チャネル長３μｍ、チャネル幅６μｍ）
１０６を形成するため、ＨＦ：０．１ｍｏｌ／ｌとＨＩ
Ｏ3：０．０４ｍｏｌ／ｌを含むエッチング液（２５
℃）に２分間浸漬して、Ａｌ−Ｓｉ膜からなる導電体層
１０５と、ｎ+型ａ−Ｓｉ膜からなるオーミックコンタ
クト層１０４とを連続してエッチングした。
【００２８】図２は、上記エッチング後のチャネル部を
ＳＥＭにて観察したときの模式的断面図である。図２か
ら、導電体層１０５とオーミックコンタクト層１０４と
の間に隙間は観られず、滑らかな開口部が形成されてい
ることが分かった。
ＳＥＭにて観察したときの模式的断面図である。図２か
ら、導電体層１０５とオーミックコンタクト層１０４と
の間に隙間は観られず、滑らかな開口部が形成されてい
ることが分かった。
【００２９】最後に、プラズマＣＶＤ法により、パッシ
ベーション用のＳｉＮxを４００ｎｍ堆積し、ゲート配
線、及び、ソース・ドレイン配線上の窓開けを行って、
ＴＦＴの作製を完了した。
ベーション用のＳｉＮxを４００ｎｍ堆積し、ゲート配
線、及び、ソース・ドレイン配線上の窓開けを行って、
ＴＦＴの作製を完了した。
【００３０】表２に、作製した１０4個のＴＦＴに対し
て、５０００ｃｄ／ｍ2の光源を用いて、裏面から光照
射を行った時、ＯＮ電流（ＩON）、ＯＦＦ電流
（ＩOFF）を測定した結果を纏めて示した。
て、５０００ｃｄ／ｍ2の光源を用いて、裏面から光照
射を行った時、ＯＮ電流（ＩON）、ＯＦＦ電流
（ＩOFF）を測定した結果を纏めて示した。
【００３１】
【表２】
【００３２】表２に示した本例の結果から、ゲート電極
と半導体能動層の片端部の相対的ずれ量が負の数値をと
るとき、換言すると、ゲート電極の幅より半導体能動層
の幅を狭くしたとき、ＯＦＦ電流を低くできることが分
かった。すなわち、ＯＦＦ電流を低くするためには、
半導体能動層が、ゲート絶縁膜を介してゲート電極の真
上位置に配設されること、半導体能動層の幅は、ゲー
ト電極の幅より狭いこと、が必要条件であると判断し
た。
と半導体能動層の片端部の相対的ずれ量が負の数値をと
るとき、換言すると、ゲート電極の幅より半導体能動層
の幅を狭くしたとき、ＯＦＦ電流を低くできることが分
かった。すなわち、ＯＦＦ電流を低くするためには、
半導体能動層が、ゲート絶縁膜を介してゲート電極の真
上位置に配設されること、半導体能動層の幅は、ゲー
ト電極の幅より狭いこと、が必要条件であると判断し
た。
【００３３】すなわち、本例で示したＴＦＴ構造は、バ
ックライト光がガラス基板を通して照射されても、ゲー
ト電極の幅以内に半導体能動層が隠れているため、半導
体能動層中にキャリアは発生することなく、ＯＦＦ電流
が増加しなくなった。また、本例の作製方法によれば、
以下の効果も確認された。
ックライト光がガラス基板を通して照射されても、ゲー
ト電極の幅以内に半導体能動層が隠れているため、半導
体能動層中にキャリアは発生することなく、ＯＦＦ電流
が増加しなくなった。また、本例の作製方法によれば、
以下の効果も確認された。
【００３４】（１）半導体能動層と導電体層とは直接つ
ながらず、必ずオーミックコンタクト層を介している。
したがって、ゲート電極を負にした場合、ホール電流が
ブロッキングされるため、ＯＦＦ電流の小さなＴＦＴが
得られた。
ながらず、必ずオーミックコンタクト層を介している。
したがって、ゲート電極を負にした場合、ホール電流が
ブロッキングされるため、ＯＦＦ電流の小さなＴＦＴが
得られた。
【００３５】比較例として、図４に示した半導体能動層
と導電体層が直接接触している構成で、ゲート電極と半
導体能動層の片端部の相対的ずれ量が−１μｍである試
料を作製し同様にＯＦＦ電流を測定したところ、２×１
０-11Ａであった。
と導電体層が直接接触している構成で、ゲート電極と半
導体能動層の片端部の相対的ずれ量が−１μｍである試
料を作製し同様にＯＦＦ電流を測定したところ、２×１
０-11Ａであった。
【００３６】（２）ゲート絶縁膜（ＳｉＮx）と半導体
能動層（ｉ型ａ−Ｓｉ）がＣＶＤ法によって、又は、オ
ーミックコンタクト層（ｎ+型ａ−Ｓｉ）と導電体層
（Ａｌ−Ｓｉ）がＳＰ法によって、連続的に（工程間に
大気開放が無いことを意味する）形成されるため、界面
において酸化層がほとんど形成されない。したがって、
寄生抵抗の小さな電子素子が得られた。
能動層（ｉ型ａ−Ｓｉ）がＣＶＤ法によって、又は、オ
ーミックコンタクト層（ｎ+型ａ−Ｓｉ）と導電体層
（Ａｌ−Ｓｉ）がＳＰ法によって、連続的に（工程間に
大気開放が無いことを意味する）形成されるため、界面
において酸化層がほとんど形成されない。したがって、
寄生抵抗の小さな電子素子が得られた。
【００３７】（３）導電体層を、（ＨＦ−ＨＩＯ3）で
エッチング可能なメタル、例えば、（Ａｌ−Ｓｉ）合金
膜で形成したため、導電体層とオーミックコンタクト層
（ｎ +型ａ−Ｓｉ）とを、連続エッチング（１種類のレ
ジストマスクと、２種類のエッチング液とを用いてエッ
チングすること）、又は、一括エッチング（１種類のレ
ジストマスクと、１種類のエッチング液とを用いてエッ
チングすること）することができる。したがって、導電
体層の一方（ソース電極）〜半導体能動層（チャネル）
〜導電体層の他方（ドレイン電極）の電流経路におい
て、直列接続される寄生抵抗がオーミックコンタクト層
の膜厚分（例えば、１０〜５０ｎｍ）だけであるため、
寄生抵抗が極めて小さなＴＦＴが作製可能となった。ま
た、工程数を削減できるため、低コスト化も図れた。
エッチング可能なメタル、例えば、（Ａｌ−Ｓｉ）合金
膜で形成したため、導電体層とオーミックコンタクト層
（ｎ +型ａ−Ｓｉ）とを、連続エッチング（１種類のレ
ジストマスクと、２種類のエッチング液とを用いてエッ
チングすること）、又は、一括エッチング（１種類のレ
ジストマスクと、１種類のエッチング液とを用いてエッ
チングすること）することができる。したがって、導電
体層の一方（ソース電極）〜半導体能動層（チャネル）
〜導電体層の他方（ドレイン電極）の電流経路におい
て、直列接続される寄生抵抗がオーミックコンタクト層
の膜厚分（例えば、１０〜５０ｎｍ）だけであるため、
寄生抵抗が極めて小さなＴＦＴが作製可能となった。ま
た、工程数を削減できるため、低コスト化も図れた。
【００３８】（４）オーミックコンタクト層を形成する
時、イオン注入法を用いる必要が無いため、イオン注入
特有の不純物分布による膜厚方向の不均一がない。その
結果、低抵抗のオーミックコンタクト層が形成できた。
また、イオン注入法では、イオンが半導体能動層をも突
き抜けて、ゲート絶縁膜に損傷を与えていた。しかし、
本例はＳＰ法であるため、このような不具合を回避する
ことが可能となった。さらに、イオン注入時に必要とな
る半導体能動層（チャネル）保護マスクを形成する必要
がないため、製造工程の短縮が可能となり、低コスト化
が達成できた。
時、イオン注入法を用いる必要が無いため、イオン注入
特有の不純物分布による膜厚方向の不均一がない。その
結果、低抵抗のオーミックコンタクト層が形成できた。
また、イオン注入法では、イオンが半導体能動層をも突
き抜けて、ゲート絶縁膜に損傷を与えていた。しかし、
本例はＳＰ法であるため、このような不具合を回避する
ことが可能となった。さらに、イオン注入時に必要とな
る半導体能動層（チャネル）保護マスクを形成する必要
がないため、製造工程の短縮が可能となり、低コスト化
が達成できた。
【００３９】（実施例２）本例では、導電体層の離間の
間隔Ｄｃとオーミックコンタクト層の離間の間隔Ｄｏと
の大小関係について、３つの場合（Ｄｃ＞Ｄｏ、Ｄｃ＝
Ｄｏ、Ｄｃ＜Ｄｏ）を検討した。この３つの場合を作り
分けるため、エッチング液Ｂを変えた。
間隔Ｄｃとオーミックコンタクト層の離間の間隔Ｄｏと
の大小関係について、３つの場合（Ｄｃ＞Ｄｏ、Ｄｃ＝
Ｄｏ、Ｄｃ＜Ｄｏ）を検討した。この３つの場合を作り
分けるため、エッチング液Ｂを変えた。
【００４０】Ｄｃ＝Ｄｏを実現するためには、ＨＦ：
０．１ｍｏｌ／ｌとＨＩＯ3：０．０１ｍｏｌ／ｌを含
むエッチング液を用いた。また、Ｄｃ＜Ｄｏを実現する
ためには、８５％リン酸、氷酢酸、水、及び７０％硝酸
の容量比が、１６：２：１：１となる３５℃のエッチン
グ液でまず導電体層をエッチングし、次いでＨＦ：硝
酸：酢酸の比が１：６０：１２０となるエッチング液で
オーミックコンタクト層をエッチングした。
０．１ｍｏｌ／ｌとＨＩＯ3：０．０１ｍｏｌ／ｌを含
むエッチング液を用いた。また、Ｄｃ＜Ｄｏを実現する
ためには、８５％リン酸、氷酢酸、水、及び７０％硝酸
の容量比が、１６：２：１：１となる３５℃のエッチン
グ液でまず導電体層をエッチングし、次いでＨＦ：硝
酸：酢酸の比が１：６０：１２０となるエッチング液で
オーミックコンタクト層をエッチングした。
【００４１】他の点は、実施例１と同様とした。
【００４２】表３に、作製した１０4個のＴＦＴに対し
て、キャリア移動度、閾値、ＯＮ電流、ＯＦＦ電流を測
定した結果を纏めて示した。さらに、信頼性試験を行
い、試験前後の各特性を比較した。なお、信頼性試験で
は、ＴＦＴ基板を、温度８５℃、相対湿度８５％の環境
試験器の中に設置して、１０００時間放置した。
て、キャリア移動度、閾値、ＯＮ電流、ＯＦＦ電流を測
定した結果を纏めて示した。さらに、信頼性試験を行
い、試験前後の各特性を比較した。なお、信頼性試験で
は、ＴＦＴ基板を、温度８５℃、相対湿度８５％の環境
試験器の中に設置して、１０００時間放置した。
【００４３】
【表３】
【００４４】表３に示した本例の結果から、導電体層の
離間の間隔Ｄｃが、オーミックコンタクト層の離間の間
隔Ｄｏより大きいとき、ＯＦＦ電流を低くでき、また、
ＯＮ電流、移動度も高くなる。特に、信頼性試験後の特
性が良好となった理由は、導電体層とオーミックコンタ
クト層との間に隙間が生じないため、隙間に残りやすい
汚染物による劣化が無くなったためと判断した。
離間の間隔Ｄｃが、オーミックコンタクト層の離間の間
隔Ｄｏより大きいとき、ＯＦＦ電流を低くでき、また、
ＯＮ電流、移動度も高くなる。特に、信頼性試験後の特
性が良好となった理由は、導電体層とオーミックコンタ
クト層との間に隙間が生じないため、隙間に残りやすい
汚染物による劣化が無くなったためと判断した。
【００４５】
【発明の効果】以上説明したように、請求項１に係る発
明によれば、ＯＦＦ電流（ＩOFF）の小さな電子素子が
えられる。
明によれば、ＯＦＦ電流（ＩOFF）の小さな電子素子が
えられる。
【００４６】請求項２に係る発明によれば、上記効果に
加えて、半導体能動層を大型のガラス基板に形成するこ
とが容易となる。
加えて、半導体能動層を大型のガラス基板に形成するこ
とが容易となる。
【００４７】請求項３に係る発明によれば、上記請求項
１に係る発明により得られる効果に加えて、オーミック
コンタクト層を大型のガラス基板に形成することが容易
となる。
１に係る発明により得られる効果に加えて、オーミック
コンタクト層を大型のガラス基板に形成することが容易
となる。
【００４８】請求項４に係る発明によれば、オーミック
コンタクト層の離間の間隔よりもソース電極とドレイン
電極との離間の間隔の方が広く形成する場合に、オーミ
ックコンタクト層と、導電体層からなるソース電極とド
レイン電極とを、同一のエッチング液により連続除去す
ることが可能な電子素子がえられる。
コンタクト層の離間の間隔よりもソース電極とドレイン
電極との離間の間隔の方が広く形成する場合に、オーミ
ックコンタクト層と、導電体層からなるソース電極とド
レイン電極とを、同一のエッチング液により連続除去す
ることが可能な電子素子がえられる。
【００４９】請求項５に係る発明によれば、製造工程の
短縮化ができ、低コスト化が可能な電子素子の製造方法
がえられる。
短縮化ができ、低コスト化が可能な電子素子の製造方法
がえられる。
【００５０】請求項６に係る発明によれば、オーミック
コンタクト層の離間の間隔よりもソース電極とドレイン
電極との離間の間隔の方を広く形成することが可能な電
子素子の製造方法がえられる。
コンタクト層の離間の間隔よりもソース電極とドレイン
電極との離間の間隔の方を広く形成することが可能な電
子素子の製造方法がえられる。
【図１】本発明に係る薄膜トランジスター（ＴＦＴ）の
断面構造を示す概略図である。
断面構造を示す概略図である。
【図２】図１の部分拡大図である。
【図３】従来例に係る薄膜トランジスター（ＴＦＴ）の
断面構造を示す概略図の一例である。
断面構造を示す概略図の一例である。
【図４】従来例に係る薄膜トランジスター（ＴＦＴ）の
断面構造を示す概略図の他の一例である。
断面構造を示す概略図の他の一例である。
【図５】従来例に係る薄膜トランジスター（ＴＦＴ）の
断面構造を示す概略図のさらに他の一例である。
断面構造を示す概略図のさらに他の一例である。
１００、３００、４００、５００ ガラス基板、 １０１、３０１、４０１、５０１ ゲート電極、 １０２、３０２、４０２、５０２ ゲート絶縁膜、 １０３、３０３、４０３、５０３ 半導体層、 １０４、３０４、４０４、５０４ オーミックコンタク
ト層、 １０５、３０５、４０５、５０５ 導電体層、 １０６、３０６、４０６、５０６ チャネル部、 ５０７ チャネル保護層。
ト層、 １０５、３０５、４０５、５０５ 導電体層、 １０６、３０６、４０６、５０６ チャネル部、 ５０７ チャネル保護層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−259565（ＪＰ，Ａ) 特開 平５−41391（ＪＰ，Ａ) 特開 平４−350944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (6)
- 【請求項１】 基板表面にゲート電極が形成されてお
り、前記基板およびゲート電極を被覆するゲート絶縁膜
が形成された電子素子において、 前記ゲート電極上にはゲート電極よりも幅が狭い半導体
能動層が形成されており、 前記半導体能動層上には導電層からなり相互離間された
ソース電極とドレイン電極が前記ゲート絶縁膜及び半導
体能動層に直接接触しないようにオーミックコンタクト
層を介して形成されており、 さらに、同一のエッチング液により前記導電体層及び前
記オーミックコンタクト層を連続除去することにより、 前記オーミックコンタクト層の離間の間隔よりも前記ソ
ース電極と前記ドレイン電極との離間の間隔の方が広く
形成され、 前記エッチングのエッチング速度は、前記オーミックコ
ンタクト層に対してよりも、前記導電体層からなる前記
ソース電極と前記ドレイン電極に対する方が大きくなさ
れており、 かつ、前記基板は、前記ゲート電極が形成されていない
前記基板の裏面側から、光が照射されることを特徴とす
る電子素子。 - 【請求項２】 前記半導体能動層は、アモルファスシリ
コンであることを特徴とする請求項１に記載の電子素
子。 - 【請求項３】 前記オーミックコンタクト層は、半導体
層に不純物が添加されたものであることを特徴とする請
求項１又は２に記載の電子素子。 - 【請求項４】 前記導電体層は、Ａｌ，Ｔｉ，Ｍｏ，若
しくはＣｕの金属、又は、前記金属の合金若しくは金属
化合物からなることを特徴とする請求項１乃至３のいず
れか１項に記載の電子素子。 - 【請求項５】 基板表面にゲート電極を形成し、前記基
板およびゲート電極を被ってゲート絶縁膜と半導体能動
層をプラズマＣＶＤ法により連続成膜で形成し、 前記半導体能動層をエッチング加工することにより、ゲ
ート電極真上にゲート電極よりも幅が狭い半導体層を形
成し、 前記半導体能動層上にオーミックコンタクト層および導
電体層をスパッタ法により連続成膜で形成し、同一のエ
ッチング液により導電体層及び前記オーミックコンタク
ト層を連続除去することにより、 前記半導体能動層上に前記オーミックコンタクト層を介
して前記導電体層からなり互いに離間されたソース電極
およびドレイン電極を形成し、 前記ソース電極およびドレイン電極との間隔は、前記オ
ーミックコンタクト層の離間の間隔よりも広く形成され
ると共に、前記半導体能動層と前記ソース電極および前
記ドレイン電極との間にはすべて前記オーミックコンタ
クト層が形成されており、 かつ、前記ゲート電極が形成されていない前記基板の裏
面側には、光が前記基板に対して垂直入射するように前
記光の照射手段が配設されたことを特徴とする電子素子
の製造方法。 - 【請求項６】 前記エッチング液のエッチング速度は、
前記オーミックコンタクト層に対してよりも、前記導電
体層からなる前記ソース電極と前記ドレイン電極に対す
る方が大きいことを特徴とする請求項５に記載の電子素
子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02046895A JP3331800B2 (ja) | 1995-02-08 | 1995-02-08 | 電子素子及びその製造方法 |
| KR1019960002862A KR0185815B1 (ko) | 1995-02-08 | 1996-02-07 | 전자소자 및 그 제조방법 |
| US09/899,869 US6518108B2 (en) | 1995-02-08 | 2001-07-05 | Electronic device and a method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02046895A JP3331800B2 (ja) | 1995-02-08 | 1995-02-08 | 電子素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213621A JPH08213621A (ja) | 1996-08-20 |
| JP3331800B2 true JP3331800B2 (ja) | 2002-10-07 |
Family
ID=12027935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02046895A Expired - Lifetime JP3331800B2 (ja) | 1995-02-08 | 1995-02-08 | 電子素子及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6518108B2 (ja) |
| JP (1) | JP3331800B2 (ja) |
| KR (1) | KR0185815B1 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
| TW459301B (en) | 1999-05-20 | 2001-10-11 | Nippon Electric Co | Thin-film transistor and fabrication method thereof |
| TWI336921B (en) * | 2003-07-18 | 2011-02-01 | Semiconductor Energy Lab | Method for manufacturing semiconductor device |
| US8053777B2 (en) * | 2005-03-31 | 2011-11-08 | General Electric Company | Thin film transistors for imaging system and method of making the same |
| CN100449715C (zh) * | 2006-01-23 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| KR100978264B1 (ko) | 2006-12-26 | 2010-08-26 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치 및 그 제조방법 |
| TWI330406B (en) * | 2006-12-29 | 2010-09-11 | Au Optronics Corp | A method for manufacturing a thin film transistor |
| KR102187427B1 (ko) | 2008-09-19 | 2020-12-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
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| JPH0622245B2 (ja) * | 1986-05-02 | 1994-03-23 | 富士ゼロックス株式会社 | 薄膜トランジスタの製造方法 |
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