JPWO2010109572A1 - 半導体装置 - Google Patents
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Abstract
半導体基板と、半導体基板の裏面に接する第１層と、第１層の裏面に接する第２層と、第２層よりも半導体基板から離れた位置に積層された第３層とを含む裏面電極とを備えた半導体装置であって、第１層は、シリコンを含むアルミニウム層であり、第２層は、シリコンを主成分とする層であり、第３層は、はんだ接合層である半導体装置を提供する。シリコンを主成分とする第２層が、第１層にシリコンを供給するとともに、第１層をその上層側に設けられる電極層と隔絶する。これによって、半導体基板と第１層との接触面の近傍で第１層のシリコン濃度が低減することを抑制することができ、はんだリフロー工程におけるアルミスパイクの発生を抑制することができる。
Description
本発明は、縦型半導体装置に関する。
リードフレーム等の外部部材に半導体装置を接続固定するために、半導体装置の裏面には、複数の金属層から成る裏面電極が設けられる。裏面電極と外部部材とをはんだ付けすることによって、半導体装置を外部部材に接続固定することができる。裏面電極は、例えば、半導体基板側から、アルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層、金（Ａｕ）層等が積層されることによって構成されている。半導体基板の裏面に直接Ａｌ層が形成されていると、はんだリフロー工程における熱処理等によって、半導体基板のシリコン（Ｓｉ）とＡｌ層のアルミニウムが相互拡散し、アルミスパイクが発生する。
アルミスパイクの発生を抑制するために、半導体基板の裏面に接する層（以下、第１層と呼ぶ）をシリコンとアルミニウムの合金（Ａｌ−Ｓｉ）層とすることが行われている。しかしながら、この場合においても、はんだリフロー工程においてアルミスパイクが発生することがある。
これに対して、例えば、特許文献１では、第１層であるＡｌ−Ｓｉ層と、その裏面側に積層されるＴｉ層との間に、チタンの窒化物層を形成する技術が開示されている。単に第１層をＡｌ−Ｓｉ層にした場合と比較して、第１層の裏面にさらにチタンの窒化物層を形成した場合には、アルミスパイク発生の抑制効果が高くなるとしている。
特開２００８−１７１８９０号公報
本発明者は、鋭意研究の結果、以下のことを見出すに至った。すなわち、半導体基板の裏面に接する第１層をＡｌ−Ｓｉ層とした場合、はんだリフロー工程における熱処理時に、第１層に含まれるシリコンが、半導体基板と逆方向に拡散することがある。これによって、第１層と、第１層の裏面に積層された層との間に、シリコン偏析層が発生する。このシリコン偏析層は、第１層を構成する金属材料と、第１層の裏面に積層された層を構成する金属材料との合金層となる。例えば、第１層がＡｌ−Ｓｉ層であり、第１層の裏面に接してＴｉ層が形成されている場合には、Ａｌ−Ｓｉ層とＴｉ層との間にアルミニウム、シリコン、チタンの合金（Ａｌ−Ｓｉ−Ｔｉ）層が発生する。その結果、半導体基板と第１層との接触面の近傍では、第１層のシリコン濃度が低くなり、第１層としてアルミニウム層を用いた場合と同様の状態となってしまう。すなわち、アルミスパイクが起こり易くなってしまう。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体装置の裏面電極において、半導体基板の裏面に接して設けられる第１層としてシリコンを含むアルミニウム層を用いる場合に、半導体基板と第１層との接触面の近傍において第１層のシリコン濃度が低減することを抑制することによって、はんだリフロー工程におけるアルミスパイクの発生を抑制することにある。
そこで、本発明では、半導体基板と、半導体基板の裏面に接する第１層と、第１層の裏面に接する第２層と、第２層よりも半導体基板から離れた位置に積層された第３層とを含む裏面電極とを備えた縦型半導体装置であって、第１層は、シリコンを含むアルミニウム層であり、第２層は、シリコンを主成分とする層であり、第３層は、はんだ接合層である半導体装置を提供する。
本発明では、シリコンを主成分とする第２層が、第１層の裏面に接して設けられている。第２層は、第１層にシリコンを供給するとともに、第１層をその裏面側に設けられる電極層（例えば、はんだ接合層である第３層）と隔絶する。これによって、半導体基板と第１層との接触面の近傍において第１層のシリコン濃度が低減することを抑制することができ、はんだリフロー工程におけるアルミスパイクの発生を抑制することができる。
第２層と第３層とは、接して設けられていてもよいし、その間に別の電極層が設けられていてもよい。例えば、第２層と第３層との間に、Ｔｉ層等のバリア金属層が設けられていてもよい。
第３層の裏面側に、さらに別の電極層が設けられていてもよい。例えば、第３層がＮｉ層である場合に、Ｎｉ層の裏面側にＮｉ酸化防止膜としてＡｕ層等が設けられていてもよい。
第２層としては、シリコン濃度が高く、製造工程で形成し易い、アモルファスシリコン層もしくはポリシリコン層を好適に用いることができる。
本発明によれば、半導体装置の裏面電極において、半導体基板の裏面に接して設けられる第１層としてシリコンを含むアルミニウム層を用いる場合に、半導体基板と第１層との接触面の近傍において第１層のシリコン濃度が低減することを抑制することができる。これによって、はんだリフロー工程におけるアルミスパイクの発生を抑制することができる。
以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１）第２層と第３層との間に、チタン（Ｔｉ）層が形成されている。
（特徴２）ニッケル酸化防止層として金（Ａｕ）層を用いている。
（特徴３）第１層としては、アルミニウム−シリコン合金(Ａｌ−Ｓｉ)を用いており、シリコン濃度は１ｗｔ％である。
（特徴１）第２層と第３層との間に、チタン（Ｔｉ）層が形成されている。
（特徴２）ニッケル酸化防止層として金（Ａｕ）層を用いている。
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以下、本発明の実施例について、図面を参照しながら説明する。本実施例に係る半導体装置１０は、図１に示すように、半導体基板１１、裏面電極１２、表面電極１３を備えている。半導体装置１０は、その裏面電極１２をはんだ付けすることによって、リードフレーム等の外部部材に接続固定される。裏面電極１２は、半導体基板１１の裏面全体に設けられている。
半導体基板１１には、図１に示すような縦型の絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が作り込まれている。図１に示すように、半導体基板１１は、その裏面側から順に、Ｐ＋型のコレクタ領域１１１、Ｎ＋型のバッファ領域１１２、Ｎ−型のドリフト領域１１３、Ｐ−型のボディ領域１１４が積層されている。ボディ領域１１４の表面（半導体基板１１の表面）には、Ｎ＋型のエミッタ領域１１５が設けられている。半導体基板１１の表面からボディ領域１１４を貫通し、ドリフト領域１１３に達するトレンチゲート１１６が設けられている。トレンチゲート１１６は、半導体基板１１の表面側でエミッタ領域１１５に接している。トレンチゲート１１６には、ゲート絶縁膜で被覆されているゲート電極が充填されており、ゲート電極の上面には層間絶縁膜１１７が設けられている。コレクタ領域１１１は、裏面電極１２と導通している。エミッタ領域１１５は、表面電極１３と導通している。
図２は、図１に示す裏面電極１２の拡大図である。裏面電極１２は、半導体基板１１側から、第１層としてアルミニウム−シリコン合金(Ａｌ−Ｓｉ)層１２１、第２層としてポリシリコン層１２２、第４層としてチタン（Ｔｉ）層１２４、第３層としてニッケル（Ｎｉ）層１２３、第５層として金（Ａｕ）層１２５が順に積層されている。
Ａｌ−Ｓｉ層１２１は、シリコンを含み、アルミニウムを主成分とする第１層の一例であり、半導体基板１１の裏面（コレクタ領域１１１側）に接している。本実施例では、Ａｌ−Ｓｉ層１２１のシリコン濃度は１ｗｔ％である。第１層としては、本実施例のように、Ａｌ−Ｓｉ合金を用いてもよいし、さらに銅（Ｃｕ）が加えられたＡｌ−Ｓｉ−Ｃｕ合金を用いてもよい。半導体基板との接触面の近傍における第１層のシリコン濃度は０．２５ｗｔ％以上を確保すればよく、０．５ｗｔ％以上であれば好ましい。第１層の厚さは１００〜２０００ｎｍ程度であればよい。第１層の成膜方法としては、スパッタ法が一般的であるが、蒸着法、めっき法、ＣＶＤ（Chemical Vapor Deposition）法を用いることもできる。
ポリシリコン層１２２は、シリコンを主成分とする第２層の一例であり、Ａｌ−Ｓｉ層１２１（第１層）の裏面に接している。第２層としては、製造工程において形成し易いポリシリコン層、アモルファスシリコン層を好適に用いることができるが、これに限定されない。本実施例では、ポリシリコン層１２２は、Ｔｉ層１２４（第４層）とも接している。この場合、Ｔｉ層１２４とのコンタクト形成のために、ポリシリコン層１２２は、Ｎ型の不純物を高濃度に含んでいることが望ましい。Ｎ型の不純物濃度としては、Ｔｉ層１２４とオーミック接触する濃度が好ましく、例えば、１．０×１０１５ｃｍ−３以上とすることができる。第２層の成膜方法としては、スパッタ法が一般的であるが、蒸着法やＣＶＤ法を用いることもできる。
第２層の膜厚は、はんだリフロー工程の条件（例えば熱処理温度）に応じて調整する。はんだリフロー工程が３５０〜４００℃程度のリフロー温度で実施される場合には、第２層が５０ｎｍ以上であれば、アルミスパイクの発生を十分に抑制することができる。
Ｔｉ層１２４は、はんだ拡散防止層（バリア層）である第４層の一例であり、ポリシリコン層１２２（第２層）の裏面に接している。第４層としては、本実施例で用いているＴｉのほか、Ｍｏ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｗ、Ｃｏ等を好適に用いることができる。第４層の膜厚は、５０〜５００ｎｍ程度であればよい。第４層の成膜方法としては、スパッタ法が一般的であるが、蒸着法やＣＶＤ法を用いることもできる。尚、第４層は、本発明の実施形態に係る裏面電極において必須の構成ではなく、第４層が設けられていなくてもよい。この場合、第３層が第２層の裏面に接して設けられる。
Ｎｉ層１２３は、はんだ接合層である第３層の一例であり、Ｔｉ層１２４（第４層）の裏面に接している。第３層としては、はんだと共晶を形成できる材料を用いることができ、本実施例で用いているＮｉのほか、Ｃｕ等を好適に用いることができる。第３層の膜厚は、１００〜２０００ｎｍ程度であればよい。第３層の成膜方法としては、スパッタ法が一般的であるが、蒸着法、めっき法、ＣＶＤ法を用いることもできる。
Ａｕ層１２５は、第３層の酸化防止層である第５層の一例であり、Ｎｉ層１２３（第３層）の裏面に接している。第５層としては、第３層の表面酸化を防止し、はんだとの濡れ性を確保できる材料を利用でき、Ａｕ、Ａｇなどを好適に用いることができる。第５層の膜厚は、１０〜５００ｎｍ程度であればよい。第５層の成膜方法としては、スパッタ法が一般的であるが、蒸着法、めっき法、ＣＶＤ法を用いることもできる。尚、第５層は、本発明の実施形態に係る裏面電極において必須の構成ではなく、第５層が設けられていなくてもよい。
半導体装置１０は、はんだリフロー工程によって外部部材と電気的に接続される。はんだリフロー工程において行われる熱処理によって、半導体装置１０の裏面電極１２を構成するＮｉ層１２３（はんだ接合層である第３層）等の一部とはんだの一部が合金を形成する。これによって、半導体基板１０の裏面電極１２と、外部部材とがはんだを介して接続される。
図５は、ポリシリコン層（第２層）を有していない従来の裏面電極８２のはんだリフロー工程後の状態を説明する図である。従来の裏面電極８２（はんだリフロー工程前の状態）では、Ａｌ−Ｓｉ層８２１の裏面に接してＴｉ層８２４が設けられ、そのさらに裏面に、Ｎｉ層８２３、Ａｕ層８２５が積層される。従来の裏面電極８２を用いた半導体装置の場合、はんだリフロー工程で行われる熱処理の条件（例えば温度条件）によっては、はんだリフロー工程後に、図５に示すように、Ａｌ−Ｓｉ層８２１に含まれるシリコンがＴｉ層８２４側に拡散し、Ａｌ−Ｓｉ層８２１とＴｉ層８２４との間にアルミニウム、シリコン、チタンの合金（Ａｌ−Ｓｉ−Ｔｉ）層８８０が発生する。その結果、半導体基板８１とＡｌ−Ｓｉ層８２１との接触面の近傍では、Ａｌ−Ｓｉ層８２１のシリコン濃度が低くなる。これによって、半導体基板８１のシリコンがＡｌ−Ｓｉ層８２１に拡散するとともに、Ａｌ−Ｓｉ層８２１のアルミニウムが半導体基板８１側に突起状に侵入し、アルミスパイク８８１が発生する。
本実施例に係る裏面電極１２では、図２に示すように、半導体基板側から順に、Ａｌ−Ｓｉ層１２１、ポリシリコン層１２２、Ｔｉ層１２４、Ｎｉ層１２３、Ａｕ層１２５が積層されている。ポリシリコン層１２２は、Ａｌ−Ｓｉ層１２１にシリコンを供給するとともに、Ａｌ−Ｓｉ層１２１をＴｉ層１２４と隔絶する。ポリシリコン層１２２からＡｌ−Ｓｉ層１２１にシリコンが供給されるため、はんだリフロー工程においてＡｌ−Ｓｉ層１２１のシリコン濃度が減少することを抑制できる。また、Ａｌ−Ｓｉ層１２１とＴｉ層１２４とがポリシリコン層１２２によって隔絶されているため、はんだリフロー工程においてＡｌ−Ｓｉ層１２１に含まれるＡｌ、Ｓｉと、Ｔｉ層１２４に含まれるＴｉが合金を形成することを抑制できる。すなわち、Ａｌ−Ｓｉ層１２１の裏面（半導体基板１１と逆側の面）側にＡｌ−Ｓｉ−Ｔｉ層が発生して、Ａｌ−Ｓｉ層１２１のシリコン濃度が減少することを抑制できる。上記のとおり、本実施例によれば、ポリシリコン層１２２によって、半導体基板１１とＡｌ−Ｓｉ層１２１との接触面の近傍においてＡｌ−Ｓｉ層１２１のシリコン濃度が低減することを抑制することができる。これによって、アルミスパイク発生を効果的に抑制することができる。
上記においては、裏面電極は、半導体基板の裏面の全面を被覆するように設けられていたが、半導体基板の裏面の一部に設けられていてもよい。例えば、図３に示す半導体装置３０のように、半導体基板３１の活性領域（有効領域）３１１の裏面にのみ、実施例１に係る裏面電極１２が設けられており、電気伝導に寄与しない不活性領域（無効領域）３１２の裏面には、第２層（ポリシリコン層）を有さない従来の裏面電極８２が設けられていてもよい。
不活性領域３１２には、例えば、図３に示すように、半導体基板３１の表面側にはＰ型の拡散領域３１８、３１９のみが形成されており、その表面に層間絶縁膜３１７が設けられている。活性領域３１１には、実施例１と同様のＩＧＢＴが作り込まれているので、重複説明を省略する。半導体基板３１の表面には、表面電極３３が設けられている。
また、図４に示すように、ＩＧＢＴ領域４１１とダイオード領域４１２が１つの半導体基板４１に一体に形成された半導体装置４０においては、ＩＧＢＴ領域４１１の裏面にのみ実施例１に係る裏面電極１２が設けられており、ダイオード領域４１２の裏面においては、第１層（Ａｌ−Ｓｉ層）、第２層（ポリシリコン層）を有さない裏面電極９２が設けられていてもよい。
すなわち、半導体基板４１は、裏面側がＰ＋層４０１となっているＩＧＢＴ領域４１１と、裏面側がＮ＋層４０２となっているダイオード領域４１２とを備えている。Ｐ＋層４０１、Ｎ＋層４０２の上面側の構成は、ＩＧＢＴ領域４１１とダイオード領域４１２で共通しており、Ｎ−層４０３、Ｐ−層４０４が順に積層されている。Ｐ−層４０４の表面には、Ｎ＋層４０５とＰ＋層４０６が設けられている。半導体基板４１の表面からＰ−層４０４を貫通し、Ｎ−層４０３に達するトレンチゲート４１６が設けられている。トレンチゲート４１６は、Ｎ＋層４０５に接している。トレンチゲート４１６には、ゲート絶縁膜で被覆されているゲート電極が充填されており、ゲート電極の上面には層間絶縁膜４１７が設けられている。Ｐ＋層４０１の裏面には裏面電極１２が設けられており、Ｎ＋層４０２の裏面には裏面電極９２が設けられている。Ｎ＋層４０５とＰ＋層４０６は、表面電極４３と導通している。
図４に示すように、ダイオード領域４１２では、半導体基板４１の裏面側がＮ型であるため、半導体基板４１に接する電極層としてＴｉ層を用いることができる。ダイオード領域４１２では、第１層、第２層を有さない裏面電極９２を利用することができるため、製造コストを低減することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Claims (2)
- 半導体基板と、半導体基板の裏面に接する第１層と、第１層の裏面に接する第２層と、第２層よりも半導体基板から離れた位置に積層された第３層とを含む裏面電極とを備えた縦型半導体装置であって、
前記第１層は、シリコンを含むアルミニウム層であり、
前記第２層は、シリコンを主成分とする層であり、
前記第３層は、はんだ接合層であることを特徴とする縦型半導体装置。 - 前記第２層は、アモルファスシリコン層もしくはポリシリコン層であることを特徴とする請求項１に記載の縦型半導体装置。
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