JP2007005368A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 半導体装置の性能の向上を図る。
【解決手段】 半導体基板１ｆの主面１ａに形成した第１メタル膜１ｈおよび裏面１ｂに形成した第２メタル膜１ｊそれぞれの上に、両面同時に無電解のＮｉめっき膜１ｐと無電解のＡｕめっき膜１ｑを順次形成することにより、半導体基板１ｆの主面１ａと裏面１ｂの両面において半田接続を可能にすることができる。これにより、大電流が流れる主面１ａ側のソース電極１ｃにおいても半田を介してリードと接続することができ、寄生抵抗、寄生インダクタンスおよび熱抵抗を下げることができる。その結果、半導体装置６の性能の向上を図ることができる。
【選択図】 図３

Description

本発明は、半導体製造技術に関し、特に、半導体装置の性能の向上に適用して有効な技術に関する。
半導体装置の表面電極第一層は表面電極パッドの材料と密着性の良い材料からなり、表面電極第二層は、はんだバンプの材料と密着性の良い材料からなり、裏面電極第一層は、裏面電極パッドの材料と密着性の良い材料からなり、裏面電極第二層は、はんだバンプの材料と密着性の良い材料からなる（例えば、特許文献１参照）。
特開２００１−２７４１９１号公報（図２）
車載用のＩＧＢＴ（Insulated Gate BipolarTransistor) やパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) 等の半導体素子を有する半導体パッケージでは、ドレイン電極は、半導体基板の裏面にて板状のリードに半田接続される。
一方、表面側のゲート電極とソース電極には、Ａｌ（アルミニウム）またはＡｕ（金）の導電性のワイヤが接続され、さらにこのワイヤが板状のリードに接続される。
しかしながら、ソース電極には、例えば、定格２００アンペアの大電流が流れる場合があり、その際、ワイヤ接続では、寄生抵抗、寄生インダクタンスおよび熱抵抗の面でデバイス性能を劣化させることが問題となる。
また、半導体基板が薄く、かつ鉛フリー半田対応により厚いＮｉ膜が必要な場合、片面のみのＮｉめっきでは、半導体基板に反りが発生し、その後の処理工程に悪影響を及ぼすことが問題となる。
また、Ｎｉめっきを形成する際には、最表面にＡｌ系（例えば、ＡｌＳｉ、ＡｌＣｕ、ＡｌＣｕＳｉ等）の層が必要となるが、Ｓｉの半導体基板の裏面に直接Ａｌを接触させると、相互拡散によりＡｌスパイクと呼ばれるＡｌの一部が半導体基板側に入り込む現象が起こる。その場合、半導体基板の裏面に浅い不純物拡散層が形成されていると、特性がダメージを受けることが問題となる。
本発明の目的は、半導体装置の性能の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造工程の短縮化を図ることができる技術を提供することにある。
さらに、本発明の他の目的は、半導体装置の製造コストの低減化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、半導体基板の主面にＡｌを主成分とする第１メタル膜を形成する工程と、半導体基板の裏面に第１Ａｌ層／Ｔｉ層／第２Ａｌ層からなる第２メタル膜を、第１Ａｌ層の厚さ＜第２Ａｌ層の厚さとなるように形成する工程と、第２メタル膜を熱処理する工程と、第１および第２メタル膜上に無電解Ｎｉめっき膜を形成する工程と、主面と裏面のＮｉめっき膜上に無電解Ａｕめっき膜を形成する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体基板の主面に形成した第１メタル膜および裏面に形成した第２メタル膜それぞれの上に、両面同時に無電解Ｎｉめっき膜と無電解Ａｕめっき膜を順次形成することにより、半導体基板の主面と裏面の両面において半田接続を可能にすることができる。これにより、大電流が流れる主面側のソース電極においても半田を介して板状のリードと接続することができ、寄生抵抗、寄生インダクタンスおよび熱抵抗を下げることができる。その結果、半導体装置の性能の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置が組み込まれた半導体パッケージの構造の一例を示す断面図、図２は図１に示す半導体パッケージにおける半導体装置の各電極の接続状態の一例を示す拡大部分断面図、図３は図１に示す半導体装置の主面の電極と裏面の電極の構造の一例を示す拡大部分断面図、図４は図３に示す主面と裏面の電極の形成方法の手順の一例を示すプロセスフロー図である。また、図５は第１の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図、図６は第２の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図、図７は第３の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図である。
本実施の形態の半導体装置は、図１に示す車載用のＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体パッケージ７に搭載されるものであり、半導体チップ１の表裏面の電極に、半田接続用のメタル電極であるＵＢＭ（Under Bump Metal）が形成されている。
図１に示す半導体パッケージ７は、図２に示す本実施の形態の半導体装置６が搭載されたパッケージ構造の一例を示すものである。その構成は、トランジスタ等の半導体素子が形成された半導体チップ１と、半導体チップ１の主面１ａのソース電極１ｃと電気的に接続されたリード５ａと、半導体チップ１の主面１ａのゲート電極１ｄとワイヤ３を介して電気的に接続されたリード５ｂと、半導体チップ１の裏面１ｂのドレイン電極１ｅと電気的に接続されたリード５ｃと、半導体チップ１およびワイヤ３を封止する封止体２とからなる。
なお、半導体装置６は、半導体チップ１と、その主面１ａに形成されたソース電極１ｃおよびゲート電極１ｄと、裏面１ｂに形成されたドレイン電極１ｅとを有するものである。
さらに、本実施の形態の半導体装置６は、ソース電極１ｃが半田接続でリード５ａと電気的に接続されるため、ソース電極１ｃとリード５ａの間に半田４が介在されている。また、裏面１ｂのドレイン電極１ｅも半田接続でリード５ｃと電気的に接続されるため、ドレイン電極１ｅとリード５ｃの間にも半田４が介在されている。
したがって、図３に示すように、ソース電極１ｃおよびドレイン電極１ｅそれぞれの外側寄りには無電解のＮｉめっき膜１ｐと、その上（外側）に配置された無電解のＡｕめっき膜１ｑとが形成されている。例えば、半田４として、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）から成る鉛フリー半田を採用する場合、この鉛フリー半田と合金を形成するＵＢＭとなるために、Ｎｉめっき膜１ｐのＮｉが必要となり、さらに、Ｎｉの表面酸化防止を目的としてＡｕめっき膜１ｑが、半田４とＮｉめっき膜１ｐの間に介在されている。
また、図１に示すように封止体２の裏面２ａには、それぞれのリード５ａ，５ｂ，５ｃの一部が露出しており、これらの露出した部分が半導体パッケージ７の外部端子となっている。
なお、リード５ａ，５ｂ，５ｃは、例えば、薄い銅板等から形成されている。また、半導体チップ１は、例えば、シリコンから成る。
また、ワイヤ３は、例えば、金線であり、封止体２を形成する樹脂は、例えば、熱硬化性のエポキシ樹脂等からなる。
次に、本実施の形態の半導体装置の製造方法を、図４に示すプロセスフローに沿って説明する。
まず、図４のステップＳ１に示す基板準備を行う。ここでは、図３に示すように、主面１ａと、前記主面１ａと対向する裏面１ｂとを有しており、かつシリコン等によって形成された半導体基板１ｆを準備する。
その後、半導体基板１ｆの主面１ａにトランジスタ等の半導体素子を形成する。
その後、ステップＳ２に示す絶縁膜形成を行う。ここでは、半導体基板１ｆの主面１ａ上に、ＳｉＯ2 を主成分とする絶縁膜１ｇを形成する。その後、ソース電極１ｃおよびゲート電極１ｄのそれぞれのパターンに応じてエッチング等を行って所望のパターンを削る。
その後、ステップＳ３に示す第１メタル膜１ｈを形成する。すなわち、半導体基板１ｆの主面１ａの絶縁膜１ｇが除去された箇所（ソースおよびゲート電極形成箇所）に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜１ｈを形成する。
第１メタル膜１ｈは、例えば、Ａｌ、ＡｌＳｉ、ＡｌＣｕ、ＡｌＣｕＳｉ等のＡｌ系の金属膜であり、Ａｌを主成分とすることで、第１メタル膜１ｈの上に無電解のＮｉめっき膜１ｐを形成することが可能になる。
その後、ステップＳ４に示す保護膜形成を行う。ここでは、主面１ａの絶縁膜１ｇ上に保護膜１ｉを形成する。保護膜１ｉは、例えば、ポリイミド樹脂によって形成されている。
その後、ステップＳ５に示す第２メタル膜形成を行う。ここでは、半導体基板１ｆの裏面１ｂに、無電解めっきの下地金属膜となる第２メタル膜１ｊを形成する。第２メタル膜１ｊは、例えば、第１Ａｌ層１ｋ／Ｔｉ層１ｍ／第２Ａｌ層１ｎからなり、そのうち、半導体基板１ｆの裏面１ｂに直接接触する第１Ａｌ層１ｋは、Ａｌスパイクが発生しない程度に薄く（例えば、厚さ0.１μｍ未満）形成する。
したがって、第１Ａｌ層１ｋの厚さ＜第２Ａｌ層１ｎの厚さとなるように第２メタル膜１ｊを形成する。
なお、第２メタル膜１ｊの形成については、例えば、スパッタもしくは蒸着等によって基板側から第１Ａｌ層１ｋ、Ｔｉ層１ｍ、第２Ａｌ層１ｎの順に積層して形成する。
これにより、第２メタル膜１ｊの最表面に第２Ａｌ層１ｎが配置されているため、第２メタル膜１ｊの上に無電解のＮｉめっき膜１ｐを形成することが可能になる。
その後、第２メタル膜１ｊを熱処理する。前記熱処理により、裏面１ｂの接触抵抗を下げることができ、半導体素子の特性を向上できる。
前記熱処理後、ステップＳ６に示すように無電解Ｎｉめっき膜形成を行う。ここでは、主面１ａ側の第１メタル膜１ｈ上と裏面１ｂ側の第２メタル膜１ｊ上に対して、両面同時に無電解のＮｉめっき膜１ｐを形成する。
なお、Ｎｉめっき形成は、例えば、所定のめっき液に半導体基板１ｆを浸して、Ａｌ上にＮｉめっきを成長させて形成する。
両面のＮｉめっき膜形成後、ステップＳ７に示す無電解Ａｕめっき膜形成を行う。ここでは、主面１ａ側と裏面１ｂ側のＮｉめっき膜１ｐ上に対して、両面同時に無電解のＡｕめっき膜１ｑを形成する。
Ａｕめっき形成は、Ｎｉめっき形成と同様に、例えば、所定のめっき液に半導体基板１ｆを浸して、Ｎｉめっき膜１ｐ上にＡｕめっきを成長させて形成する。
これにより、半導体基板１ｆの主面１ａに半田接続が可能なソース電極１ｃとゲート電極１ｄが形成され、さらに、主面１ａにも半田接続が可能なドレイン電極１ｅが形成される。
その後、半導体基板１ｆをダイシングして個々の半導体装置６を形成する。
なお、この半導体装置６の状態で出荷してもよいし、図１に示すような半導体パッケージ７に組み上げて出荷してもよい。
半導体パッケージ７の組み立ては、まず、図２に示すように、ドレイン用のリード５ｃ上に半田４を介して半導体チップ１を接続する。すなわち、半導体チップ１の裏面１ｂのドレイン電極１ｅをリード５ｃと半田接続する。
その後、半導体チップ１の主面１ａのソース電極１ｃを半田４を介してリード５ａと半田接続する。
一方、半導体チップ１の主面１ａのゲート電極１ｄは、ワイヤボンディングを行ってリード５ｂと電気的に接続する。すなわち、ゲート電極１ｄとリード５ｂとを金線などの導電性のワイヤ３で電気的に接続する。
その後、樹脂封止を行って封止体２を形成し、図１に示すような半導体パッケージ７を組み上げる。
本実施の形態の半導体装置の製造方法によれば、半導体基板１ｆの主面１ａに形成した第１メタル膜１ｈ、および裏面１ｂに形成した第２メタル膜１ｊそれぞれの上に、両面同時に無電解のＮｉめっき膜１ｐと無電解のＡｕめっき膜１ｑを順次形成することにより、半導体基板１ｆの主面１ａと裏面１ｂの両面において半田接続を可能にすることができる。
これにより、大電流が流れる主面１ａ側のソース電極１ｃにおいても半田４を介して板状のリード５ａと接続することができ、寄生抵抗、寄生インダクタンスおよび熱抵抗を下げることができる。その結果、半導体装置６の性能の向上を図ることができる。
また、半導体基板１ｆの主面１ａと裏面１ｂの両面の電極に対して、同時に無電解めっき形成技術を適用できるため、その結果、半導体装置６の製造工程の短縮化を図ることができるとともに、半導体装置６の製造コストの低減化を図ることができる。
また、半導体基板１ｆの主面１ａと裏面１ｂの両面の電極に対して、半導体基板１ｆの反りが問題となるような処理工程を終えた後に、最終段階で両面同時に無電解めっき処理を行うため、半導体基板１ｆの反りの問題を回避することができる。
また、半導体基板１ｆの裏面１ｂのドレイン電極１ｅの第２メタル膜１ｊにおいて、半導体基板１ｆに接する第１Ａｌ層１ｋと、外側の第２Ａｌ層１ｎとの間にＴｉ層１ｍを介在させるとともに、第１Ａｌ層１ｋの厚さを、例えば、0.１μｍ未満程度に薄く、かつ第１Ａｌ層１ｋの厚さ＜第２Ａｌ層１ｎの厚さとなるように第２メタル膜１ｊを形成することにより、Ａｌスパイクの発生を防ぐことができる。すなわち、第１Ａｌ層１ｋが薄く、かつＴｉ層１ｍがバリアになるため、Ａｌスパイクの発生を阻止することができる。
その結果、半導体基板１ｆの裏面１ｂに浅い不純物拡散層が形成されている場合であっても特性がダメージを受けることを回避できる。
次に本実施の形態の変形例について説明する。
図５は、第１の変形例の半導体装置６の構成を示すものであり、第２メタル膜１ｊの構成を、基板側から順にＮｉＳｉ層１ｒ／Ｔｉ層１ｍ／Ａｌ層１ｓとなるように形成したものである。第２メタル膜１ｊのＮｉＳｉ層１ｒを形成する際に、まずＮｉ層を形成し、その後に熱処理を行って前記ＮｉＳｉ層１ｒ（シリサイド）を形成する。
その際、Ｔｉ層１ｍがバリアになって外側のＡｌ層１ｓのＡｌの内側への侵入を防ぐため、Ａｌスパイクの発生を阻止することができる。これにより、図３に示す半導体装置６と同様の効果を得ることができる。
図６は、第２の変形例の半導体装置６の構成を示すものであり、第２メタル膜１ｊの構成を、基板側から順にＮｉＳｉ層１ｒ／Ｍｏ層１ｔ／Ａｌ層１ｓとなるように形成したものである。図５の半導体装置６と同様に、第２メタル膜１ｊのＮｉＳｉ層１ｒを形成する際に、まずＮｉ層を形成し、その後に熱処理を行って前記ＮｉＳｉ層１ｒ（シリサイド）を形成する。
その際、Ｍｏ層１ｔがバリアになって外側のＡｌ層１ｓのＡｌの内側への侵入を防ぐため、Ａｌスパイクの発生を阻止することができる。これにより、図３に示す半導体装置６と同様の効果を得ることができる。
図７は、第３の変形例の半導体装置６の構成を示すものであり、第２メタル膜１ｊの構成を、基板側から順に第１Ａｌ層１ｋ／第２Ａｌ層１ｎとし、その際、第１Ａｌ層１ｋの厚さを、例えば、0.１μｍ未満程度に薄く、かつ第１Ａｌ層１ｋの厚さ＜第２Ａｌ層１ｎの厚さとなるように第２メタル膜１ｊを形成する。
なお、第２メタル膜１ｊ形成時には、まず、第１Ａｌ層１ｋをＡｌスパイクが発生しない程度に薄く形成し、その後に第１Ａｌ層１ｋを熱処理し、前記熱処理後、第１Ａｌ層１ｋ上に第２Ａｌ層１ｎを形成する。
熱処理を行っても第１Ａｌ層１ｋはＡｌスパイクが発生しない程度に薄く形成されているため、Ａｌスパイクの発生を阻止することができる。これにより、図３に示す半導体装置６と同様の効果を得ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置６のゲート電極１ｄがワイヤ３を介してリード５ｂに電気的に接続されている場合を説明したが、半導体装置６は、そのゲート電極１ｄが半田接続によってリード５ｂと電気的に接続されていてもよい。
本発明は、無電解Ｎｉ＋Ａｕめっきを行う半導体装置の製造方法に好適である。
本発明の実施の形態の半導体装置が組み込まれた半導体パッケージの構造の一例を示す断面図である。 図１に示す半導体パッケージにおける半導体装置の各電極の接続状態の一例を示す拡大部分断面図である。 図１に示す半導体装置の主面の電極と裏面の電極の構造の一例を示す拡大部分断面図である。 図３に示す主面と裏面の電極の形成方法の手順の一例を示すプロセスフロー図である。 本発明の第１の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図である。 本発明の第２の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図である。 本発明の第３の変形例の半導体装置の主面の電極と裏面の電極の構造を示す拡大部分断面図である。
符号の説明
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ ソース電極
１ｄ ゲート電極
１ｅ ドレイン電極
１ｆ 半導体基板
１ｇ 絶縁膜
１ｈ 第１メタル膜
１ｉ 保護膜
１ｊ 第２メタル膜
１ｋ 第１Ａｌ層
１ｍ Ｔｉ層
１ｎ 第２Ａｌ層
１ｐ Ｎｉめっき膜
１ｑ Ａｕめっき膜
１ｒ ＮｉＳｉ層
１ｓ Ａｌ層
１ｔ Ｍｏ層
２ 封止体
２ａ 裏面
３ ワイヤ
４ 半田
５ａ，５ｂ，５ｃ リード
６ 半導体装置
７ 半導体パッケージ

Claims (5)

  1. （ａ）主面と、前記主面と対向する裏面とを有する半導体基板を準備する工程と、
    （ｂ）前記半導体基板に半導体素子を形成する工程と、
    （ｃ）前記半導体基板の前記主面に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜を形成する工程と、
    （ｄ）前記半導体基板の前記裏面に、第１Ａｌ層／Ｔｉ層／第２Ａｌ層からなる第２メ
    タル膜を、前記第１Ａｌ層の厚さ＜前記第２Ａｌ層の厚さとなるように形成する工程と、
    （ｅ）前記第２メタル膜を熱処理する工程と、
    （ｆ）前記第１および第２メタル膜上に無電解のＮｉめっき膜を形成する工程と、
    （ｇ）前記主面と裏面の前記Ｎｉめっき膜上に無電解のＡｕめっき膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. （ａ）主面と、前記主面と対向する裏面とを有する半導体基板を準備する工程と、
    （ｂ）前記半導体基板に半導体素子を形成する工程と、
    （ｃ）前記半導体基板の前記主面に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜を形成する工程と、
    （ｄ）前記半導体基板の前記裏面に、ＮｉＳｉ層／Ｔｉ層／Ａｌ層からなる第２メタル膜を形成する工程と、
    （ｅ）前記第１および第２メタル膜上に無電解のＮｉめっき膜を形成する工程と、
    （ｆ）前記主面と裏面の前記Ｎｉめっき膜上に無電解のＡｕめっき膜を形成する工程とを有し、
    前記（ｄ）工程において、前記第２メタル膜のＮｉＳｉ層を形成する際に、Ｎｉ層を形成した後に熱処理を行って前記ＮｉＳｉ層を形成することを特徴とする半導体装置の製造方法。
  3. （ａ）主面と、前記主面と対向する裏面とを有する半導体基板を準備する工程と、
    （ｂ）前記半導体基板に半導体素子を形成する工程と、
    （ｃ）前記半導体基板の前記主面に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜を形成する工程と、
    （ｄ）前記半導体基板の前記裏面に、ＮｉＳｉ層／Ｍｏ層／Ａｌ層からなる第２メタル膜を形成する工程と、
    （ｅ）前記第１および第２メタル膜上に無電解のＮｉめっき膜を形成する工程と、
    （ｆ）前記主面と裏面の前記Ｎｉめっき膜上に無電解のＡｕめっき膜を形成する工程とを有し、
    前記（ｄ）工程において、前記第２メタル膜のＮｉＳｉ層を形成する際に、Ｎｉ層を形成した後に熱処理を行って前記ＮｉＳｉ層を形成することを特徴とする半導体装置の製造方法。
  4. （ａ）主面と、前記主面と対向する裏面とを有する半導体基板を準備する工程と、
    （ｂ）前記半導体基板に半導体素子を形成する工程と、
    （ｃ）前記半導体基板の前記主面に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜を形成する工程と、
    （ｄ）前記半導体基板の前記裏面に、第１Ａｌ層／第２Ａｌ層からなる第２メタル膜を、前記第１Ａｌ層の厚さ＜前記第２Ａｌ層の厚さとなるように形成する工程と、
    （ｅ）前記第１および第２メタル膜上に無電解のＮｉめっき膜を形成する工程と、
    （ｆ）前記主面と裏面の前記Ｎｉめっき膜上に無電解のＡｕめっき膜を形成する工程とを有し、
    前記（ｄ）工程において、前記第１Ａｌ層を形成した後に前記第１Ａｌ層を熱処理し、その後、前記第１Ａｌ層上に前記第２Ａｌ層を形成することを特徴とする半導体装置の製造方法。
  5. （ａ）主面と、前記主面と対向する裏面とを有する半導体基板を準備する工程と、
    （ｂ）前記半導体基板に半導体素子を形成する工程と、
    （ｃ）前記半導体基板の前記主面に、Ａｌを主成分とし、かつ前記半導体素子と電気的に接続する第１メタル膜を形成する工程と、
    （ｄ）前記半導体基板の前記裏面に、第１Ａｌ層／Ｔｉ層／第２Ａｌ層からなる第２メ
    タル膜を、前記第１Ａｌ層の厚さ＜前記第２Ａｌ層の厚さとなるように形成する工程と、
    （ｅ）前記第２メタル膜を熱処理する工程と、
    （ｆ）前記第１および第２メタル膜上に無電解のＮｉめっき膜を形成する工程と、
    （ｇ）前記主面と裏面の前記Ｎｉめっき膜上に無電解のＡｕめっき膜を形成する工程と、
    （ｈ）前記主面と裏面の前記Ａｕめっき膜上にそれぞれ半田を介してリードを接続する工程とを有することを特徴とする半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111187A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
WO2009122486A1 (ja) * 2008-03-31 2009-10-08 三菱電機株式会社 半導体装置
WO2009142077A1 (ja) * 2008-05-22 2009-11-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US8198104B2 (en) 2009-03-23 2012-06-12 Fuji Electric Co., Ltd. Method of manufacturing a semiconductor device
US8558381B2 (en) 2009-03-23 2013-10-15 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2016157882A (ja) * 2015-02-26 2016-09-01 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置
DE102016201071A1 (de) 2015-06-23 2016-12-29 Mitsubishi Electric Corporation Halbleitervorrichtung
CN110178202A (zh) * 2017-01-13 2019-08-27 三菱电机株式会社 半导体装置及其制造方法
DE102023113753A1 (de) 2022-05-25 2023-11-30 Renesas Electronics Corporation Halbleitervorrichtung und verfahren zu ihrer herstellung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5272570A (en) * 1975-12-15 1977-06-17 Fujitsu Ltd Formation of electrode of semiconductor deviced
JPS55149962U (ja) * 1980-04-03 1980-10-29
JPH0613381A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd 半導体装置及びその製造方法
JP2001274191A (ja) * 2000-03-28 2001-10-05 Toyota Central Res & Dev Lab Inc 半導体装置及び半導体装置の製造方法
JP2003007642A (ja) * 2001-06-21 2003-01-10 Toshiba Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5272570A (en) * 1975-12-15 1977-06-17 Fujitsu Ltd Formation of electrode of semiconductor deviced
JPS55149962U (ja) * 1980-04-03 1980-10-29
JPH0613381A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd 半導体装置及びその製造方法
JP2001274191A (ja) * 2000-03-28 2001-10-05 Toyota Central Res & Dev Lab Inc 半導体装置及び半導体装置の製造方法
JP2003007642A (ja) * 2001-06-21 2003-01-10 Toshiba Corp 半導体装置の製造方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111187A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
DE112008003787B4 (de) * 2008-03-31 2015-01-22 Mitsubishi Electric Corp. Halbleitervorrichtung
WO2009122486A1 (ja) * 2008-03-31 2009-10-08 三菱電機株式会社 半導体装置
JPWO2009122486A1 (ja) * 2008-03-31 2011-07-28 三菱電機株式会社 半導体装置
KR101191281B1 (ko) 2008-03-31 2012-10-16 미쓰비시덴키 가부시키가이샤 반도체장치
KR101198289B1 (ko) 2008-03-31 2012-11-07 미쓰비시덴키 가부시키가이샤 반도체장치
US8507945B2 (en) 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
US8829564B2 (en) 2008-03-31 2014-09-09 Mitsubishi Electric Corporation Semiconductor device including an IGBT
WO2009142077A1 (ja) * 2008-05-22 2009-11-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
US8198104B2 (en) 2009-03-23 2012-06-12 Fuji Electric Co., Ltd. Method of manufacturing a semiconductor device
US8558381B2 (en) 2009-03-23 2013-10-15 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2016157882A (ja) * 2015-02-26 2016-09-01 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置
CN105931954A (zh) * 2015-02-26 2016-09-07 株式会社日立功率半导体 半导体装置、半导体装置的制造方法以及电力变换装置
DE102016201071B4 (de) 2015-06-23 2022-03-17 Mitsubishi Electric Corporation Halbleitervorrichtung
US10347725B2 (en) 2015-06-23 2019-07-09 Mitsubishi Electric Corporation Semiconductor device that facilitates a reduction in the occurrences of cracking in a semiconductor layer accompanying thermal stress
DE102016201071A1 (de) 2015-06-23 2016-12-29 Mitsubishi Electric Corporation Halbleitervorrichtung
CN110178202A (zh) * 2017-01-13 2019-08-27 三菱电机株式会社 半导体装置及其制造方法
DE112017006825T5 (de) 2017-01-13 2019-10-02 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
US10896863B2 (en) 2017-01-13 2021-01-19 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing the same
CN110178202B (zh) * 2017-01-13 2023-10-27 三菱电机株式会社 半导体装置及其制造方法
DE102023113753A1 (de) 2022-05-25 2023-11-30 Renesas Electronics Corporation Halbleitervorrichtung und verfahren zu ihrer herstellung

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