JP3767585B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3767585B2
JP3767585B2 JP2003273455A JP2003273455A JP3767585B2 JP 3767585 B2 JP3767585 B2 JP 3767585B2 JP 2003273455 A JP2003273455 A JP 2003273455A JP 2003273455 A JP2003273455 A JP 2003273455A JP 3767585 B2 JP3767585 B2 JP 3767585B2
Authority
JP
Japan
Prior art keywords
film
electrode
semiconductor
substrate
plating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003273455A
Other languages
English (en)
Other versions
JP2005033130A (ja
Inventor
市治 近藤
恵次 真山
昭二 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2003273455A priority Critical patent/JP3767585B2/ja
Publication of JP2005033130A publication Critical patent/JP2005033130A/ja
Application granted granted Critical
Publication of JP3767585B2 publication Critical patent/JP3767585B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本発明は、半導体基板の表面に形成されたアルミニウム電極の表面に対してはんだ付けやワイヤボンディング等が行われる外部接続用の金属電極を形成するとともに、半導体基板の裏面に裏面電極を形成してなる半導体装置に関し、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のパワー素子等に好適である。
この種の半導体装置としては、例えば、ＩＧＢＴ等、半導体基板の素子形成面である基板表面にアルミニウム電極を形成し、基板裏面に裏面電極を形成し、表面側のアルミニウム電極に対してヒートシンク等をはんだ付けするようにしたものが提案されている（例えば、特許文献１、特許文献２参照）。
このような半導体装置の場合、フリップチップ技術のバンプ電極（例えば、特許文献３参照）を応用して、半導体基板の基板表面上において、アルミニウム電極の上に保護膜を形成し、この保護膜に開口部を形成した後、この開口部から臨むアルミニウム電極の表面上に、はんだ付け用の金属電極をメッキにより形成することが望まれる。
特開２００２−１１０８９３号公報 特開２００３−１１００６４号公報 特開昭６３−３０５５３２号公報
本発明者らは、この種の半導体装置について試作検討を行った。図１１は、本発明者らの試作品としての半導体装置の要部を示す概略断面図である。
このような半導体装置は、シリコン半導体等からなる半導体ウェハにおいて、チップ単位毎に、周知の半導体プロセス技術を用いて製造され、ダイシングカット等により最終的にチップに分断されることで形成される。
すなわち、熱拡散やイオン注入等により半導体基板１の基板表面１ａに素子（図示せず）を形成するとともに、アルミニウム（以下、Ａｌという）からなるＡｌ電極１１を形成する。
その上に、ポリイミド等からなる保護膜１２を形成するとともに、この保護膜１２に開口部１２ａを形成する。そして、この開口部１２ａから臨むＡｌ電極１１の表面上に、はんだ付け用の金属電極１３をメッキ等により形成する。
ここで、金属電極１３は無電解メッキを行うことにより、下側からニッケル（Ｎｉ）メッキ層１３ａ、金（Ａｕ）メッキ層１３ｂが積層された無電解Ｎｉ／Ａｕメッキ膜として構成した。一方、半導体基板１の基板裏面１ｂには、スパッタ等の物理的気相成長法によりＮｉ膜を含む膜からなる裏面電極４が形成される。
このようなはんだ付け用の金属電極１３は、マスクを用いずに無電解Ｎｉ／Ａｕメッキにより形成することができるため、低コストであるというメリットがある。しかし、一方では、金属電極１３に対してはんだ６０を接合するため、金属電極１３におけるＮｉメッキ層１３ａの膜厚が大きいものとなる。例えば、Ｎｉメッキ層１３ａの膜厚は５μｍ程度となる。
これは、はんだ６０を構成する金属（例えばＳｎ）のＮｉメッキ層１３ａへの拡散が生じ、Ｎｉとはんだ構成金属との合金層が形成されることではんだ接合がなされることによる。つまり、金属電極１３におけるＮｉメッキ層１３ａが薄いものであると、はんだ接合の強度が不十分となってしまう。
このようなＮｉメッキ層１３ａは、膜応力が引っ張り応力であるうえに、その膜厚が大きいので、Ｎｉメッキ層１３ａの全応力が大きいものとなる。その結果、半導体装置の製造工程において、金属電極１３の形成後に、半導体ウェハは、金属電極１３側すなわち基板表面１ａ側が凹となり基板裏面１ｂ側が凸となるように大きく反ることになる。
このような半導体ウェハにおける大きな反りは、本発明者らの検討では、数ｍｍ程度にも及んでおり、後工程での処理、検査に不具合を生じる。さらに、半導体ウェハをダイシングカットしてチップとした後においても、上記反りの影響が及ぶため、半導体装置の実装時等においても不具合が発生する。
そこで本発明は上記問題に鑑み、半導体基板の基板表面に形成されたＡｌ電極の上に外部接続用のＮｉ膜を含む金属電極を設け、半導体基板の基板裏面に裏面電極を設けてなる半導体装置において、製造時における半導体ウェハの反りを極力抑制できるようにすることを目的とする。
上記目的を達成するため、鋭意検討した結果、裏面電極にＮｉ膜を用いるようにし、この基板表面のＮｉ膜と基板裏面のＮｉ膜との膜応力のバランスを考慮すれば、半導体ウェハの反りを従来に比べて大幅に低減できることを実験的に見いだした。
本発明者らの検討によれば、半導体装置の製造工程において、汎用装置を用いた場合には、半導体ウェハの反りは１ｍｍ以下に抑えることが望ましい。
また、本発明者らが、半導体ウェハの反りに対応した治具、すなわち反り対応の専用装置を作製し、この専用装置を用いて適切に半導体装置の製造を行うようにした場合であっても、適切に対応可能な半導体ウェハの反りの大きさは、せいぜい３ｍｍ以下である。
つまり、半導体ウェハの反りは最悪でも３ｍｍ以下程度に抑えることが望ましい。そして、製造時における半導体ウェハの反りを３ｍｍ以下に抑えることを指標として、実験検討した結果、当該指標を満足するような半導体基板の基板表面のＮｉ膜の膜応力と基板裏面のＮｉ膜の膜応力との関係を実験的に見出した。その知見に基づいて本発明が創出されたのである。
すなわち、請求項１に記載の発明では、半導体基板（１）における素子が形成された面である基板表面（１ａ）にＡｌからなるＡｌ電極（１１）を備え、前記半導体基板における前記基板表面とは反対側の基板裏面（１ｂ）に裏面電極（４）を備えてなる半導体装置において、前記Ａｌ電極の表面には、メッキ形成されたＮｉメッキ層（１３ａ）を含む積層構造の外部接続用の金属電極（１３）が形成されており、前記裏面電極は物理的気相成長法により形成されたＮｉ膜（４ｂ）を含む積層構造の電極であり、前記Ｎｉ膜の膜応力が前記金属電極における前記Ｎｉメッキ層の膜応力の３倍以上であることを特徴とする。
ここで、膜応力としては、一般に知られているように、内部応力（単位：ＰａまたはＮ／ｍ2）と、この内部応力に膜の膜厚を乗じた全応力（単位：Ｎ／ｍ）とがあるが、本発明では、膜応力とは、内部応力のことである。
このように、裏面電極（４）を物理的気相成長法により形成されたＮｉ膜（４ｂ）からなるものとし、当該Ｎｉ膜の膜応力を金属電極（１３）におけるＮｉメッキ層（１３ａ）の膜応力の３倍以上とすれば、製造時における半導体ウェハ（１００）の反りを３ｍｍ以下に抑えることができる（図８参照）。
よって、本発明によれば、従来に比べて製造時における半導体ウェハ（１００）の反りを極力抑制することができる。
ここで、請求項２に記載の発明のように、裏面電極（４）のＮｉ膜（４ｂ）の膜応力を２．７×１０8Ｐａ以上とし、金属電極（１３）におけるＮｉメッキ層（１３ａ）の膜応力を８．９×１０7Ｐａ以下とすることができる。
それによれば、裏面電極（４）のＮｉ膜（４ｂ）の膜応力を金属電極（１３）におけるＮｉメッキ層（１３ａ）の膜応力の３倍以上とすることを、適切に実現することができる。
請求項３に記載の発明では、請求項１または２に記載の半導体装置において、前記半導体基板（１）の厚さが２００μｍ以下であることを特徴とする。
このように、半導体基板（１）の厚さすなわち半導体ウェハ（１００）の厚さが２００μｍ以下と薄い場合、半導体ウェハの反りが生じやすい。そのような場合に対して、請求項１に記載の手段を採用することは、効果的である。
請求項４に記載の発明では、請求項１〜請求項３に記載の半導体装置において、前記半導体基板（１）の前記基板表面（１ａ）の全面積に対する前記Ａｌ電極（１１）の占める占有面積の比率が３０％以上であることを特徴とする。
このように、半導体基板（１）の基板表面（１ａ）全域に対するＡｌ電極（１１）の占有率が３０％以上である場合、半導体基板の基板表面において、Ｎｉメッキ層（１３ａ）もその占有率に近い比率で多く存在することになり、半導体ウェハ（１００）の反りが大きくなりやすい。そのような場合に対して、請求項１に記載の手段を採用することは、効果的である。
また、請求項５に記載の発明では、請求項１ないし４のいずれか一つに記載の半導体装置において、前記金属電極（１３）上にはＳｎを主成分とするはんだが接続されるものであり、前記ニッケルメッキ層（１３ａ）の膜厚は少なくとも５μｍ以上に調整されていることを特徴としている。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明を図に示す実施形態について説明する。図１は、本発明の実施形態に係る半導体装置１０を用いた実装構造を示す概略断面図である。また、図２は、本実施形態の要部拡大図であって、（ａ）は図１中の半導体装置１０におけるエミッタ電極２の近傍部の拡大断面図、（ｂ）は図１中の半導体装置１０におけるコレクタ電極４の一部を拡大して示す概略断面図である。
図１に示すように、本実施形態では、半導体装置としては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタの略称）が形成された半導体チップ１０を採用したものとしている。
そして、この半導体チップ１０の実装形態としては、半導体チップ１０をその両面にはんだ付けされたヒートシンク２０、３０、４０によって挟み込み、さらに樹脂５０にてモールドした構成としている。以下、この実装形態を両面はんだ付けモールド構造ということにする。
半導体チップ１０は、シリコン半導体等の半導体基板１を本体として構成されている。この半導体基板１の厚みは例えば７０μｍ〜４００μｍ程度のものにすることができる。なお、半導体基板１の厚さは、半導体ウェハの状態で研削等を行うことにより調整できる。
以下、半導体チップ１０すなわち半導体基板１の外表面のうち、図１中の上面側に相当する素子形成面側の面を基板表面１ａといい、一方、半導体チップ１０すなわち半導体基板１の外表面のうち、上記基板表面１ａとは反対側の面（図１中の下面側に相当）を基板裏面１ｂという。
なお、図示しないが、半導体基板１の基板表面１ａ側には、熱拡散やイオン注入等により不純物拡散層が形成されることにより、トランジスタ等の素子が形成されている。
そして、半導体チップ１０の基板表面１ａにはエミッタ電極２およびゲート電極３が形成されており、基板表面１ａとは反対側の基板裏面１ｂには裏面電極としてのコレクタ電極４が形成されている。
ここで、エミッタ電極２には、はんだ６０を介して第１のヒートシンク２０が接合されており、さらに、第１のヒートシンク２０の外側には、はんだ６０を介して第２のヒートシンク３０が接合されている。
また、ゲート電極３にはボンディングワイヤ７０が接続されており、このボンディングワイヤ７０を介して、ゲート電極３と半導体チップ１０の周辺に設けられた外部接続用のリード８０とが結線され電気的に接続されている。
また、コレクタ電極４は、はんだ６０を介して第３のヒートシンク４０と接合されている。ここで、はんだ６０としては、鉛フリーはんだが用いられるが、例えば、鉛フリーはんだとしては、Ｓｎ−Ａｇ−Ｃｕ系はんだやＳｎ−Ｎｉ−Ｃｕ系はんだ等、Ｓｎを主成分とするはんだを採用することができる。
また、ヒートシンク２０、３０、４０は銅（Ｃｕ）等の熱伝導性に優れた材料からなるものである。ボンディングワイヤ７０は、一般的なＡｌや金（Ａｕ）等からなるワイヤをワイヤボンディング法により形成したものである。
ここで、エミッタ電極２およびゲート電極３の詳細な構成は図２（ａ）に示される。図２（ａ）はエミッタ電極２を表しているが、ゲート電極３についても、接続相手がはんだ６０とボンディングワイヤ７０との違いはあるものの、当該エミッタ電極２と同様の構成となっている。
図２（ａ）に示すように、半導体基板１の基板表面１ａ上に、ＡｌからなるＡｌ電極１１が形成されている。Ａｌ電極１１は、蒸着やスパッタ等の物理的気相成長法（ＰＶＤ法）により形成されたＡｌの膜であり、例えば、膜厚は５μｍ程度のものとすることができる。
このＡｌ電極１１の上には、電気絶縁性材料からなる保護膜１２が形成されている。この保護膜１２は、例えばポリイミド系樹脂等の電気絶縁性材料を用いたスピンコート法により成膜することができる。
また、この保護膜１２には、Ａｌ電極１１の表面を開口させる開口部１２ａが形成されている。この開口部１２ａは、例えばフォトリソグラフ技術を用いたエッチングを行うことにより形成することができる。
そして、開口部１２ａから臨むＡｌ電極１１の表面上には、金属電極１３が形成されている。この金属電極１３は外部接続用の電極であって、エミッタ電極２においてははんだ付け用のものとして構成され、ゲート電極３においてはワイヤボンディング用のものとして構成されている。
本実施形態では、金属電極１３は、Ａｌ電極１１の表面側からＮｉメッキ層１３ａ、Ａｕメッキ層１３ｂが順次無電解メッキにより形成され積層されてなる膜すなわち無電解Ｎｉ／Ａｕメッキ膜としている。メッキ形成時の各膜厚は、例えば、Ｎｉメッキ層１３ａは、少なくとも５μｍ程度にすることができ、Ａｕメッキ層１３ｂは、０．１μｍ程度にすることができる。
このように、本実施形態では、エミッタ電極２およびゲート電極３は、Ａｌ電極１１と無電解Ｎｉ／Ａｕメッキ膜である金属電極１３との積層膜として構成されたものとなっている。
また、図１において、半導体基板１の基板裏面１ｂに形成され第３のヒートシンク４０とはんだ付けされているコレクタ電極４は、裏面電極として構成されるものであって、基板裏面１ｂの略全面にスパッタや蒸着等の物理的気相成長法（ＰＶＤ法）により形成されたＮｉ膜からなる。
ここで、コレクタ電極４がＮｉ膜からなることとは、コレクタ電極４がＮｉ膜のみからなるものでもよいし、Ｎｉ膜と他の膜との積層膜からなるものでもよいことを意味している。
図２（ｂ）では、上記図１に示す半導体チップ１０において本例のコレクタ電極４の一部が拡大して示されている。本例では、半導体基板１の基板裏面１ｂにはスパッタにより成膜されたＡｌ膜５が設けられており、コレクタ電極４は、このＡｌ膜５の表面に形成されている。
具体的には、本例の裏面電極は、基板裏面１ｂ側から順次、Ａｌ（アルミ）膜５、コレクタ電極４を構成するＴｉ（チタン）膜４ａ、Ｎｉ膜４ｂ、Ａｕ膜４ｃが、各々スパッタにより積層形成されたＡｌ／Ｔｉ／Ｎｉ／Ａｕ膜としている。
これら裏面電極における各膜の膜厚は、形成時において、例えば、Ａｌ（アルミ）膜５は２００〜２５０ｎｍ程度、Ｔｉ（チタン）膜４ａは２００〜２５０ｎｍ程度、Ｎｉ膜４ｂは５５０〜６８０ｎｍ程度、Ａｕ膜４ｃは１００〜１２０ｎｍ程度の膜厚とすることができる。
本実施形態では、このように基板表面１ａ側の金属電極１３および裏面電極としてのコレクタ電極４において、ともにＮｉ膜を構成要素としている。
そして、ここにおいて、裏面電極であるコレクタ電極４のＮｉ膜４ｂの膜応力を金属電極１３におけるＮｉメッキ層１３ａの膜応力の３倍以上としている。
ここで、膜応力としては、一般に知られているように、内部応力（単位：ＰａまたはＮ／ｍ2）と、この内部応力に膜の膜厚を乗じた全応力（単位：Ｎ／ｍ）とがあるが、本実施形態では、膜応力とは、内部応力のことである。
そして、この膜応力は周知の方法で求められる。すなわち、測定すべき膜を例えば半導体ウェハの一面に形成し、その半導体ウェハの反りを求め、この求められた反りからストーニーの式を用いて容易に算出することができる。なお、半導体ウェハ１００の反った状態およびその反りｔは、図３に示される。
具体的には、コレクタ電極４のＮｉ膜４ｂの膜応力を２．７×１０8Ｐａ以上とし、金属電極１３におけるＮｉメッキ層１３ａの膜応力を８．９×１０7Ｐａ以下とすることで、上記膜応力の関係が適切に実現される。
ここで、Ｎｉメッキ層１３ａの膜応力を変えることは、例えば、メッキに用いる添加剤の量を調整することで容易に可能である。また、コレクタ電極４のＮｉ膜４ｂの膜応力は、その膜密度を変えることで可能である。そして、コレクタ電極４におけるＮｉ膜４ｂの膜密度を変えることは、例えばスパッタにおけるアルゴン圧を変えることで容易に可能である。
また、半導体チップ１０においては、基板表面１ａ側の電極２、３は、パターニングされた形状であるが、基板裏面１ｂ側のコレクタ電極４は、基板裏面１ｂのほぼ全域に形成されている。
図４は、半導体チップ１０における基板表面１ａ側からみたときのエミッタ電極２およびゲート電極３におけるＡｌ電極１１の平面パターンの一例を示す平面図であり、Ａｌ電極１１の表面には便宜上ハッチングが施してある。ここで、本実施形態では、半導体基板１の基板表面１ａの全面積に対するＡｌ電極１１の占める占有面積の比率が３０％以上８０％以下程度となっている。
また、上記図１において、樹脂５０は第２のヒートシンク３０と第３のヒートシンク４０との間に充填され、当該ヒートシンク３０、４０間に位置する構成部品を封止している。
ここで、リード８０については、ボンディングワイヤ７０との接続部が樹脂５０にて封止されている。このような樹脂５０としてはエポキシ系樹脂等、通常のモールド材料を採用することができる。
このようにして、本実施形態における半導体チップ１０の実装構造が構成されている。この実装構造では、半導体チップ１０からの発熱を熱伝導性にも優れたはんだ６０を介して各ヒートシンク２０、３０、４０に伝え、放熱を行うことができるようになっている。つまり、本実施形態では、半導体チップ１０の表裏両面１ａ、１ｂからの放熱が可能となっている。
また、各ヒートシンク２０、３０、４０は半導体チップ１０との電気的な経路となっている。つまり、第１および第２のヒートシンク２０、３０を介して半導体チップ１０のエミッタ電極２の導通が図られ、第３のヒートシンク４０を介して半導体チップ１０のコレクタ電極４の導通が図られるようになっている。
次に、半導体チップ１０の製造方法および製造された半導体チップ１０の実装方法について、図５および図６も参照して述べる。
図５は、本製造方法に用いる半導体ウェハ１００の概略平面図であり、ダイシングライン（スクライブライン）によって多数のチップ単位Ｕが区画されている。図６は、半導体チップ１０の製造方法を示す工程図であり、半導体ウェハ１００の概略断面図として示してある。
まず、図５、図６（ａ）に示すように、半導体ウェハ１００を用意する。そして、図示しないが、この半導体ウェハ１００の表面１００ａにはチップ単位毎に注入や拡散等によりトランジスタ等の素子が形成されている。
次に、半導体ウェハ１００の表面１００ａにスパッタやフォトリソグラフ技術等を用いてＡｌ電極１１を形成し（図６（ｂ）参照）、Ａｌ電極１１の上に保護膜１２をスピンコート法等を用いて形成し、フォトエッチング等により保護膜１２に開口部１２ａを形成する（図６（ｃ）参照）。
次に、開口部１２ａから臨むＡｌ電極１１の表面に、無電解メッキにより無電解Ｎｉ／Ａｕメッキ膜としての金属膜１３を形成する（図６（ｄ）参照）。このようにして、Ａｌ電極１１および金属電極１３より構成されるエミッタ電極２およびゲート電極３ができあがる。
次に、半導体ウェハ１００をその裏面側より研削してウェハ厚を調整した後、の裏面１００ｂに、スパッタによりＡｌ膜５を成膜し、さらに、Ｔｉ膜４ａ、Ｎｉ膜４ｂ、Ａｕ膜４ｃを順次成膜する。
こうして、裏面電極としてのコレクタ電極４ができあがる（図６（ｅ）参照）。しかる後、ダイシングカットを行い、半導体ウェハ１００をチップ単位毎に分断することにより、半導体装置としての半導体チップ１０ができあがる。
この半導体チップ１０の実装方法は次の通りである。
半導体チップ１０における各電極２〜４の表面にはんだ６０を配設する。そして、半導体チップ１０に対してはんだ６０を介して第１および第３のヒートシンク２０、４０を接合し、ワイヤボンディングを行って半導体チップ１０のゲート電極３とリード８０とをボンディングワイヤ７０により電気的に接続する。
その後、第１のヒートシンク２０の外側に第２のヒートシンク３０をはんだ６０を介して接合する。続いて、樹脂５０によるモールドを行う。こうして、上記図１に示す実装構造が完成する。
なお、この実装時のはんだ溶融等の熱履歴により、表面側、裏面側の各電極において金属膜相互間および金属膜とはんだとの間で合金層が生成される。
ところで、本実施形態の半導体チップ１０においては、裏面電極であるコレクタ電極４をＰＶＤ法により形成されたＮｉ膜４ｂからなるものとし、当該Ｎｉ膜４ｂの膜応力を、基板表面４ａ側の金属電極１３におけるＮｉメッキ層１３ａの膜応力の３倍以上としている。このようにした根拠について述べる。
図７は、Ｎｉ膜応力比と半導体ウェハ１００の反り（単位：ｍｍ）との関係を調べた結果を示す図である。
ここで、図７において、Ｎｉ膜応力比は、「裏面Ｎｉ膜応力」すなわち裏面電極であるコレクタ電極４のＮｉ膜４ｂの膜応力を、「表面Ｎｉ膜応力」すなわち基板表面１ａ側の金属電極１３におけるＮｉメッキ層１３ａの膜応力で割った比（裏面膜応力／表面Ｎｉ膜応力）である。
また、半導体ウェハ１００の反りについては、上記図６（ｅ）に示すようにエミッタ電極２、ゲート電極３、コレクタ電極４を表裏両面に形成した半導体ウェハ１００において、上記図３に示す反りｔを求めたものである。
ここで、半導体ウェハ１００は、図３に示すように、エミッタ、ゲート電極２、３が形成されている表面１００ａが凹、コレクタ電極４が形成されている裏面１００ｂが凸となるように反る。
この図７においては、半導体ウェハ１００は、サイズが直径６インチ、厚さが７０μｍ〜４００μｍのものを用いた。また、チップ単位すなわち上記半導体チップ１０でみた場合、半導体基板１の基板表面１ａの全面積に対するＡｌ電極１１の占める占有面積の比率は、３０％以上８０％以下程度である。
さらに、この図７に関する半導体ウェハ１００においては、当該ウェハ１００の表面１００ａに形成した金属電極１３のうちＮｉメッキ層１３ａの厚さは５μｍ程度、Ａｕメッキ層１３ｂの厚さは０．１μｍ程度とし、一方、裏面１００ｂに形成したＡｌ膜５を２００ｎｍ程度、コレクタ電極４のうちＴｉ膜４ａについては２００ｎｍ程度、Ｎｉ膜４ｂについては５５０ｎｍ程度、Ａｕ膜４ｃについては１００ｎｍ程度の膜厚とした。
このような半導体ウェハ１００において、Ｎｉ膜応力比の調整は、表面Ｎｉ膜応力および裏面Ｎｉ膜応力を変えることで行った。上述したように、表面Ｎｉ膜応力すなわちＮｉメッキ層１３ａの膜応力を変えることは、例えば、メッキに用いる添加剤の量を調整することで容易に可能である。
また、上述したが、裏面Ｎｉ膜応力すなわちコレクタ電極４のＮｉ膜４ｂの膜応力は、その膜密度を変えることで可能であり、Ｎｉ膜４ｂの膜密度を変えることは、例えばスパッタにおけるアルゴン圧を変えることで容易に可能である。
図８は、この裏面Ｎｉ膜４ｂについて、その膜応力（単位：ＭＰａ）とその膜密度（任意単位）との関係を具体的に調べた結果を示す図である。この図８に示す結果の場合、コレクタ電極４のＮｉ膜４ｂをスパッタで形成する際にアルゴン圧を変えることで膜密度を変えた。
限定するものではないが、そのスパッタ条件は、パワーについては２ｎｍ／ｓｅｃの成膜レートとなるように調整し、温度は１８０℃として、アルゴン圧を変えていった。アルゴン圧が大きくなるにつれて、膜密度は小さくなる。ここでは、アルゴン圧を５ｍＴｏｒｒ〜２５ｍＴｏｒｒまで変えていった。
図８に示されるように、裏面Ｎｉ膜４ｂの膜密度すなわちコレクタ電極４のＮｉ膜４ｂの膜密度が大きくなるにつれて、裏面Ｎｉ膜４ｂの膜応力も大きくなっていくことがわかる。
このようにして、半導体ウェハ１００において、Ｎｉ膜応力比を変えていき、そのときの半導体ウェハ１００の反りｔ（単位：ｍｍ）を調べた結果が、上記図７に示されている。
図７に示すように、Ｎｉ膜応力比が大きくなるにつれて、半導体ウェハ１００の反りは小さくなっていくことがわかる。具体的には、Ｎｉ膜応力比が３以上であれば半導体ウェハ１００の反りは、専用装置に対応可能な３ｍｍ以下に抑えられ、さらには、Ｎｉ膜応力比がほぼ４になれば半導体ウェハ１００の反りは、汎用装置に対応可能な１ｍｍ以下に抑えられる。
このように、裏面電極であるコレクタ電極４をＰＶＤ法により形成されたＮｉ膜４ｂからなるものとし、当該Ｎｉ膜４ｂの膜応力を金属電極１３におけるＮｉメッキ層１３ａの膜応力の３倍以上とすれば、製造時における半導体ウェハ１００の反りを３ｍｍ以下に抑えることができる。
よって、本実施形態によれば、従来に比べて製造時における半導体ウェハ１００の反りを極力抑制することができる。
また、コレクタ電極４のＮｉ膜４ｂの膜応力を２．７×１０8Ｐａ以上とし、金属電極１３におけるＮｉメッキ層１３ａの膜応力を８．９×１０7Ｐａ以下とすることで、上記膜応力の関係すなわちＮｉ膜応力比が３倍以上という関係が適切に実現される。この根拠は、上記図８にて例示される。
図８に示されている裏面Ｎｉ膜４ｂの膜応力の最小値は、２．７×１０8Ｐａである。本発明者らの検討によれば、この最小膜応力未満の範囲では、裏面Ｎｉ膜４ｂの膜密度が小さすぎてしまい、基板裏面１ｂ側に接合されるはんだ６０（上記図１、図２（ｂ）参照）の異常拡散が発生しやすくなる。すると、基板裏面１ｂ側でのはんだ接合強度が確保しにくくなってしまう。
このようなことから、裏面Ｎｉ膜４ｂの膜密度を適度な大きさに維持するためにも、その膜応力は２．７×１０8Ｐａ以上であることが好ましい。そして、このことと、上述したＮｉ膜応力比が３以上であることとの関係から、基板表面１ａ側の金属電極１３におけるＮｉメッキ層１３ａの膜応力は８．９×１０7Ｐａ以下が好ましいことが、導き出される。
また、上述したように、本実施形態では、半導体基板１の厚みは例えば７０μｍ〜４００μｍ程度のものにできるが、特に、２００μｍ以下とすることで上述した反り抑制の効果が有効に発揮される。
図９は、半導体基板１の厚さ（単位：μｍ）と半導体ウェハ１００の反り（単位ｍｍ）との関係について調べた結果を示す図である。
ここにおいて、半導体基板１の厚さは、そのまま、半導体ウェハ１００の厚さとなる。また、半導体ウェハ１００の反りについては、上記図７の場合と同じように、各電極２〜４を表裏両面に形成した半導体ウェハ１００において、上記図３に示す反りｔを求めたものである。
また、図９において、半導体ウェハ１００のサイズは直径６インチとし、半導体基板１の基板表面１ａの全面積に対するＡｌ電極１１の占める占有面積の比率は７０％となるようにした。また、表面Ｎｉ膜応力を８．９×１０7Ｐａとし、裏面Ｎｉ膜応力を２．７×１０8Ｐａとして、Ｎｉ膜応力比は３とした。
そして、図９では、研削によって、半導体ウェハ１００の厚さ、すなわち半導体基板１の厚さを変えていき、そのようにしたときの半導体ウェハ１００の反りを調べた結果が示されている。
図９に示すように、大きな反りを生じやすい厚さ２００μｍ以下の半導体ウェハ１００であっても、半導体ウェハ１００の反りは３ｍｍ以下に抑えられている。
また、上述したように、本実施形態では、半導体基板１の基板表面１ａの全面積に対するＡｌ電極１１の占める占有面積の比率（以下、Ａｌ電極占有率という）は、３０％〜８０％程度のものにできる。
このＡｌ電極占有率が大きいということは、半導体基板１の基板表面１ａにおいて、Ｎｉメッキ層１３ａもそのＡｌ電極占有率に近い比率で多く存在することになり、その結果、半導体ウェハ１００の反りが大きくなりやすい。
特に、このＡｌ電極占有率が３０％以上のものでは、半導体ウェハ１００の反りが大きくなりやすいため、本実施形態の対策を採ることにより上述した反り抑制の効果が有効に発揮される。
図１０は、Ａｌ電極占有率（単位：％）と半導体ウェハ１００の反り（単位：ｍｍ）との関係を調べた結果を示す図である。
ここで、Ａｌ電極占有率は、半導体ウェハ１００に形成されるＡｌ電極１１のサイズを変えることで変えていった。また、半導体ウェハ１００の反りについては上記図７と同様に、各電極２〜４を表裏両面に形成した半導体ウェハ１００において、上記図３に示す反りｔを求めたものである。
また、図１０においては、半導体ウェハ１００のサイズは直径６インチとし、その厚さは７０μｍと比較的薄いものとした。また、この図１０においては、表面Ｎｉ膜応力を８．９×１０7Ｐａとし、裏面Ｎｉ膜応力を２．７×１０8Ｐａとして、Ｎｉ膜応力比は３とした。
図１０に示すように、Ａｌ電極占有率が３０％以上である場合であっても、上述したＮｉ膜応力を３以上とした関係を満足させることにより、半導体ウェハ１００の反りを３ｍｍ以下に抑えることができる。
以上述べてきたように、本実施形態では、半導体基板１における基板表面１ａにＡｌ電極１１を備え、半導体基板１における基板裏面１ｂに裏面電極４を備えてなる半導体装置としての半導体チップ１０が提供される。
そして、この半導体チップ１０においては、Ａｌ電極１１の表面に、当該表面側からＮｉメッキ層１３ａ、Ａｕメッキ層１３ｂが順次無電解メッキにより積層されてなる金属電極１３が形成されており、裏面電極４はＰＶＤ法により形成されたＮｉ膜４ｂからなり、該Ｎｉ膜４ｂの膜応力が金属電極１３におけるＮｉメッキ層１３ａの膜応力の３倍以上であることを主たる特徴としている。
なお、上述したように、このような特徴を有する金属電極１３としては、接続相手がはんだ６０であるエミッタ電極２の金属電極１３の場合だけではなく、接続相手がボンディングワイヤ７０であるゲート電極３の金属電極１３の場合についても、同様のものである。
つまり、本実施形態の金属電極１３は、外部接続用のものであって、はんだやボンディングワイヤといった外部接続部材以外にも、その他の外部接続部材と接続されるものであってもよい。
また、半導体装置の実装形態は、上記したヒートシンク２０〜４０を用いた両面はんだ付けモールド構造に限定されるものではなく、例えば、リードフレームやプリント基板等を用いた実装を行うようにしてもよい。
また、本発明においては、上記Ｎｉ膜応力比が３以上であることを要部構成とするものであり、その他、半導体ウェハのサイズや厚さ、半導体基板に形成される素子の種類等は適宜設計変更してもよい。
本発明の実施形態に係る半導体装置としての半導体チップを用いた実装構造を示す概略断面図である。 （ａ）は図１中の半導体チップにおけるエミッタ電極の近傍部の拡大断面図であり、（ｂ）は図１中の半導体チップにおけるコレクタ電極の一部を拡大して示す概略断面図である。 半導体ウェハの反りの様子を示す図である。 半導体チップの基板表面におけるＡｌ電極の平面パターンの一例を示す平面図である。 半導体チップの製造に用いる半導体ウェハの概略平面図である。 半導体チップの製造方法を示す工程図である。 Ｎｉ膜応力比と半導体ウェハの反りとの関係を調べた結果を示す図である。 裏面Ｎｉ膜の膜応力とその膜密度との関係を具体的に調べた結果を示す図である。 半導体基板の厚さと半導体ウェハの反りとの関係について調べた結果を示す図である。 Ａｌ電極占有率と半導体ウェハの反りとの関係を調べた結果を示す図である。 本発明者らの試作品としての半導体装置の要部を示す概略断面図である。
符号の説明
１…半導体基板、１ａ…半導体基板の基板表面、
１ｂ…半導体基板の基板裏面、４…裏面電極としてのコレクタ電極、
４ｂ…コレクタ電極のＮｉ膜、１０…半導体装置としての半導体チップ、
１１…Ａｌ電極、１３…金属電極、１３ａ…Ｎｉメッキ層、
１３ｂ…Ａｕメッキ層、１００…半導体ウェハ。

Claims (5)

  1. 半導体基板（１）における素子が形成された面である基板表面（１ａ）にアルミニウムからなるアルミニウム電極（１１）を備え、前記半導体基板における前記基板表面とは反対側の基板裏面（１ｂ）に裏面電極（４）を備えてなる半導体装置において、
    前記アルミニウム電極の表面には、メッキ形成されたニッケルメッキ層（１３ａ）を含む積層構造の外部接続用の金属電極（１３）が形成されており、
    前記裏面電極は物理的気相成長法により形成されたニッケル膜（４ｂ）を含む積層構造の電極であり、前記ニッケル膜の膜応力が前記金属電極における前記ニッケルメッキ層の膜応力の３倍以上であることを特徴とする半導体装置。
  2. 前記ニッケル膜（４ｂ）の膜応力が２．７×１０8Ｐａ以上であり、前記ニッケルメッキ層（１３ａ）の膜応力が８．９×１０7Ｐａ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板（１）の厚さが２００μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基板（１）の前記基板表面（１ａ）の全面積に対する前記アルミニウム電極（１１）の占める占有面積の比率が３０％以上であることを特徴とする請求項１ないし３のいずれか一つに記載の半導体装置。
  5. 前記金属電極（１３）上にはＳｎを主成分とするはんだが接続されるものであり、前記ニッケルメッキ層（１３ａ）の膜厚は少なくとも５μｍ以上に調整されていることを特徴とする請求項１ないし４のいずれか一つに記載の半導体装置。
JP2003273455A 2003-07-11 2003-07-11 半導体装置 Expired - Lifetime JP3767585B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003273455A JP3767585B2 (ja) 2003-07-11 2003-07-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003273455A JP3767585B2 (ja) 2003-07-11 2003-07-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2005033130A JP2005033130A (ja) 2005-02-03
JP3767585B2 true JP3767585B2 (ja) 2006-04-19

Family

ID=34210688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003273455A Expired - Lifetime JP3767585B2 (ja) 2003-07-11 2003-07-11 半導体装置

Country Status (1)

Country Link
JP (1) JP3767585B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4788390B2 (ja) * 2005-06-07 2011-10-05 株式会社デンソー 半導体装置の製造方法
JP2007194514A (ja) 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP4973046B2 (ja) * 2006-07-20 2012-07-11 株式会社デンソー 半導体装置の製造方法
JP5684230B2 (ja) * 2009-04-08 2015-03-11 エフィシエント パワー コンヴァーション コーポレーション 電気的に絶縁された裏面を有するバンプ付き自己分離型ＧａＮトランジスタチップ
JP5575444B2 (ja) * 2009-09-29 2014-08-20 富士電機株式会社 半導体装置の製造方法
JP5672685B2 (ja) * 2009-09-29 2015-02-18 富士電機株式会社 半導体装置の製造方法
KR101998340B1 (ko) * 2012-07-18 2019-07-09 삼성전자주식회사 전력 소자 모듈 및 그 제조 방법
EP2993690A4 (en) * 2013-11-22 2017-01-18 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method for producing silicon carbide semiconductor device
JP2015109334A (ja) * 2013-12-04 2015-06-11 株式会社デンソー 半導体装置
JP6300236B2 (ja) * 2015-02-26 2018-03-28 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置
DE102015104570B4 (de) * 2015-03-26 2019-07-11 Infineon Technologies Ag Leistungs-chip und chipanordnung
WO2016163319A1 (ja) * 2015-04-06 2016-10-13 三菱電機株式会社 半導体素子及びその製造方法
JP6698499B2 (ja) 2016-11-15 2020-05-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58122782A (ja) * 1982-01-14 1983-07-21 Nippon Telegr & Teleph Corp <Ntt> ダイオ−ド
JPS63305532A (ja) * 1987-06-05 1988-12-13 Toshiba Corp バンプの形成方法
JPH0784647B2 (ja) * 1988-09-15 1995-09-13 日本電装株式会社 ニッケル膜およびそれを形成するスパッタリング方法
JPH06216065A (ja) * 1993-01-20 1994-08-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3601432B2 (ja) * 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
JP2003110064A (ja) * 2001-07-26 2003-04-11 Denso Corp 半導体装置
JP2004221416A (ja) * 2003-01-16 2004-08-05 Toyota Industries Corp 半導体装置の製造方法及びその半導体装置

Also Published As

Publication number Publication date
JP2005033130A (ja) 2005-02-03

Similar Documents

Publication Publication Date Title
JP5413707B2 (ja) 金属−セラミック複合基板及びその製造方法
JP5141076B2 (ja) 半導体装置
US7880285B2 (en) Semiconductor device comprising a semiconductor chip stack and method for producing the same
JP4049035B2 (ja) 半導体装置の製造方法
WO2016143557A1 (ja) パワー半導体装置
JP3767585B2 (ja) 半導体装置
US7030496B2 (en) Semiconductor device having aluminum and metal electrodes and method for manufacturing the same
US10026695B2 (en) Semiconductor device and method for manufacturing the same
JP2007005368A (ja) 半導体装置の製造方法
JP2006114827A (ja) 半導体装置
WO2007034791A1 (ja) 半田層及びこれを用いた放熱基板並びにその製造方法
JP4344560B2 (ja) 半導体チップおよびこれを用いた半導体装置
JP2023174895A (ja) 半導体素子および半導体装置
JP2005019922A (ja) 半導体パッケージ用リードフレーム
TWI775075B (zh) 具有金屬導熱凸塊接墊的陶瓷基板組件及元件
JP2006261415A (ja) 半導体装置の製造方法
JP2011193007A (ja) 半導体チップおよびこれを用いた半導体装置
JP2016219749A (ja) 半導体装置および半導体装置の製造方法
JP2019125758A (ja) 半導体装置の製造方法
US20220238425A1 (en) Semiconductor package structure
JP5720287B2 (ja) 半導体装置
JP7254602B2 (ja) 半導体装置、および半導体装置の製造方法
JP4775369B2 (ja) 半導体チップ、半導体装置および製造方法
US20150076516A1 (en) Semiconductor device and semiconductor module
US20200161234A1 (en) Semiconductor package structure and method of making the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060123

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3767585

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090210

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100210

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110210

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120210

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130210

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term