JP4788390B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、シリコン基板の裏面に電極（以下、裏面電極という）が形成される半導体素子が備えられた半導体装置およびその製造方法に関する。
従来より、シリコン基板に裏面電極が形成される半導体素子、つまりシリコン基板の板厚方向に電流が流れるタイプの素子が備えられた半導体装置がある。この種の半導体装置では、裏面研削工程において、粗研削を行った後、例えば＃２０００程度の砥石で仕上げ研削を行うという２軸研削を行うことで、シリコン基板を所望厚さとし、その後、裏面電極を形成するという手法が用いられる。
このような手法を用いる場合において、仕上げ研削の際に、シリコン基板の裏面に微細な転位や欠陥の集合体が形成され、シリコン基板の裏面一面にアモルファスシリコンが形成されてしまうような条件で研削しなければならない場合がある。この場合、アモルファスシリコン上に裏面電極が形成されることになり、アモルファスシリコン／裏面電極界面のバリアハイトが高くなり、これらがショットキー接続となるため、半導体素子のオン抵抗が大きくなるという問題が生じる。
この問題を解決する手法が特許文献１、２で提案されている。具体的には、特許文献１では、２軸研削後にウェットエッチングを行うことで、アモルファスシリコンを除去し、その後、電極を形成する手法が提案されている。また、特許文献２では、裏面電極を成膜後に４００〜５００℃でアニールすることで裏面電極を構成する金属をシリコンと合金化させる手法が提案されている。
特開２００４−１９３３６９号公報 特許第３３３９５５２号公報
しかしながら、特許文献１に示される手法では、シリコンのウェットエッチング工程が増えるだけでなく、シリコン基板の厚みが薄くなり、かつ、その厚み制御をエッチング時間の調整などで行わなければならないため、厚みを均一に制御するのが難しい。また、シリコン基板の厚みが反りや耐久性面などで限界に達している場合には、それ以上薄くするのは好ましくない。
また、特許文献２に示される手法では、アニール工程が増えるだけでなく、アニールによる高温の影響で半導体素子に接続されるアルミ配線のシリコン中への拡散や表面保護膜へのダメージが懸念されることになる。
本発明は上記点に鑑みて、シリコン基板の厚みを薄くすることなく、かつ、アニール工程を行わなくてもよい半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、シリコン基板（１）を裏面から研削する工程と、研削が行われたシリコン基板（１）の裏面に、スパッタによってＡｌ膜（１０ａ）を形成することで、研削の際にシリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させることで再結晶化シリコン（１２）にするとともに、該再結晶化シリコン（１２）にＡｌ膜（１０ａ）をオーミック接合させる工程と、を含み、Ａｌ膜（１０ａ）を含む金属膜で第２電極（１０）を構成すると共に、Ａｌ膜（１０ａ）のスパッタを行う場合、スパッタのエネルギーを３ｋＷ以上に設定し、かつ、Ａｌ膜（１０ａ）を７５０〜２２００Å（好ましくは１８００Å以上）の厚さで形成することを特徴としている。
このように、Ａｌ膜（１０ａ）をスパッタによって形成することで、研削によりシリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させることが可能となる。これにより、Ａｌ膜（１０ａ）と再結晶化シリコン（１２）つまりシリコン基板（１）とをオーミック接続することが可能となる。したがって、シリコン基板（１）の厚みを薄くすることなく、かつ、アニール工程を行わなくてもよい構造の半導体装置とすることが可能となる。
請求項４に記載の発明では、シリコン基板（１）を裏面から研削する工程と、研削が行われたシリコン基板（１）の裏面に、スパッタによってＡｌ膜（１０ａ）を形成することで、研削の際にシリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にする工程と、Ａｌ膜（１０ａ）を除去する工程と、Ａｌ膜（１０ａ）が除去された後における再結晶化シリコン（１２）の表面に第２電極（１０）を形成する工程と、を含んでいることを特徴としている。
このようにすれば、シリコン基板（１）の裏面と接するのがＡｌ膜（１０ａ）でなくても良くなるため、ｎ型不純物層に対してオーミック接続となる材料、例えば請求項５に示されるＴｉを再結晶化シリコン（１２）の表面に形成し、それを含む金属膜によって第２電極（１０）を構成すれば、第２電極（１０）を再結晶化シリコン（１２）にオーミック接続させることが可能になる。
請求項６に記載の発明では、シリコン基板（１）を裏面から研削する工程と、研削が行われたシリコン基板（１）の裏面に、スパッタによってＡｕ膜（１０ｅ）を形成することで、研削の際にシリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にするとともに、該再結晶化シリコン（１２）にＡｕ膜（１０ｅ）をオーミック接合させる工程と、を含み、Ａｕ膜（１０ｅ）を含む金属膜で第２電極（１０）を構成すると共に、スパッタのエネルギーを２ｋＷ以上に設定し、かつ、Ａｕ膜（１０ｅ）を３５０〜６５０Åの厚さで形成することを特徴としている。
このように、請求項１で説明したＡｌ膜（１０ａ）に代えてＡｕ膜（１０ｅ）を用いることも可能である。
請求項７に記載の発明では、研削が行われたシリコン基板（１）の裏面に対して低温プラズマ処理を行うことで、研削の際にシリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にする工程と、再結晶化シリコン（１２）に対してオーミック接合される金属膜（１０ｂ）を含む第２電極（１０）を形成する工程と、を含み、室温以上かつ２００℃以下の温度の低温プラズマ処理を行うことを特徴としている。
このように、シリコン基板（１）の裏面に対して低温プラズマ処理を行い、アモルファスシリコン（１１）の原子を再配列させることで、再結晶化シリコン（１２）とすることができる。このため、再結晶化シリコン（１２）の表面に直接オーミック接触させられる金属膜（１０ｂ）を形成することができ、請求項１などと同様の効果を得ることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１は、本発明の一実施形態にかかる半導体装置の断面構成を示したものである。この半導体装置は、トレンチゲート構造を有するＰチャネル型のパワーＭＯＳＦＥＴを有したものとされている。
図１において、ｐ＋型のシリコン基板１上にｐ−型のドリフト層２が形成され、その上にチャネル領域を設定するｎ型のベース領域３が形成されている。このｎ型のベース領域３における中央位置にはｎ型のボディ層３ａが形成されていると共に、このｎ型のボディ層３ａの表面部においてｎ＋型のコンタクト領域３ｂが形成されている。
また、ｎ型のベース領域３の表層部にはｐ＋型のソース領域４が形成され、これらシリコン基板１、ｐ−型のドリフト層２、ｎ型のベース領域３およびｐ＋型のソース領域４によって半導体基板が構成されている。この半導体基板には、ｐ＋型のソース領域４及びｎ型のベース領域３を貫通してｐ−型のドリフト層２に達するようにトレンチ５が形成されており、このトレンチ５の内壁にはゲート絶縁膜６が形成されている。
また、トレンチ５内におけるゲート絶縁膜６の表面にはドープトポリシリコンで構成されたゲート電極７が形成されている。そして、ゲート電極７上を含み、ｎ型のベース領域３及びｐ＋型のソース領域４の上にはＢＰＳＧ等からなる層間絶縁膜８が形成されている。この層間絶縁膜８に形成されたコンタクトホールを介して、ｎ型のベース領域３及びｐ＋型のソース領域４に電気的に接続されたＡｌからなるソース電極９が形成されている。そして、シリコン基板１の裏面には、後述するアモルファスシリコン１１（図２参照）が再結晶化されてできた再結晶化シリコン１２を介して、Ａｌ、Ｔｉ、Ｎｉ、Ａｕの積層構造の金属膜からなる裏面電極１０が形成されている。
このような構成により、ｎ型のベース領域３のうちトレンチ５の側面に位置する部分をチャネル領域とするトレンチゲート構造のｐチャネル型のパワーＭＯＳＦＥＴが構成される。
次に、上記した半導体装置の製造方法について、図２に示す工程図を参照して説明する。
〔図２（ａ）に示す工程〕
まず、ｐ＋型のシリコン基板１を用意し、このシリコン基板１の上にエピタキシャル成長によってｐ−型のドリフト層２を成膜したのち、ｐ−型のドリフト層２の所定領域に、ｎ型のベース領域３およびｐ＋型のソース領域４をイオン注入及び熱拡散によって順次形成する。
次に、シリコン酸化膜等のマスク材を例えばＣＶＤ法によって堆積したのち、このマスク材をフォトリソグラフィおよびドライエッチングによってパターニングし、トレンチ５と対応する部分を開口させる。その後、パターニングされたマスク材を用いた異方性ドライエッチングにより、ｎ＋型のソース領域４及びｐ型のベース領域３を貫通してｎ−型のドリフト層２に達するトレンチ５を形成する。そして、必要に応じて犠牲酸化等を行ったのち、熱酸化等によるシリコン酸化膜等により、ゲート絶縁膜６を形成する。
続いて、例えばＬＰＣＶＤ法により、ゲート電極７を形成するためのドープトポリシリコン膜を成膜したのち、このドープトポリシリコン膜を所望の厚さにエッチバックし、さらにドープトポリシリコン膜をパターニングすることでゲート電極７を形成する。
この後、所望のマスクを用いて、イオン注入および熱拡散を行うことで、ｎ型のボディ層３ａおよびｎ＋型のコンタクト領域３ｂを形成する。さらに、ＣＶＤ法による層間絶縁膜８の形成、フォトリソグラフィ及び異方性エッチングによる層間絶縁膜８へのコンタクトホールの形成、スパッタ法によるソース電極９等の電極形成を行う。
そして、シリコン基板１を裏面研磨することによって厚みを２００〜４００μｍに薄くする。このとき、図中に示したように、シリコン基板１の裏面一面に厚さ１００〜１５０Å程度のアモルファスシリコン１１が形成される。
〔図２（ｂ）に示す工程〕
シリコン基板１の裏面側に、スパッタによりＡｌ膜１０ａを形成する。このとき、スパッタのエネルギーを３ｋＷ以上とし、Ａｌ膜１０ａの膜厚を７５０〜２２００Å程度、好ましくは１０００Å以上とする。これにより、アモルファスシリコン１１を再結晶化させることが可能となる。
このようなアモルファスシリコン１１の再結晶化のメカニズムは明らかになっていないが、スパッタによって衝突させられるＡｌのエネルギーおよびＡｌの拡散作用により、微細な転位や欠陥の集合体となっていたシリコン原子がアルミニウム原子と共に再配列されるために上記再結晶化が行われていると解される。
このようにＡｌ膜１０ａをスパッタによって形成することにより、シリコン基板１の裏面とＡｌ膜１０ａによるシリコン／Ａｌコンタクト部はオーミック接続となる。
〔図２（ｃ）に示す工程〕
Ａｌ膜１０ａの表面に、Ｔｉ膜１０ｂ、Ｎｉ膜１０ｃおよびＡｕ膜１０ｄを順に積層する。これにより、Ａｌ膜１０ａ、Ｔｉ膜１０ｂ、Ｎｉ膜１０ｃおよびＡｕ膜１０ｄの積層構造により構成された裏面電極１０が形成される。このようにして、図１に示す半導体装置が完成する。
以上説明した本実施形態の半導体装置においては、Ａｌ膜１０ａをスパッタによって形成することでシリコン基板１の裏面に形成されるアモルファスシリコン１１を再結晶化させることが可能となる。これにより、Ａｌ膜１０ａとシリコン基板１とをオーミック接続すること、つまり裏面電極１０とシリコン基板１とをオーミック接続することが可能となる。
したがって、シリコン基板１の厚みを薄くすることなく、かつ、アニール工程を行わなくてもよい構造の半導体装置とすることが可能となる。これにより、従来のようにシリコンのウェットエッチング工程を行わなければならない場合と比較して、シリコン基板１の厚みを薄くしなくても済み、反り量増大による電気検査、カット等後工程での不具合を回避することが可能となると共に、ウェットエッチングの際に必要とされるシリコン基板１の厚みの制御も必要なくなり、シリコン基板１の厚みの均一化を図ることが容易になる。
また、従来のようにアニール工程を行わなければならない場合と比較して、高温の影響で発生するパワーＭＯＳＦＥＴに接続されるアルミ配線のシリコン中への拡散や表面保護膜へのダメージの心配を無くすこともできる。
（第２実施形態）
本発明の第２実施形態について説明する。上記第１実施形態では、アモルファスシリコン１１にスパッタによりＡｌ膜１０ａを形成する場合について説明したが、Ａｌ以外に金を用いることもできる。図３は、上記第１実施形態で使用したＡｌ膜１０ａに代えて、Ａｕ膜１０ｅを使用した場合における半導体装置の断面構造を示したものである。
この図に示されるように、本実施形態では、シリコン基板１の裏面にスパッタによりＡｕ膜１０ｅを形成し、このＡｕ膜１０ｅの表面に、Ｔｉ膜１０ｂ、Ｎｉ膜１０ｃおよびＡｕ膜１０ｄを順に積層した構造としている。このように、Ａｕ膜１０ｅとした場合にも、シリコン基板１の裏面に形成されるアモルファスシリコン１１を再結晶化させることが可能であり、上記第１実施形態と同様の効果を得ることができる。
ただし、本実施形態のようにＡｕ膜１０ｅを用いる場合には、Ａｌ膜１０ａが使用される場合と比べてスパッタのエネルギーを変え、２ｋＷ以上とする必要がある。また、Ａｕ膜１０ｅの厚さも３５０〜６５０Å程度にすることになる。
（第３実施形態）
本発明の第３実施形態について説明する。上記第１実施形態では、Ｐチャネル型のパワーＭＯＳＦＥＴに本発明の一実施形態を適用する場合について説明したが、ここではＮチャネル型のパワーＭＯＳＦＥＴに本発明の一実施形態が適用される場合について説明する。
図４は、本実施形態の半導体装置の断面図である。この図に示されるように、シリコン基板１はｎ＋型、ドリフト層２はｎ−型、ベース領域３およびボディ層３ａはｐ型、コンタクト領域３ｂはｐ＋型、ソース領域４はｎ＋型となっており、第１実施形態のパワーＭＯＳＦＥＴと各導電型が反転した構成となっている。
このような構造の半導体装置に対しても、上記第１実施形態のようにＡｌ膜１０ａをスパッタによって形成すれば、アモルファスシリコン１１を再結晶化させることができる。しかしながら、Ａｌはｎ型不純物層に対してオーミック接続となる材料ではないため、そのままの状態ではＡｌ膜１０ａとシリコン基板１によるシリコン／Ａｌコンタクト部のバリアハイトが高くなってオーミック接続にならない。
したがって、この場合には、Ａｌ膜１０ａを形成する前に、シリコン基板１の裏面にｎ型不純物をイオン注入もしくは拡散（固相拡散など）させ、例えばシリコン基板１の裏面におけるｎ型不純物の濃度が表面側よりも高くなるように、例えば１×１０１９ｃｍ−３以上の高濃度となるようにしておくことで、シリコン／Ａｌコンタクト部のバリアハイトを低くすることができ、オーミック接続とすることが可能になる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第３実施形態と同様に、Ｎチャネル型のパワーＭＯＳＦＥＴに本発明の一実施形態が適用される場合について説明する。
図５は、本実施形態の半導体装置の断面図である。上述したように、Ａｌ膜１０ａをスパッタした場合、シリコン基板１のｎ型不純物の濃度が薄いとシリコン／Ａｌコンタクト部のバリアハイトが高くなってオーミック接続にならない。
したがって、一旦スパッタによってＡｌ膜１０ａを形成したあと、図５に示されるように、Ａｌ膜１０ａを除去し、アモルファスシリコン１１が再結晶化された後のシリコン基板１の裏面にＴｉ膜１０ｂ、Ｎｉ膜１０ｃおよびＡｕ膜１０ｄを順に積層し、これらによって裏面電極１０を構成することも可能である。このようにすれば、シリコン基板１の裏面と接するのがＴｉ膜１０ｂとなり、Ｔｉがｎ型不純物層に対してオーミック接続となる材料であることから、シリコン／Ｔｉコンタクト部のバリアハイトを低くすることができ、オーミック接続とすることが可能になる。
このようにした場合、Ａｌ膜１０ａを除去するための工程が必要になるが、Ａｌ膜１０ａを除去するために用いるエッチング材料はシリコンのウェットエッチングに用いる材料とことなることから、シリコン基板１の厚みを薄くする必要はないため、上記各実施形態と同様の効果が得られる。
（第５実施形態）
本発明の第５実施形態について説明する。上記第３実施形態では、アモルファスシリコン１１にスパッタによりＡｌ膜１０ａを形成する場合について説明したが、本実施形態では、Ａｌ膜１０ａなどのスパッタを行わないでアモルファスシリコン１１を再結晶化させる場合について説明する。
本実施形態の半導体装置の構造は、図５と同様に再結晶化シリコン１２とＴｉ膜１０ｂとの間のＡｌ膜１０ａを無くした構造となる。すなわち、Ａｌ膜１０ａを用いない方法によってアモルファスシリコン１１を再結晶化させているため、シリコン基板１の裏面に直接Ｔｉ膜１０ｂ、Ｎｉ膜１０ｃ、Ａｕ膜１０ｄという積層構造で構成された裏面電極１０を構成することが可能となる。
以下、本実施形態の半導体装置の具体的な製造方法について説明するが、Ｐチャネル型ＭＯＳＦＥＴをＮチャネル型ＭＯＳＦＥＴにすることと、アモルファスシリコン１１の再結晶化以外の工程に関しては、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
シリコン基板１を裏面研磨したときに形成されるアモルファスシリコン１１に対して、低温プラズマ処理にてエネルギーを与える。これにより、アモルファスシリコン１１の原子を再配列させることで再結晶化させることができ、再結晶化シリコン１２が形成される。なお、低温プラズマ処理とは、一般的なプラズマ処理、すなわち４００℃〜８００℃という温度下で行われる処理と異なり、上限２００℃程度として行われるものである。低温プラズマ処理の温度下限値としては、プラズマ処理が行えさえすればどのような温度であっても構わないが、少なくとも室温（２５℃程度）以上であれば良い。
このように、低温プラズマ処理によってアモルファスシリコン１１を再結晶化させられるため、再結晶化シリコン１２の表面に何も残らない。したがって、再結晶化シリコン１２の表面に直接Ｔｉ膜１０ｂを形成することが可能となり、裏面電極１０とのオーミック接触を得ることができる。
なお、ここではｐ型で構成される再結晶化シリコン１２とのオーミック接触材料としてＴｉを例に挙げたが、その他の材料であっても構わない。
（他の実施形態）
上記実施形態では、半導体装置に備えられる半導体素子としてパワーＭＯＳＦＥＴを例に挙げて説明したが、縦型のＩＧＢＴやパワートランジスタ、さらにはダイオードなどに対しても適用することができる。要するに、シリコン基板１の内部を通じてシリコン基板１の表裏に電流を流すような縦型の半導体素子が備えられる半導体装置に対して本発明を適用することが可能である。
なお、半導体素子としてＩＧＢＴを用いる場合には、上記各実施形態におけるシリコン基板１の導電型が反転したものとなる。したがって、例えば第１、第２実施形態においては、シリコン基板１がｎ型となるが、この場合には、上記第３実施形態もしくは第４実施形態の手法を用いることで、シリコン基板１と裏面電極１０とをオーミック接続することが可能となる。
また、上記第１、第３、第４実施形態では、Ａｌ膜１０ａを用いる場合について説明したが、ここでいいうＡｌ膜１０ａは１００％Ａｌで構成されたものである必要は無い。例えば、電極材料としてよく用いられているＡｌ−Ｓｉのように、Ｓｉが含有されたものでＡｌ膜１０ａが構成されていても構わない。
なお、上記各実施形態において、アモルファスシリコン１１を再結晶化シリコン１２にすると記載したが、必ずしもアモルファスシリコン１１すべてを完全に再結晶化シリコン１２にしなければならない訳ではない。すなわち、アモルファスシリコン１１が部分的に残っていても構わない。
本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示した図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 本発明の第３実施形態における半導体装置の断面構成を示す図である。 本発明の第４実施形態における半導体装置の断面構成を示す図である。
符号の説明
１…シリコン基板、２…ドリフト層、３…ベース領域、３ａ…ボディ層、３ｂ…コンタクト領域、４…ソース領域、５…トレンチ、６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、９…ソース電極（第１電極）、１０…裏面電極（第２電極）、１０ａ…Ａｌ膜、１０ｂ…Ｔｉ膜、１０ｃ…Ｎｉ膜、１０ｄ、１０ｅ…Ａｕ膜、１１…アモルファスシリコン。

Claims (7)

  1. シリコン基板（１）の表面側に形成された第１電極（９）と裏面に形成された第２電極（１０）とを有し、前記第１電極（９）と前記第２電極（１０）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
    前記シリコン基板（１）を裏面から研削する工程と、
    前記研削が行われた前記シリコン基板（１）の裏面に、スパッタによってＡｌ膜（１０ａ）を形成することで、前記研削の際に前記シリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させることで再結晶化シリコン（１２）にするとともに、該再結晶化シリコン（１２）に前記Ａｌ膜（１０ａ）をオーミック接合させる工程と、を含み、
    前記Ａｌ膜（１０ａ）を含む金属膜で前記第２電極（１０）を構成すると共に、
    前記Ａｌ膜（１０ａ）をスパッタする工程では、スパッタのエネルギーを３ｋＷ以上に設定し、かつ、前記Ａｌ膜（１０ａ）を７５０〜２２００Åの厚さで形成することを特徴とする半導体装置の製造方法。
  2. 前記シリコン基板（１）としてｐ型のものを用いることにより、前記Ａｌ膜（１０ａ）をスパッタする工程において、前記Ａｌ膜（１０ａ）がｐ型の前記再結晶化シリコン（１２）と接続されるようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記シリコン基板（１）としてｎ型のものを用い、前記Ａｌ膜（１０ａ）をスパッタする工程の前に、前記シリコン基板（１）の裏面におけるｎ型不純物の濃度を高くする工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. シリコン基板（１）の表面側に形成された第１電極（９）と裏面に形成された第２電極（１０）とを有し、前記第１電極（９）と前記第２電極（１０）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
    前記シリコン基板（１）を裏面から研削する工程と、
    前記研削が行われた前記シリコン基板（１）の裏面に、スパッタによってＡｌ膜（１０ａ）を形成することで、前記研削の際に前記シリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にする工程と、
    前記Ａｌ膜（１０ａ）を除去する工程と、
    前記Ａｌ膜（１０ａ）が除去された後における前記再結晶化シリコン（１２）の表面に前記第２電極（１０）を形成する工程と、を含み、
    前記Ａｌ膜（１０ａ）をスパッタする工程では、スパッタのエネルギーを３ｋＷ以上に設定し、かつ、前記Ａｌ膜（１０ａ）を７５０〜２２００Åの厚さで形成することを特徴とする半導体装置の製造方法。
  5. 前記第２電極（１０）を形成する工程は、前記Ａｌ膜（１０ａ）が除去された後における前記再結晶化シリコン（１２）の表面にＴｉ膜（１０ｂ）をオーミック接合させる工程を含んでいることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. シリコン基板（１）の表面側に形成された第１電極（９）と裏面に形成された第２電極（１０）とを有し、前記第１電極（９）と前記第２電極（１０）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
    前記シリコン基板（１）を裏面から研削する工程と、
    前記研削が行われた前記シリコン基板（１）の裏面に、スパッタによってＡｕ膜（１０ｅ）を形成することで、前記研削の際に前記シリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にするとともに、該再結晶化シリコン（１２）に前記Ａｕ膜（１０ｅ）をオーミック接合させる工程と、を含み、
    前記Ａｕ膜（１０ｅ）を含む金属膜で前記第２電極（１０）を構成すると共に、
    前記Ａｕ膜（１０ｅ）をスパッタする工程では、スパッタのエネルギーを２ｋＷ以上に設定し、かつ、前記Ａｕ膜（１０ｅ）を３５０〜６５０Åの厚さで形成することを特徴とする半導体装置の製造方法。
  7. シリコン基板（１）の表面側に形成された第１電極（９）と裏面に形成された第２電極（１０）とを有し、前記第１電極（９）と前記第２電極（１０）の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
    前記シリコン基板（１）を裏面から研削する工程と、
    前記研削が行われた前記シリコン基板（１）の裏面に対して低温プラズマ処理を行うことで、前記研削の際に前記シリコン基板（１）の裏面に形成されるアモルファスシリコン（１１）を再結晶化させた再結晶化シリコン（１２）にする工程と、
    前記再結晶化シリコン（１２）に対してオーミック接合される金属膜（１０ｂ）を含む前記第２電極（１０）を形成する工程と、を含み、
    前記低温プラズマ処理を室温以上かつ２００℃以下で行うことを特徴とする半導体装置の製造方法。
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