JP2007019458A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】研削後のシリコン基板1の裏面にAl膜10aをスパッタする。これにより、研削時に形成されるアモルファスシリコン11が再結晶化シリコン12となる。したがって、Al膜10aとシリコン基板1とをオーミック接続すること、つまり裏面電極10とシリコン基板1とをオーミック接続することが可能となる。このため、シリコン基板1の厚みを薄くすることなく、かつ、アニール工程を行わなくてもよい構造の半導体装置とすることが可能となる。
【選択図】図2
Description
図1は、本発明の一実施形態にかかる半導体装置の断面構成を示したものである。この半導体装置は、トレンチゲート構造を有するPチャネル型のパワーMOSFETを有したものとされている。
まず、p+型のシリコン基板1を用意し、このシリコン基板1の上にエピタキシャル成長によってp−型のドリフト層2を成膜したのち、p−型のドリフト層2の所定領域に、n型のベース領域3およびp+型のソース領域4をイオン注入及び熱拡散によって順次形成する。
シリコン基板1の裏面側に、スパッタによりAl膜10aを形成する。このとき、スパッタのエネルギーを3kW以上とし、Al膜10aの膜厚を750〜2200Å程度、好ましくは1000Å以上とする。これにより、アモルファスシリコン11を再結晶化させることが可能となる。
Al膜10aの表面に、Ti膜10b、Ni膜10cおよびAu膜10dを順に積層する。これにより、Al膜10a、Ti膜10b、Ni膜10cおよびAu膜10dの積層構造により構成された裏面電極10が形成される。このようにして、図1に示す半導体装置が完成する。
本発明の第2実施形態について説明する。上記第1実施形態では、アモルファスシリコン11にスパッタによりAl膜10aを形成する場合について説明したが、Al以外に金を用いることもできる。図3は、上記第1実施形態で使用したAl膜10aに代えて、Au膜10eを使用した場合における半導体装置の断面構造を示したものである。
本発明の第3実施形態について説明する。上記第1実施形態では、Pチャネル型のパワーMOSFETに本発明の一実施形態を適用する場合について説明したが、ここではNチャネル型のパワーMOSFETに本発明の一実施形態が適用される場合について説明する。
本発明の第4実施形態について説明する。本実施形態も、第3実施形態と同様に、Nチャネル型のパワーMOSFETに本発明の一実施形態が適用される場合について説明する。
本発明の第5実施形態について説明する。上記第3実施形態では、アモルファスシリコン11にスパッタによりAl膜10aを形成する場合について説明したが、本実施形態では、Al膜10aなどのスパッタを行わないでアモルファスシリコン11を再結晶化させる場合について説明する。
上記実施形態では、半導体装置に備えられる半導体素子としてパワーMOSFETを例に挙げて説明したが、縦型のIGBTやパワートランジスタ、さらにはダイオードなどに対しても適用することができる。要するに、シリコン基板1の内部を通じてシリコン基板1の表裏に電流を流すような縦型の半導体素子が備えられる半導体装置に対して本発明を適用することが可能である。
Claims (19)
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置において、
前記シリコン基板(1)の裏面には、再結晶化シリコン(12)が形成されていると共に、該再結晶化シリコン(12)の表面にAl膜(10a)がオーミック接合されており、前記第2電極(10)が前記Al膜(10a)を含む金属膜で構成されていることを特徴とする半導体装置。 - 前記シリコン基板(1)および前記再結晶化シリコン(12)はp型であり、前記Al膜(10a)がp型の前記再結晶化シリコン(12)と接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記シリコン基板(1)および前記再結晶化シリコン(12)はn型であり、前記再結晶化シリコン(12)は前記シリコン基板(1)における表面側と比べてn型不純物の濃度が高くされていることを特徴とする請求項1に記載の半導体装置。
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置において、
前記シリコン基板(1)の裏面には、再結晶化シリコン(12)が形成されていると共に、該再結晶化シリコン(12)の表面に前記第2電極(10)が形成されていることを特徴とする半導体装置。 - 前記再結晶化シリコン(12)はn型であり、該再結晶化シリコン(12)の表面にTi膜(10b)がオーミック接合され、前記第2電極(10)が前記Ti膜(10b)を含む金属膜で構成されていることを特徴とする請求項4に記載の半導体装置。
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置において、
前記シリコン基板(1)の裏面には、再結晶化シリコン(12)が形成されていると共に、該再結晶化シリコン(12)の表面にAu膜(10e)がオーミック接合されてなり、前記第2電極(10)が前記Au膜(10e)を含む金属膜で構成されていることを特徴とする半導体装置。 - 前記縦型の半導体素子は、
前記シリコン基板(1)の表面に形成された第1導電型のドリフト層(2)と、
前記ドリフト層(2)の上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)の表層部に形成された第1導電型のソース領域(4)と、
前記ソース領域(4)と前記ドリフト層(2)との間に挟まれた前記ベース領域(3)の表面に形成されたゲート絶縁膜(6)と、
前記ゲート絶縁膜(6)の表面に形成されたゲート電極(7)と、
前記ゲート電極(7)を覆うように形成され、前記ソース領域(4)および前記ベース領域(3)に繋がるコンタクトホールが備えられた層間絶縁膜(8)と、を有し、
前記第1電極(9)が、前記層間絶縁膜(8)の上に形成され、前記コンタクトホールを通じて前記ソース領域(4)および前記ベース領域(3)と電気的に接続されてなる縦型のトランジスタであることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。 - シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記シリコン基板(1)を裏面から研削する工程と、
前記研削が行われた前記シリコン基板(1)の裏面に、スパッタによってAl膜(10a)を形成することで、前記研削の際に前記シリコン基板(1)の裏面に形成されるアモルファスシリコン(11)を再結晶化させることで再結晶化シリコン(12)にするとともに、該再結晶化シリコン(12)に前記Al膜(10a)をオーミック接合させる工程と、を含み、
前記Al膜(10a)を含む金属膜で前記第2電極(10)を構成することを特徴とする半導体装置の製造方法。 - 前記シリコン基板(1)としてp型のものを用いることにより、前記Al膜(10a)をスパッタする工程において、前記Al膜(10a)がp型の前記再結晶化シリコン(12)と接続されるようにすることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記シリコン基板(1)としてn型のものを用い、前記Al膜(10a)をスパッタする工程の前に、前記シリコン基板(1)の裏面におけるn型不純物の濃度を高くする工程を行うことを特徴とする請求項8に記載の半導体装置の製造方法。
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記シリコン基板(1)を裏面から研削する工程と、
前記研削が行われた前記シリコン基板(1)の裏面に、スパッタによってAl膜(10a)を形成することで、前記研削の際に前記シリコン基板(1)の裏面に形成されるアモルファスシリコン(11)を再結晶化させた再結晶化シリコン(12)にする工程と、
前記Al膜(10a)を除去する工程と、
前記Al膜(10a)が除去された後における前記再結晶化シリコン(12)の表面に前記第2電極(10)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記第2電極(10)を形成する工程は、前記Al膜(10a)が除去された後における前記再結晶化シリコン(12)の表面にTi膜(10b)をオーミック接合させる工程を含んでいることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記Al膜(10a)をスパッタする工程では、スパッタのエネルギーを3kW以上に設定することを特徴とする請求項8ないし12のいずれか1つに記載の半導体装置の製造方法。
- 前記Al膜(10a)をスパッタする工程では、前記Al膜(10a)を750〜2200Åの厚さで形成することを特徴とする請求項8ないし13のいずれか1つに記載の半導体装置の製造方法。
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記シリコン基板(1)を裏面から研削する工程と、
前記研削が行われた前記シリコン基板(1)の裏面に、スパッタによってAu膜(10e)を形成することで、前記研削の際に前記シリコン基板(1)の裏面に形成されるアモルファスシリコン(11)を再結晶化させた再結晶化シリコン(12)にするとともに、該再結晶化シリコン(12)に前記Au膜(10e)をオーミック接合させる工程と、を含み、
前記Au膜(10e)を含む金属膜で前記第2電極(10)を構成することを特徴とする半導体装置の製造方法。 - 前記Au膜(10e)をスパッタする工程では、スパッタのエネルギーを2kW以上に設定することを特徴とする請求項15に記載の半導体装置の製造方法。
- 前記Al膜(10a)をスパッタする工程では、前記Au膜(10e)を350〜650Åの厚さで形成することを特徴とする請求項15または16に記載の半導体装置の製造方法。
- シリコン基板(1)の表面側に形成された第1電極(9)と裏面に形成された第2電極(10)とを有し、前記第1電極(9)と前記第2電極(10)の間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置の製造方法において、
前記シリコン基板(1)を裏面から研削する工程と、
前記研削が行われた前記シリコン基板(1)の裏面に対して低温プラズマ処理を行うことで、前記研削の際に前記シリコン基板(1)の裏面に形成されるアモルファスシリコン(11)を再結晶化させた再結晶化シリコン(12)にする工程と、
前記再結晶化シリコン(12)に対してオーミック接合される金属膜(10b)を含む前記第2電極(10)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記低温プラズマ処理を室温以上かつ200℃以下で行うことを特徴とする請求項18に記載の半導体装置の製造方法。
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---|---|---|---|---|
JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2010021171A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法およびそれに用いる半導体製造装置 |
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Families Citing this family (13)
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JP2008085050A (ja) * | 2006-09-27 | 2008-04-10 | Renesas Technology Corp | 半導体装置の製造方法 |
DE102007003812B4 (de) * | 2007-01-25 | 2011-11-17 | Infineon Technologies Ag | Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung |
DE102007008777B4 (de) * | 2007-02-20 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement mit Zellenstruktur und Verfahren zur Herstellung desselben |
US20090026619A1 (en) * | 2007-07-24 | 2009-01-29 | Northrop Grumman Space & Mission Systems Corp. | Method for Backside Metallization for Semiconductor Substrate |
US8642459B2 (en) * | 2008-08-28 | 2014-02-04 | Infineon Technologies Ag | Method for forming a semiconductor device with an isolation region on a gate electrode |
KR101481708B1 (ko) * | 2008-11-21 | 2015-01-12 | 삼성전자주식회사 | 리세스 채널 트랜지스터 및 이의 제조방법 |
JP2011023527A (ja) * | 2009-07-15 | 2011-02-03 | Toshiba Corp | 半導体装置 |
US8143126B2 (en) | 2010-05-10 | 2012-03-27 | Freescale Semiconductor, Inc. | Method for forming a vertical MOS transistor |
JP5729331B2 (ja) * | 2011-04-12 | 2015-06-03 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
JP5979993B2 (ja) | 2012-06-11 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 狭アクティブセルie型トレンチゲートigbtの製造方法 |
JP6077380B2 (ja) * | 2013-04-24 | 2017-02-08 | トヨタ自動車株式会社 | 半導体装置 |
JP2015053455A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 電力用半導体装置及びその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5884425A (ja) * | 1981-11-14 | 1983-05-20 | Nec Home Electronics Ltd | 半導体装置の製造方法 |
JPH01220439A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体装置の製造方法 |
JP2001274191A (ja) * | 2000-03-28 | 2001-10-05 | Toyota Central Res & Dev Lab Inc | 半導体装置及び半導体装置の製造方法 |
JP2005033130A (ja) * | 2003-07-11 | 2005-02-03 | Denso Corp | 半導体装置 |
Family Cites Families (5)
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---|---|---|---|---|
JP3339552B2 (ja) | 1996-11-27 | 2002-10-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US6909119B2 (en) * | 2001-03-15 | 2005-06-21 | Cree, Inc. | Low temperature formation of backside ohmic contacts for vertical devices |
DE10248205B4 (de) * | 2002-10-16 | 2007-03-08 | Infineon Technologies Ag | Ohmsche Kontaktanordnung und Herstellverfahren |
JP3870896B2 (ja) | 2002-12-11 | 2007-01-24 | 株式会社デンソー | 半導体装置の製造方法およびそれにより製造される半導体装置 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5884425A (ja) * | 1981-11-14 | 1983-05-20 | Nec Home Electronics Ltd | 半導体装置の製造方法 |
JPH01220439A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体装置の製造方法 |
JP2001274191A (ja) * | 2000-03-28 | 2001-10-05 | Toyota Central Res & Dev Lab Inc | 半導体装置及び半導体装置の製造方法 |
JP2005033130A (ja) * | 2003-07-11 | 2005-02-03 | Denso Corp | 半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2010021171A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法およびそれに用いる半導体製造装置 |
WO2010109572A1 (ja) * | 2009-03-23 | 2010-09-30 | トヨタ自動車株式会社 | 半導体装置 |
JPWO2010109572A1 (ja) * | 2009-03-23 | 2012-09-20 | トヨタ自動車株式会社 | 半導体装置 |
US8558381B2 (en) | 2009-03-23 | 2013-10-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
US8354328B2 (en) | 2009-12-22 | 2013-01-15 | Renesas Electronics Corporation | Semiconductor device manufacturing method and semiconductor device |
JP2019021656A (ja) * | 2017-07-11 | 2019-02-07 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
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