JP6300236B2 - 半導体装置、半導体装置の製造方法および電力変換装置 - Google Patents

半導体装置、半導体装置の製造方法および電力変換装置 Download PDF

Info

Publication number
JP6300236B2
JP6300236B2 JP2015036099A JP2015036099A JP6300236B2 JP 6300236 B2 JP6300236 B2 JP 6300236B2 JP 2015036099 A JP2015036099 A JP 2015036099A JP 2015036099 A JP2015036099 A JP 2015036099A JP 6300236 B2 JP6300236 B2 JP 6300236B2
Authority
JP
Japan
Prior art keywords
metal layer
semiconductor
layer
semiconductor device
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015036099A
Other languages
English (en)
Other versions
JP2016157882A (ja
Inventor
智康 古川
智康 古川
正樹 白石
正樹 白石
広 中野
中野　　広
俊章 守田
俊章 守田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Ltd
Priority to JP2015036099A priority Critical patent/JP6300236B2/ja
Priority to US15/051,822 priority patent/US20160254761A1/en
Priority to CN201610104398.2A priority patent/CN105931954A/zh
Priority to EP16157345.6A priority patent/EP3062341A3/en
Publication of JP2016157882A publication Critical patent/JP2016157882A/ja
Application granted granted Critical
Publication of JP6300236B2 publication Critical patent/JP6300236B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03901—Methods of manufacturing bonding areas involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/13386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/13387—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29387—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8184—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83054—Composition of the atmosphere
    • H01L2224/83065—Composition of the atmosphere being reducing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)
  • Inverter Devices (AREA)

Description

本発明は、半導体装置、半導体装置の製造方法および電力変換装置に関する。
半導体装置は、システムＬＳＩ（Large Scale Integration）、電力変換装置、ハイブリッド自動車等の制御装置等、幅広い分野で使用されている。この半導体装置においては、例えば電子部品の電極端子と回路基板上の回路パターンの電極端子との電気的接合には鉛を含んだ「はんだ」や「はんだ合金」によるものが主流であった。
地球環境保全の観点から鉛の使用が厳しく制限されており、鉛の使用を制限して鉛を含まない材料で電極等の接合を行う開発が進められている。特に、「高温はんだ」に関してはその代替となる有効な材料がまだ見出されていない。実装においては「鉛フリーの階層はんだ」を用いることが必要不可欠なため、この「高温はんだ」に代わる材料の出現が望まれている。
このような背景から、「高温はんだ」に代わる材料として金属粒子と有機化合物の複合材料を用いて電極を接合する接合材料が提案されている。
特許文献１には、ＮｉまたはＣｕ電極に対して優れた接合強度が得られる接合技術として、酸化第二銅（ＣｕＯ）粒子と有機物からなる還元剤を含む接合材料を用いて、還元雰囲気下において接合を行う半導体装置が記載されている。特許文献１に記載の半導体装置は、加熱還元時に１００ｎｍ以下の銅粒子を生成させ、銅粒子同士を焼結させて接合する。特許文献１に記載の酸化第二銅（ＣｕＯ）粒子を用いた接合技術は、従来のナノ粒子接合と比較してＮｉやＣｕに対する接合性を改善することができ、Ｎｉ電極またはＣｕ電極用の接合材料として期待できる。例えば、電力変換装置のインバータに使用されるＩＧＢＴ（Insulated Gate Bipolar Transistor）やフリーホイールダイオード等のパワー半導体チップのＮｉ電極に銅焼結層からなる接合層を介して電気的に接続端子に接続することが可能である。
パワー半導体チップのＮｉ電極は、Ａｌ金属の表面上に、例えば、無電解メッキ法によりＮｉ層を成長させるＮｉ電極形成方法がある。
特許文献２には、半田を介して導体部材が接合された構成の半導体装置が記載されている。特許文献２に記載の半導体装置は、半導体基板の表面上にＡｌ電極が形成され、Ａｌ電極は、第１のＡｌ金属層と、第２のＡｌ金属層とに分かれている。そして、第１のＡｌ金属層と第２のＡｌ金属層との間に異種材質層が配置され、Ａｌ表面の結晶方位が主に(１１１)面のとき、その上に形成するＮｉメッキ層は最も均質あるいは高密度になるとしている。
特開２００８−２４４２４２号公報 特許４９７３０４６号公報
しかしながら、本発明者らが検討したところ、特許文献２のＡｌ表面の結晶方位が主に(１１１)面となる安定した成膜は困難であることが判明した。Ａｌ表面の結晶方位が主に(１１１)面となる安定した成膜が得られないので、Ｎｉメッキ層の厚さや密度が不均質になり、ピンホール状のＮｉ膜欠損が発生する課題があった。
また、半導体チップのＮｉ電極にピンホール状のＮｉ膜欠損があると、銅焼結層からなる接合層を用いて、電気的に接続端子に接続した場合、接合層からパワー半導体チップに銅が拡散し、素子リーク電流の増大、素子耐圧の劣化、素子の特性が変動してしまう課題があった。
本発明は、このような事情に鑑みてなされたものであり、成膜された電極膜の膜欠損を低減できる半導体装置、半導体装置の製造方法および電力変換装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、半導体素子が形成された半導体基板の第１表面に、前記半導体素子と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層、Ｃｕ拡散防止層、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層、および金属層がこの順に形成されている第１の半導体チップの電極構造体と、前記第１の半導体チップの電極構造体における前記金属層の表面に配置され、銅焼結層を介して前記第１の半導体チップの電極構造体と接合された導電部材と、を備え、前記第２のＡｌ金属層は、表面のＡｌ結晶粒の結晶面方位が主に（１１０）面、かつ、平均結晶粒の大きさが、０．５μｍ以上となるように形成されていることを特徴とする。
また、本発明の半導体装置の製造方法は、前記半導体素子が形成された前記半導体基板を用意する工程と、前記半導体基板の表面に前記第１のＡｌ金属層を形成する工程と、前記第１のＡｌ金属層の表面に、前記Ａｌ金属層の導電性を確保しつつ、前記銅焼結層のＣｕ拡散を防止するＣｕ拡散防止層を形成する工程と、前記Ｃｕ拡散防止層の表面に、前記第１のＡｌ金属層と同一材料からなる前記第２のＡｌ金属層)を形成する工程と、前記第２のＡｌ金属層上に前記金属層を形成する工程と、前記半導体基板をチップ化することで、前記第１の半導体チップの電極構造体を形成する工程と、前記銅焼結層を介して、前記第１の半導体チップの電極構造体を互いに接合する工程と、を有することを特徴とする。
また、本発明の電力変換装置は、前記半導体装置を備えることを特徴とする。
本発明によれば、成膜された電極膜の膜欠損を低減できる半導体装置、半導体装置の製造方法および電力変換装置を提供することができる。
本発明の第１の実施形態に係る半導体装置の断面図である。 上記第１の実施形態に係る半導体装置の製造方法の各工程を示す図である。 上記第１の実施形態に係る半導体装置の製造方法の各工程を示す図である。 上記第１の実施形態に係る半導体装置の電解メッキ時のジンケート処理による第２のＡｌ金属層の平均結晶粒の大きさと削れ量との関係を示す特性図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 本発明の第３の実施形態に係る半導体装置の構成図である。 図６のＡ−Ａ断面図である。 本発明の第４の実施形態に係る半導体装置の構成図である。 図８のＡ−Ａ断面図である。 本発明の第５の実施形態に係る電力変換装置の回路図である。
以下、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
本実施形態の半導体装置は、パワー半導体チップのフリーホイールダイオードに適用した場合の断面構造を示す。なお、ｎ型Ｓｉ基板を用いたダイオードをもとに説明するが、これに限定されるものではない。ｐ型Ｓｉ基板を用いた場合においても同様に、取り扱うことができる。また、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。
図１に示すように、半導体装置１００は、ｎ型Ｓｉからなる半導体基板１０８を備える。半導体基板１０８は、表面から順にｐ型半導体層１０８ａ、ｎ−ドリフト層１０８ｂ、高濃度のｎ型不純物領域からなるｎ＋型半導体層１０８ｃを備え、半導体層からなる半導体素子１５０を形成している。半導体基板１０８は、第１の半導体チップの電極構造体１５１が形成される第１表面１０８ｄと、アノード電極１０９が形成される第２表面１０８ｅと、を有する。
半導体装置１００は、半導体素子１５０が形成された半導体基板１０８のｎ＋型半導体層１０８ｃの第１表面１０８ｄに、この半導体素子１５０と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６、およびＮｉ層１０４（金属層）がこの順に形成されている第１の半導体チップの電極構造体１５１と、Ｎｉ層１０４の表面１０４ａに配置され、銅焼結層１０３を介して第１の半導体チップの電極構造体１５１と接合された導電部材１０２と、を備える。
特に、第２のＡｌ金属層１０６の表面１０６ａのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。
なお、第１の半導体チップは、半導体基板１０８と、第１の半導体チップの電極構造体１５１と、を含んで構成されている。
第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、第２のＡｌ金属層１０６、およびＮｉ層１０４は、この順に形成されて、半導体基板１０８の裏面側のカソード電極１１２を構成する。カソード電極１１２は、銅焼結層１０３を用いてセラミックス絶縁基板１０１上の導電部材１０２に接合されている。Ｎｉ層１０４は、例えば無電解Ｎｉメッキ層である。Ｎｉ層１０４は、接続電極を形成する金属層であり、ＮｉのほかＣｕまたはＣｕ合金でもよい。
半導体基板１０８の第２表面１０８ｅ側のアノード電極１０９は、ＡｌもしくはＡｌ合金からなる電極構造を有し、一部は、半導体基板１０８のｐ型半導体層１０８ａと接しており、他の一部は、絶縁酸化膜１１０と接している。また、絶縁酸化膜１１０上には、パッシベーション膜１１１が形成されている。パッシベーション膜１１１は、例えばポリイミドで構成されている。
次に、本発明の第１実施形態の半導体装置１００の製造方法について説明する。
［半導体装置１００の製造方法］
図２および図３は、半導体装置１００の製造方法の各工程を示す図である。
<ダイオード（半導体素子１５０）作製工程>
図２（ａ）は、本実施形態におけるアノードＰ型半導体領域形成後の断面図である。
まず、ダイオードを作製するためのＳｉウエハ９０を準備する。Ｓｉウエハには、耐圧に応じた比抵抗を有するウエハを用いることができる。例えば、１２００Ｖの耐圧をもつダイオードでは５５Ωｃｍ程度、３．３ｋＶの耐圧をもつダイオードでは２５０Ωｃｍ程度とすることができる。このとき、Ｓｉウエハ９０は、比抵抗が高くｎ−層の役割を果たす。以降、ｐ型半導体層１０８ａが形成されたＳｉウエハ９０を、ｎ−ドリフト層１０８ｂと呼ぶ。
図示しない最初の工程で、Ｓｉ基板の表面全体に熱酸化により酸化膜を形成する。次に、ｐ型半導体層１０８ａを設ける領域を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板の表面にレジスト材料を塗布、露光、現像することで、ｐ型半導体層１０８ａ領域が開口したレジストを形成する。その後、ｐ型不純物をイオン注入する。ｐ型不純物は例えば、ボロンが挙げられる。その後、レジストを除去、不純物を活性化するためのアニールを施すことにより、図２（ａ）に示すように、ｐ型半導体層１０８ａが形成される。
図２（ｂ）は、本実施形態におけるコンタクト部形成後の断面図、図２（ｃ）は、アノード電極形成後の断面図である。
次に、Ｓｉ基板に熱酸化による酸化膜形成、および化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、絶縁酸化膜１１０を堆積し、ｐ型半導体層１０８ａとアノード電極１０９（図２（ｃ）参照）を接続するコンタクト部を形成するためのフォトリソグラフィ工程を行う。レジスト材料を塗布、露光、現像して、形成されたレジストをマスクに、絶縁酸化膜１１０をエッチングすることにより、図２（ｂ）に示すように、ｐ型半導体層１０８ａとアノード電極を接続するコンタクト部が形成される。続いて、ＡｌもしくはＡｌ合金からなるアノード電極１０９をスパッタリング法により成膜し、フォトリソグラフィ工程によりレジストをパターニングし、エッチングすることにより、図２（ｃ）に示すように、アノード電極１０９が形成される。
次に、表面保護膜１１１（図３参照）を形成する。保護膜の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することで、保護膜を形成することができる。
次に裏面カソード側製造工程について説明する。
<裏面カソード側製造工程>
図３（ａ）は、本実施形態における表面保護膜形成後の断面図である。
まず、ｎ−ドリフト層１０８ｂの裏面を研削し、ウエハ厚を薄くする。ウエハ厚は、耐圧に応じて異なり、例えば、１２００Ｖ耐圧品では１２０μｍ程度、３３００Ｖ耐圧品では４００μｍ程度である。
その後、ｎ−ドリフト層１０８ｂの裏面側からウエハ全面に、ｎ型不純物のイオン注入を行う。ｎ型不純物は、例えばリン、ヒ素等が挙げられる。
続いて、イオン注入したｎ型不純物を活性化させるためにレーザアニールを行い、図３（ａ）に示すｎ＋型半導体層１０８ｃが形成される
<裏面カソード電極１１２の製造工程>
次に、裏面のカソード電極１１２の製造方法について説明する。
図３（ｂ）は、本実施形態におけるｎ＋型半導体層１０８ｃ形成後の断面図である。
図３（ｃ）に示すように、スパッタリングにより裏面電極の第１のＡｌ金属層１０５を例えばＡｌＳｉ合金が０．６μｍ、Ｃｕ拡散防止層１０７を例えばＴｉが０．２μｍ、第２のＡｌ金属層１０６を例えばＡｌＳｉ合金が２μｍを順に成膜する。このとき、第２のＡｌ金属層１０６は、Ａｌ結晶粒の結晶面方位が、主に（１１０）面、ＡｌＳｉの平均結晶粒の大きさが、０．５μｍ以上となる条件でスパッタリングを行うことにより、図３（ｃ）に示すように、第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７および第２のＡｌ金属層１０６が形成される。ＡｌＳｉの平均結晶粒の大きさが０．５μｍ以上であることついては後記する。
Ａｌ金属層１０５、Ｃｕ拡散防止層１０７および第２のＡｌ金属層１０６スパッタリングは、低温スパッタリング条件で平均結晶粒をウエハ面内で均一にすることが可能であり、好ましくは２００℃以下の成膜条件がよい。
<Ｎｉ層１０４の形成工程>
図３（ｃ）は、本実施形態における第２のＡｌ金属層１０６形成後の断面図である。
図１に示すように、Ｎｉ層１０４を無電解メッキ法により形成する。
ここで、無電解メッキ時のジンケート処理は、第２のＡｌ金属層１０６をエッチングする必要がある。本発明者らは、電解メッキ時のジンケート処理に関して、ＡｌＳｉの平均結晶粒の大きさが０．５μｍ以上であることが好ましい知見を得た。
図４は、電解メッキ時のジンケート処理による第２のＡｌ金属層１０６の平均結晶粒の大きさと削れ量との関係を示す特性図である。
図４に示すように、第２のＡｌ金属層１０６は、主に（１１０）面において、ＡｌＳｉの平均結晶粒の大きさが、０．５μｍ以上になると、ピンホール発生が大幅に減少する。ＡｌＳｉの平均結晶粒の大きさが、０．５μｍ以上となる条件でスパッタリングを行うことにより、無電解メッキ時のジンケート処理によるＡｌＳｉ電極の局所的な削れが抑制され、均一なＮｉ膜の成長が促進され、Ｎｉ電極膜のピンホール欠損が低減できる。因みに、１．５μｍ以上になると削れ量がほぼ一定になる。
また、裏面のカソード電極１１２内にＴｉからなるＣｕ拡散防止層１０７を設けることで、銅焼結層１０３からなる接合層を用いて、電気的に接続端子に接続した場合に、この接合層から第１の半導体チップに銅が拡散することを防止し、長期接合信頼性が向上される。
なお、本実施例では、Ｃｕ拡散防止層１０７にＴｉを用いたが、例えば、導電性を確保したままでＣｕ拡散防止層が形成可能なＴｉＮ、ＴｉＷ、Ｗ等の材料が同様に使用可能である。
<半導体装置１００の形成>
次に、これまで説明した工程で形成されたウエハをダイシングによってチップ化する。
チップ化した後、導電部材１０２（例えばＣｕ）で配線層が形成されたセラミックス絶縁基板１０１と、酸化第二銅（ＣｕＯ）粒子を用いた接合剤を用意し、還元雰囲気下、多段階加熱と加圧を加えて導電部材１０２とチップ裏面のカソード電極１１２を接合し、図１に示す銅焼結層１０３で接合された半導体装置１００が形成される。
以上の工程によって、図１に示した半導体装置１００が得られる。
以上説明したように、本実施形態に係る半導体装置１００は、半導体素子１５０が形成された半導体基板１０８のｎ＋型半導体層１０８ｃの表面に、この半導体素子１５０と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６、およびＮｉ層１０４)がこの順に形成されている第１の半導体チップの電極構造体１５１と、Ｎｉ層１０４の表面に配置され、銅焼結層１０３を介して第１の半導体チップの電極構造体１５１と接合された導電部材１０２と、を備え、第２のＡｌ金属層１０６の表面１０６ａでのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。
上述したように、第２のＡｌ金属層１０６が主に（１１０）面において、ＡｌＳｉの平均結晶粒の大きさが、０．５μｍ以上となる条件でスパッタリングを行う。これにより、無電解メッキ時のジンケート処理によるＡｌＳｉ電極の局所的な削れが抑制され、均一なＮｉ膜の成長が促進され、Ｎｉ電極膜のピンホール欠損が低減できる。したがって、Ａｌ電極の表面上に、無電界メッキ法により成膜されたＮｉ電極膜の膜欠損が低減できる。
また、従来技術ではＡｌ表面の結晶方位が主に(１１１)面となる安定した成膜は困難である。これに対して、本実施形態では、第２のＡｌ金属層１０６の表面１０６ａでのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。結晶面方位が主に（１１０）面を用いることができるので、安定した成膜を容易に作製することができる。
本実施形態では、半導体チップ１５１の電極内にＣｕ拡散防止層１０７を設けることで、銅焼結層１０３からなる接合層から第１の半導体チップに銅が拡散することを防止し、長期接合信頼性が向上された半導体装置１００を実現することができる。
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置２００の断面図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。本実施形態の半導体装置２００は、パワー半導体チップのフリーホイールダイオードに適用した場合の例である。本実施形態の半導体装置２００は、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。
図５に示すように、半導体装置２００は、半導体素子１５０が形成された半導体基板１０８の第２表面１０８ｅに、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６、およびＮｉ層１０４がこの順に形成されている第２の半導体チップの電極構造体１５２と、第２の半導体チップの電極構造体１５２のＮｉ層１０４の表面１０４ａに配置され、銅焼結層１０３を介して第２の半導体チップの電極構造体１５２と接合された導電部材１０２と、をさらに備え、第２のＡｌ金属層１０６の表面１０６ａでのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。
なお、第２の半導体チップは、半導体基板１０８と、第２の半導体チップの電極構造体１５２と、を含んで構成されている。
半導体基板１０８の第２表面１０８ｅ上の第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、第２のＡｌ金属層１０６、およびＮｉ層１０４は、この順に形成されて、半導体基板１０８の表面側のカソード電極１１３を構成する。Ｎｉ層１０４は、銅焼結層１０３を用いて導電部材１０２に接合されている。
このように、本実施形態の半導体装置２００は、第１の半導体チップの電極構造体１５１と第２の半導体チップの電極構造体１５２が、半導体基板１０８の両面に形成され、導電部材１０２は銅焼結層１０３を介して第１の半導体チップの電極構造体１５１および第２の半導体チップの電極構造体１５２に接合されている。
本実施形態によれば、第１の実施形態の効果に加えて、半導体基板１０８の両面に同様な電極構成体を設け、ウエハ表裏対象性のよい電極膜を形成しているので、電極膜の応力によるウエハ反りを低減でき、製造性を向上させることができる。
本実施形態の半導体装置２００をパワー半導体モジュールに適用した場合、半導体基板１０８の両面に同様な電極構成体を設け、ウエハ表裏対象性のよい電極膜を形成しているので、高温環境で顕著になる各部材の熱膨張差に起因する熱応力を小さくすることができる。理想的には銅焼結層１０３の熱膨張係数を導電部材１０２のそれに一致させることで、銅焼結層１０３に生じる熱応力が最小になり、長期信頼性が向上する。
（第３の実施形態）
図６および図７は、本発明の第３の実施形態に係る半導体装置３００の構成図であり、図６は半導体ＬＳＩチップ２０１の上面図、図７は半導体ＬＳＩチップ２０１を実装した場合における図６のＡ−Ａ断面図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図６に示すように、半導体装置３００は、半導体ＬＳＩチップ２０１上に、トランジスタ、ダイオード、抵抗素子等複数の半導体素子が形成され、それらを制御する入出力電極ＰＡＤ２０２が配置されている。
図７に示すように、半導体装置３００は、半導体ＬＳＩチップ２０１の半導体基板２０８（図７参照）と、半導体ＬＳＩチップ２０１の複数電極と多層配線２０３を介して接続された複数の入出力電極ＰＡＤ２０２と、を備える。
半導体ＬＳＩチップ２０１は、半導体基板２０８上に、トランジスタ、ダイオード、抵抗素子等の複数の半導体素子（図示省略）が形成されている。各半導体素子の電極等の配線は、絶縁酸化膜１１０内に形成された多層配線２０３を介して電気的に入出力電極ＰＡＤ２０２に接続される。半導体ＬＳＩチップ２０１の各半導体素子は、多層配線２０３および入出力電極ＰＡＤ２０２を通して導電部材１０２に接続される。
入出力電極ＰＡＤ２０２は、図１の半導体装置１００の第１の半導体チップの電極構造体１５１と同様な構成を採る。すなわち、図７に示すように、入出力電極ＰＡＤ２０２は、絶縁酸化膜１１０上に露出した多層配線２０３の端面に、この多層配線２０３と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６、およびＮｉ層１０４がこの順に形成されている半導体チップにより構成される。Ａｌ金属層１０６の表面１０６ａのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。入出力電極ＰＡＤ２０２を構成する半導体チップのＮｉ層１０４は、銅焼結層１０３を用いて基板２０４上の導電部材１０２に接合されている。
本実施形態の半導体装置３００は、半導体ＬＳＩチップ２０１と入出力電極ＰＡＤ２０２の接合において、半田を用いないので鉛フリーであり、環境に良い効果がある。また、高温環境で顕著になる各部材の熱膨張差に起因する熱応力を小さくすることができるので、高温環境の場所に搭載できる半導体装置３００を実現することができる。
（第４の実施形態）
図８および図９は、本発明の第４の実施形態に係る半導体装置４００の構成図であり、図８は半導体ＬＳＩチップ２０５，２０６の上面図、図９は半導体ＬＳＩチップ２０５，２０６を実装した場合における図８のＢ−Ｂ断面図である。図６および図７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図８に示すように、半導体装置４００は、第１の半導体ＬＳＩチップ２０５と第２の半導体ＬＳＩチップ２０６とを積層構造にした構成を採る。
図９に示すように、半導体装置３００は、第１の半導体ＬＳＩチップ２０５と、第２の半導体ＬＳＩチップ２０６と、半導体ＬＳＩチップ２０５の複数電極と多層配線２０３を介して接続された複数の入出力電極ＰＡＤ２０２と、第１の半導体ＬＳＩチップ２０５と第２の半導体ＬＳＩチップ２０６とを電気的に接続するチップ間接続電極ＰＡＤ２０７と、を備える。
第１の半導体ＬＳＩチップ２０５および第２の半導体ＬＳＩチップ２０６上（その基板上）には、それぞれトランジスタ、ダイオード、抵抗素子等の複数の半導体素子（図示省略）が形成されている。
第１の半導体ＬＳＩチップ２０５と第２の半導体ＬＳＩチップ２０６を電気的に接続するチップ間接続電極ＰＡＤ２０７が配置され、第１の半導体ＬＳＩチップ２０５および第２の半導体ＬＳＩチップ２０６の半導体ＬＳＩチップを制御する入出力電極ＰＡＤ２０２が配置されている。
チップ間接続電極ＰＡＤ２０７は、前記の図６および図７の半導体装置３００の入出力電極ＰＡＤ２０２と同様な構成を採る。すなわち、チップ間接続電極ＰＡＤ２０７は、絶縁酸化膜１１０上に露出した多層配線２０３の端面に、この多層配線２０３と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層１０５、Ｃｕ拡散防止層１０７、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層１０６、およびＮｉ層１０４がこの順に形成されている半導体チップにより構成される。Ａｌ金属層１０６の表面１０６ａのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている。一方のチップ間接続電極ＰＡＤ２０７を構成する半導体チップのＮｉ層１０４には、銅焼結層１０３が形成され、銅焼結層１０３を用いて第１の半導体ＬＳＩチップ２０５と第２の半導体ＬＳＩチップ２０６とが接合されている。
本実施形態の半導体装置４００は、さらにチップ間接続電極ＰＡＤ２０７の接合において、半田を用いないので鉛フリーであり、環境に良い効果がある。また、高温環境で顕著になる各部材の熱膨張差に起因する熱応力を小さくすることができるので、高温環境の場所に搭載できる半導体装置４００を実現することができる。
また、本実施形態では、複数の半導体チップを積層することが可能であり、パッケージの小型化が可能である。
（第５の実施形態）
本発明の半導体装置を電力変換装置に適用した第３の実施形態について説明する。
図１０は、第１の実施形態に係る半導体装置１００を採用した電力変換装置５００を示す回路図である。図１０は、本実施形態の電力変換装置５００の回路構成の一例と直流電源と三相交流モータ（交流負荷）との接続の関係を示す。
本実施形態の電力変換装置５００では、第１の実施形態の半導体装置１００を電力スイッチング素子５０１〜５０６として用いている。電力スイッチング素子５０１〜５０６は、例えばＩＧＢＴである。
図１０に示すように、第５の実施形態の電力変換装置５００は、一対の直流端子であるＰ端子５３１、Ｎ端子５３２と、交流出力の相数と同数の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５とを備えている。
また、一対の電力スイッチング素子５０１および５０２の直列接続からなり、その直列接続点に接続されるＵ端子５３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０３および５０４の直列接続からなり、その直列接続点に接続されるＶ端子５３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０５および５０６の直列接続からなり、その直列接続点に接続されるＷ端子５３５を出力とするスイッチングレッグを備える。
電力スイッチング素子５０１〜５０６は、例えばＩＧＢＴである。
電力スイッチング素子５０１〜５０６からなる３相分のスイッチングレッグは、Ｐ端子５３１、Ｎ端子５３２の直流端子間に接続されて、図示しない直流電源から直流電力が供給される。電力変換装置５００の３相の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５は図示しない三相交流モータに三相交流電源として接続されている。
電力スイッチング素子５０１〜５０６には、それぞれ逆並列にダイオード５２１〜５２６が接続されている。ＩＧＢＴからなる電力スイッチング素子５０１〜５０６のそれぞれのゲートの入力端子には、ゲート回路５１１〜５１６によって制御される。なお、ゲート回路５１１〜５１６は統括制御回路（不図示）によって統括的に制御されている。
ゲート回路５１１〜５１６によって、それぞれ電力スイッチング素子５０１〜５０６を統括的に適切に制御して、直流電源Ｖｃｃの直流電力は、三相交流電力に変換され、Ｕ端子５３３、Ｖ端子５３４、Ｗ端子５３５から出力される。
上記各実施形態に係る半導体装置を電力変換装置５００に適用することで、電力変換装置５００の長期信頼性が向上する。また、半田を用いないので鉛フリーであり、環境に良い効果がある。また、高温環境の場所に搭載でき、かつ専用の冷却器を持たなくても長期的な信頼性を確保することが可能になる。
本発明は、電子部品中の電気的接合部（例えば、半導体素子と回路部材との接合部）の接合層に関し、特に、酸化銅粒子を主材とする接合材を用いて接合した接合層を有する半導体装置に適用して好適である。
なお、本実施形態では、本発明の半導体装置の電力変換装置への適用例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや、交流−直流コンバータなど、他の電力変換装置に適用することもできる。
（その他の実施形態）
以上、各実施形態について図面を参照して詳述したが、本発明はこれら実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲の工程、製造、設計変更等があってもよく、以下にその例を挙げる。
例えば、半導体素子の第１導電型をｎ型とし、第２導電型をｐ型とする構成のほか、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
また、本発明は、パワー半導体チップのフリーホイールダイオードやＩＧＢＴに限らず、Ａｌ金属層１０６の表面でのＡｌ結晶粒の結晶面方位が主に（１１０）面となっている半導体装置であればどのような半導体装置にも適用することができる。
また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、電気配線は説明上必要と考えられるものを示しており、製品上、必ずしも全ての電気配線を示しているとは限らない。
９０ Ｓｉウエハ
９１ アノードＰ型半導体層
９２ カソードｎ＋層
１００，２００，３００，４００ 半導体装置
１０１ セラミック基板
１０２ 導電部材
１０３ 銅焼結層
１０４ Ｎｉ層（金属層）
１０４ａ Ｎｉ層の表面
１０５ 第１のＡｌ金属層
１０６ 第２のＡｌ金属層
１０６ａ 第２のＡｌ金属層の表面
１０７ Ｃｕ拡散防止層
１０８ 半導体基板
１０８ａ ｐ型半導体層
１０８ｂ ｎ−ドリフト層
１０８ｃ ｎ＋型半導体層
１０８ｄ 半導体基板の第１表面
１０８ｅ 半導体基板の第２表面
１０９アノード電極
１１０絶縁酸化膜
１１１ パッシベーション膜
１１２ カソード電極
１１３，１１９，４０３ 絶縁膜
１５０ 半導体素子
１５１ 第１の半導体チップの電極構造体
１５２ 第２の半導体チップの電極構造体
２０１ 半導体ＬＳＩチップ
２０２ 入出力電極ＰＡＤ
２０３ 多層配線
２０４ 基板
２０５ 第１の半導体ＬＳＩチップ
２０６ 第２の半導体ＬＳＩチップ
２０７ チップ間接続電極ＰＡＤ
５００ 電力変換装置
５０１〜５０６ 電力スイッチング素子
５２１〜５２６ ダイオード
５１１〜５１６ ゲート回路

Claims (6)

  1. 半導体素子が形成された半導体基板の第１表面に、
    前記半導体素子と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層、Ｃｕ拡散防止層、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層、および金属層がこの順に形成されている第１の半導体チップの電極構造体と、
    前記第１の半導体チップの電極構造体における前記金属層の表面に配置され、銅焼結層を介して前記第１の半導体チップの電極構造体と接合された導電部材と、を備え、
    前記第２のＡｌ金属層は、
    表面のＡｌ結晶粒の結晶面方位が主に（１１０）面、かつ、平均結晶粒の大きさが、０．５μｍ以上となるように形成されている
    ことを特徴とする半導体装置。
  2. 前記半導体基板の第２表面に、
    ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層、Ｃｕ拡散防止層、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層、および金属層がこの順に形成されている第２の半導体チップの電極構造体と、
    第２の半導体チップの電極構造体における前記金属層の表面に配置され、銅焼結層を介して前記第２の半導体チップの電極構造体と接合された導電部材と、をさらに備え、
    前記第２のＡｌ金属層は、
    表面のＡｌ結晶粒の結晶面方位が主に（１１０）面、かつ、平均結晶粒の大きさが、０．５μｍ以上となるように形成されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板に形成された複数の素子と当該素子に電気的に接続する接続電極パッドを備え、
    前記接続電極パッドは、
    前記素子が形成された半導体基板の表面に、
    前記素子と電気的に接続され、ＡｌもしくはＡｌ合金からなる第１のＡｌ金属層、Ｃｕ拡散防止層、ＡｌもしくはＡｌ合金からなる第２のＡｌ金属層、および金属層がこの順に形成されている第１の半導体チップの電極構造体と、
    前記金属層の表面に配置され、銅焼結層を介して前記第１の半導体チップの電極構造体と接合された導電部材と、を備え、
    前記第２のＡｌ金属層は、
    表面のＡｌ結晶粒の結晶面方位が主に（１１０）面、かつ、平均結晶粒の大きさが、０．５μｍ以上となるように形成されている
    ことを特徴とする半導体装置。
  4. 請求項１において、
    前記半導体素子が形成された前記半導体基板を用意する工程と、
    前記半導体基板の表面に前記第１のＡｌ金属層を形成する工程と、
    前記第１のＡｌ金属層の表面に、前記第１のＡｌ金属層の導電性を確保しつつ、前記銅焼結層のＣｕ拡散を防止するＣｕ拡散防止層を形成する工程と、
    前記Ｃｕ拡散防止層の表面に、前記第１のＡｌ金属層と同一材料からなる前記第２のＡｌ金属層を形成する工程と、
    前記第２のＡｌ金属層上に前記金属層を形成する工程と、
    前記半導体基板をチップ化することで、前記第１の半導体チップの電極構造体を形成する工程と、
    前記銅焼結層を介して、前記第１の半導体チップの電極構造体を互いに接合する工程と、
    を有し、
    前記第２のＡｌ金属層を形成する工程では、前記第２のＡｌ金属層の平均結晶粒の大きさが、０．５μｍ以上となる条件でスパッタリングを用いて形成されていることを特徴とする半導体装置の製造方法。
  5. 前記スパッタリングは、低温スパッタリング条件、かつ、２００℃以下の成膜条件である
    ことを特徴とする請求項４に記載の半導体方法。
  6. 一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続された、それぞれのスイッチング素子と逆極性のダイオードの並列回路を２個直列に接続した構成からなり、前記並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを備え、前記スイッチング素子が請求項１乃至請求項３のいずれか一項に記載の半導体装置であることを特徴とする電力変換装置。
JP2015036099A 2015-02-26 2015-02-26 半導体装置、半導体装置の製造方法および電力変換装置 Active JP6300236B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015036099A JP6300236B2 (ja) 2015-02-26 2015-02-26 半導体装置、半導体装置の製造方法および電力変換装置
US15/051,822 US20160254761A1 (en) 2015-02-26 2016-02-24 Semiconductor device, method of manufacturing semiconductor device, and power conversion device
CN201610104398.2A CN105931954A (zh) 2015-02-26 2016-02-25 半导体装置、半导体装置的制造方法以及电力变换装置
EP16157345.6A EP3062341A3 (en) 2015-02-26 2016-02-25 Semiconductor device with an electrode structure comprising an aluminium or aluminium alloy layer with {110} texture, method of manufacturing said semiconductor device and power conversion device comprising said semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015036099A JP6300236B2 (ja) 2015-02-26 2015-02-26 半導体装置、半導体装置の製造方法および電力変換装置

Publications (2)

Publication Number Publication Date
JP2016157882A JP2016157882A (ja) 2016-09-01
JP6300236B2 true JP6300236B2 (ja) 2018-03-28

Family

ID=55411321

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015036099A Active JP6300236B2 (ja) 2015-02-26 2015-02-26 半導体装置、半導体装置の製造方法および電力変換装置

Country Status (4)

Country Link
US (1) US20160254761A1 (ja)
EP (1) EP3062341A3 (ja)
JP (1) JP6300236B2 (ja)
CN (1) CN105931954A (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
JP6816776B2 (ja) * 2017-01-13 2021-01-20 三菱電機株式会社 半導体装置
JP6726112B2 (ja) * 2017-01-19 2020-07-22 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP2018121050A (ja) * 2017-01-24 2018-08-02 トヨタ自動車株式会社 半導体装置とその製造方法
CN108346700B (zh) * 2017-01-24 2021-10-12 株式会社电装 半导体装置及其制造方法
JP6952552B2 (ja) * 2017-09-27 2021-10-20 株式会社日立製作所 接続材料および熱電変換モジュールならびに電子装置
US10741783B2 (en) * 2018-01-25 2020-08-11 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Light emitting device and manufacturing method for the same
JP7075847B2 (ja) * 2018-08-28 2022-05-26 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US20220003808A1 (en) * 2019-03-01 2022-01-06 Mitsubishi Electric Corporation Semiconductor device and method for diagnosing deterioration of semiconductor device
JP7249927B2 (ja) * 2019-11-07 2023-03-31 三菱電機株式会社 半導体装置およびその製造方法
KR102196385B1 (ko) * 2020-05-04 2020-12-30 제엠제코(주) 반도체 패키지
JP2023144467A (ja) * 2022-03-28 2023-10-11 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP2023144454A (ja) * 2022-03-28 2023-10-11 株式会社 日立パワーデバイス 半導体装置、半導体装置および電力変換装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4325239A (en) * 1980-01-17 1982-04-20 Supra Products, Inc. Key safe having improved bar locking system
US4352239A (en) * 1980-04-17 1982-10-05 Fairchild Camera And Instrument Process for suppressing electromigration in conducting lines formed on integrated circuits by control of crystalline boundary orientation
JP2001066620A (ja) * 2000-07-10 2001-03-16 Hitachi Ltd 配線材料および液晶表示装置
JP3767585B2 (ja) * 2003-07-11 2006-04-19 株式会社デンソー 半導体装置
US7393771B2 (en) * 2004-06-29 2008-07-01 Hitachi, Ltd. Method for mounting an electronic part on a substrate using a liquid containing metal particles
JP2007005368A (ja) * 2005-06-21 2007-01-11 Renesas Technology Corp 半導体装置の製造方法
JP4973046B2 (ja) * 2006-07-20 2012-07-11 株式会社デンソー 半導体装置の製造方法
JP5006081B2 (ja) * 2007-03-28 2012-08-22 株式会社日立製作所 半導体装置、その製造方法、複合金属体及びその製造方法
JP2009111188A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
JP5719740B2 (ja) * 2011-09-30 2015-05-20 株式会社日立製作所 配線材料および、それを用いた半導体モジュール
JP2016004877A (ja) * 2014-06-16 2016-01-12 ルネサスエレクトロニクス株式会社 半導体装置および電子装置

Also Published As

Publication number Publication date
EP3062341A2 (en) 2016-08-31
US20160254761A1 (en) 2016-09-01
JP2016157882A (ja) 2016-09-01
EP3062341A3 (en) 2016-11-09
CN105931954A (zh) 2016-09-07

Similar Documents

Publication Publication Date Title
JP6300236B2 (ja) 半導体装置、半導体装置の製造方法および電力変換装置
JP6726112B2 (ja) 半導体装置および電力変換装置
JP7075847B2 (ja) 半導体装置および電力変換装置
US9997432B2 (en) Semiconductor device and electronic component using the same
JP6347309B2 (ja) 半導体装置および半導体装置の製造方法
US11456359B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10192811B2 (en) Power semiconductor device
US20170162482A1 (en) Semiconductor device
US11615963B2 (en) Electronic device, electronic module and methods for fabricating the same
JP2014120638A (ja) パワーモジュール半導体装置およびその製造方法
JP2004363518A (ja) 半導体装置の製造方法
JP2014032985A (ja) 半導体装置およびその製造方法
TW201633539A (zh) 半導體裝置及半導體封裝體
JP2018107481A (ja) パワーモジュール半導体装置
JP2018206871A (ja) 半導体素子及びその製造方法
CN108417567B (zh) 半导体模块
EP3242322B1 (fr) Dispositif electronique de puissance a structure d&#39;interconnexion electrique plane
JP2013009014A (ja) 半導体装置
US20230307348A1 (en) Semiconductor apparatus
CN115050656A (zh) 一种集成续流二极管的氮化镓功率器件以及封装方法
JP5151837B2 (ja) 半導体装置の製造方法
JP2018200978A (ja) 半導体装置
JPH0831999A (ja) ダイオ−ドの放熱装置および該装置の実装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170317

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180220

R150 Certificate of patent or registration of utility model

Ref document number: 6300236

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350