JP2016004877A - 半導体装置および電子装置 - Google Patents

半導体装置および電子装置 Download PDF

Info

Publication number
JP2016004877A
JP2016004877A JP2014123776A JP2014123776A JP2016004877A JP 2016004877 A JP2016004877 A JP 2016004877A JP 2014123776 A JP2014123776 A JP 2014123776A JP 2014123776 A JP2014123776 A JP 2014123776A JP 2016004877 A JP2016004877 A JP 2016004877A
Authority
JP
Japan
Prior art keywords
film
terminal
semiconductor device
semiconductor
conductor film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014123776A
Other languages
English (en)
Inventor
康之 吉永
Yasuyuki Yoshinaga
康之 吉永
健太 貞方
Kenta Sadakata
健太 貞方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014123776A priority Critical patent/JP2016004877A/ja
Priority to TW104117241A priority patent/TW201611200A/zh
Priority to US14/732,546 priority patent/US9263561B2/en
Priority to CN201510330015.9A priority patent/CN105322001A/zh
Publication of JP2016004877A publication Critical patent/JP2016004877A/ja
Priority to US15/008,381 priority patent/US9711630B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219—Aluminium alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/33104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/33106—Disposition relative to the bonding areas, e.g. bond pads the layer connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置ＣＰは、半導体基板ＳＢ上の絶縁膜ＩＬ上に形成された、端子用の導電膜パターンである配線Ｍ１と、絶縁膜ＩＬ上に配線Ｍ１を覆うように形成された絶縁膜ＰＡと、絶縁膜ＰＡの開口部ＯＰから露出する部分の配線Ｍ１上に形成されたニッケル層ＭＥ１とを有している。配線Ｍ１は、アルミニウムを主成分とする主導体膜ＭＣと、主導体膜ＭＣの上面全体上に形成された導体膜ＢＲとを有する積層膜からなり、導体膜ＢＲは、チタン膜、タングステン膜、またはチタンタングステン膜からなる。ニッケル層ＭＥ１は、開口部ＯＰから露出する部分の導体膜ＢＲ上に形成されている。【選択図】図１２

Description

本発明は、半導体装置および電子装置に関し、例えば、パワー半導体素子を有する半導体装置およびそれを用いた電子装置に好適に利用できるものである。
ＩＧＢＴなどのパワー半導体素子を形成した半導体チップにおいては、主面側に設けられたパッドと裏面側に設けられた裏面電極との間に流れる電流を、半導体チップ内に形成されたパワー半導体素子により制御することができる。このため、そのような半導体チップは、大電流が流れるスイッチング素子などに利用することができる。そのような半導体チップをパッケージ化する際には、抵抗低減を考慮して、半導体チップのパッドには金属板が半田を介して接続される。
特開２０１２−２５６８３９号公報（特許文献１）には、トレンチゲートＩＧＢＴを備える半導体装置に関する技術が記載されている。
特開２００８−９１６１８号公報（特許文献２）には、保護膜の開口部から臨む素子電極の表面上に半田付け電極を形成した半導体装置に関する技術が記載されている。
特開２０００−２１９１４号公報（特許文献３）には、パッド上に金メッキバンプを形成した半導体装置に関する技術が記載されている。
特開２０１２−２５６８３９号公報 特開２００８−９１６１８号公報 特開２０００−２１９１４号公報
パッドを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体チップと、前記半導体チップの主面の端子に半田を介して電気的に接続された金属板とを有している。前記半導体チップは、半導体基板上の層間絶縁膜上に形成された前記端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる。
また、一実施の形態によれば、半導体装置は、半導体基板上の層間絶縁膜上に形成された接続端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる。
また、一実施の形態によれば、電子装置は、電源と負荷とにそれぞれ電気的に接続されかつ前記負荷を駆動する半導体装置と、前記半導体装置を制御する制御部とを有している。前記半導体装置は、半導体チップと、前記半導体チップの主面の端子に半田を介して電気的に接続された金属板とを有している。前記半導体チップは、半導体基板上の層間絶縁膜上に形成された前記端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる。
また、一実施の形態によれば、半導体装置は、半導体チップと、前記半導体チップの主面の端子に半田を介して電気的に接続された金属板とを有している。前記半導体チップは、半導体基板上の層間絶縁膜上に形成された前記端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなる。前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、前記第１導体膜は、銅が添加されておらず、前記第３導体膜は、銅が添加されている。
また、一実施の形態によれば、電子装置は、電源と負荷とにそれぞれ電気的に接続されかつ前記負荷を駆動する半導体装置と、前記半導体装置を制御する制御部とを有している。前記半導体装置は、半導体チップと、前記半導体チップの主面の端子に半田を介して電気的に接続された金属板とを有している。前記半導体チップは、半導体基板上の層間絶縁膜上に形成された前記端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなる。前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、前記第１導体膜は、銅が添加されておらず、前記第３導体膜は、銅が添加されている。
また、一実施の形態によれば、半導体装置は、半導体基板上の層間絶縁膜上に形成された接続端子用の導電膜パターンと、前記層間絶縁膜上に前記導電膜パターンを覆うように形成された絶縁膜と、前記絶縁膜の開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜とを有している。前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなる。前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、前記第１導体膜は、銅が添加されておらず、前記第３導体膜は、銅が添加されている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の全体平面図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の実装形態の一例を示す断面図である。 変形例の半導体装置の上面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 半導体基板のトランジスタセル領域に形成されているＩＧＢＴの説明図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置を用いた電子システムの一例を示す説明図である。 検討例の半導体装置の要部断面図である。 検討例の半導体装置の要部断面図である。 各種材料の熱膨張係数と弾性係数を示す表である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。 他の実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体チップの全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
図１および図２は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示され、図２は、半導体装置ＣＰの裏面（下面）側の全体平面図が示されている。
図１および図２に示されるように、本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示され、図２には、半導体装置ＣＰの裏面が示されている。
半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのエミッタ用パッドＰＤＥと、制御用端子としてのゲート用パッドＰＤＧとを有し、また、図２に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。エミッタ用パッドＰＤＥとゲート用パッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。
具体的には、半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されているが、その絶縁膜ＰＡに設けられたエミッタ用開口部ＯＰＥからエミッタ用パッドＰＤＥが露出され、絶縁膜ＰＡに設けられたゲート用開口部ＯＰＧからゲート用パッドＰＤＧが露出されている。また、半導体装置ＣＰの裏面（下面）側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
半導体装置ＣＰを構成する半導体基板ＳＢには、半導体装置ＣＰの上面側に形成された第１端子（ここではエミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子が形成されている。なお、半導体装置ＣＰを構成する半導体基板ＳＢは、図１および図２では図示されていないが、後述の図１２および図１３に示されている。このため、半導体装置ＣＰは、半導体基板ＳＢに形成された半導体素子を制御することにより、上面側の第１端子（ここではエミッタ用パッドＰＤＥ）と裏面側の第２端子（ここでは裏面電極ＢＥ）との間の導通が制御されて、上面側の第１端子（ここではエミッタ用パッドＰＤＥ）と裏面側の第２端子（ここでは裏面電極ＢＥ）との間に電流が流れるようになっている。このため、半導体装置ＣＰは、大電流が流れるスイッチング素子として用いることができる。ゲート用パッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。
半導体基板ＳＢに形成されて半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子としては、ＩＧＢＴを好適に用いることができ、トレンチゲート型のＩＧＢＴであれば更に好適に用いることができる。ＩＧＢＴを用いた場合は、半導体装置ＣＰの上面側の第１端子は、エミッタ端子であり、半導体装置ＣＰの裏面側の第２端子はコレクタ端子であり、半導体装置ＣＰの上面側の制御用端子はゲート端子である。
＜半導体パッケージ構成について＞
次に、上記半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧについて説明する。
図３〜図９は、上記半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す上面図（図３）、下面図（図４）、平面透視図（図５〜図７）および断面図（図８および図９）である。図３は、半導体装置ＰＫＧの上面側の全体平面図が示され、図４は、半導体装置ＰＫＧの下面（裏面）側の全体平面図が示され、図５は、半導体装置ＰＫＧを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図６は、図５から金属板ＭＰおよびワイヤＷＡを除いた図に対応し、図７は、図６から更に半導体チップＣＰ１を除いた図に対応している。図５〜図７では、封止部ＭＲの外周位置を点線で示してある。また、図５のＡ１−Ａ１線の断面図が、図８にほぼ対応し、図５のＢ１−Ｂ１線の断面図が、図９にほぼ対応している。
図３〜図９に示される半導体装置（半導体パッケージ）ＰＫＧに用いられている半導体チップＣＰ１は、上記図１および図２に示される半導体装置（半導体チップ）ＣＰと同じものであるので、ここでは、半導体チップＣＰ１の構成についての繰り返しの説明は省略する。
図３〜図９に示されるように、半導体装置ＰＫＧは、半導体チップＣＰ１と、半導体チップＣＰ１を搭載するダイパッド（チップ搭載部、タブ）ＤＰと、半導体チップＣＰ１のエミッタ用パッドＰＤＥに接合された金属板（導体板）ＭＰと、導電体によって形成されたリードＬＤと、導電性のワイヤ（ボンディングワイヤ）ＷＡと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。
リード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧは、少なくとも１つのリードＬＤを有しているが、図３〜図９の場合は、半導体装置ＰＫＧは、２つのリードＬＤ、すなわち、リードＬＤ１とリードＬＤ２とを有している。各リードＬＤ（ＬＤ１，ＬＤ２）は、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、各リードＬＤにおいて、封止部ＭＲ内に位置する部分をインナリード部と呼び、封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。
リードＬＤ１，ＬＤ２は、封止部ＭＲの側面ＭＲｃ１側に配置されており、リードＬＤ１，ＬＤ２の各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。図８および図９の場合は、各リードＬＤ１，ＬＤ２のアウタリード部は平坦であるが、他の形態として、各リードＬＤ１，ＬＤ２のアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように折り曲げ加工されていてもよい。封止部ＭＲで覆われずに露出した部分のリードＬＤ１，ＬＤ２（具体的にはリードＬＤ１，ＬＤ２のアウタリード部）は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。
封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰの下面（裏面）が露出されている。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰは露出されていない。ダイパッドＤＰは、半導体チップＣＰ１を搭載するチップ搭載部である。
ダイパッドＤＰは導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰおよびリードＬＤ１，ＬＤ２が同じ材料（同じ金属材料）で形成されていれば、より好ましく、これにより、半導体装置ＰＫＧを製造しやすくなる。
ダイパッドＤＰの上面（主面）上には、半導体チップＣＰ１が搭載されている。半導体チップＣＰ１の表面には、エミッタ用パッドＰＤＥおよびゲート用パッドＰＤＧが形成され、半導体チップＣＰ１の裏面には、裏面電極（裏面コレクタ電極）ＢＥが形成されている。ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、エミッタ用パッドＰＤＥおよびゲート用パッドＰＤＧが形成されている側の主面を、半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつ裏面電極ＢＥが形成されている側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。
半導体チップＣＰ１は、半導体チップＣＰ１の表面を上に向け、半導体チップＣＰ１の裏面をダイパッドＤＰの上面に向けた状態で、ダイパッドＤＰの上面上に搭載されている。すなわち、半導体チップＣＰ１は、半導体チップＣＰ１の裏面電極ＢＥをダイパッドＤＰに向けた状態で、ダイパッドＤＰの上面上に搭載されている。半導体チップＣＰ１の裏面は、半田などの導電性の接着層（接合材）ＢＤ１を介してダイパッドＤＰの上面に接着されて固定されている。このため、導電性の接着層ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰに接合されて固定されるとともに、電気的に接続されている。接着層ＢＤ１は、導電性を有しており、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。半導体チップＣＰ１は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰ１の動作時に発生した熱は、主に半導体チップＣＰ１の裏面からダイパッドＤＰを通じて外部に放熱することができる。このため、ダイパッドＤＰは、そこに搭載される半導体チップＣＰ１の面積よりも大きくすることが好ましく、これにより、放熱性を向上させることができる。
半導体チップＣＰ１のゲート用パッドＰＤＧとリードＬＤ１のインナリード部とが、導電性接続部材であるワイヤＷＡを介して電気的に接続されている。具体的には、リードＬＤ１のインナリード部にワイヤＷＡの一方の端部が接続され、そのワイヤＷＡの他方の端部は、半導体チップＣＰ１のゲート用パッドＰＤＧに接続されており、そのワイヤＷＡを介して、リードＬＤ１と半導体チップＣＰ１のゲート用パッドＰＤＧとが電気的に接続されている。また、リードＬＤ２のインナリード部に他のワイヤＷＡの一方の端部が接続され、そのワイヤＷＡの他方の端部は、半導体チップＣＰ１のエミッタ用パッドＰＤＥに接続されており、そのワイヤＷＡを介して、リードＬＤ２と半導体チップＣＰ１のエミッタ用パッドＰＤＥとが電気的に接続されている。リードＬＤ１と半導体チップＣＰ１のゲート用パッドＰＤＧとの間を接続するワイヤＷＡと、リードＬＤ２と半導体チップＣＰ１のエミッタ用パッドＰＤＥとの間を接続するワイヤＷＡとは、別個のワイヤＷＡである。このため、半導体装置ＰＫＧにおいて、半導体チップＣＰ１のエミッタ用パッドＰＤＥと、半導体チップＣＰ１のゲート用パッドＰＤＧとは、導体を介して繋がっていない。
封止部ＭＲで覆われずに露出した部分のリードＬＤ１（すなわちリードＬＤ１のアウタリード部）は、半導体チップＣＰ１のゲート用パッドＰＤＧに電気的に接続された外部端子（ゲート用の外部端子）として機能することができる。また、封止部ＭＲで覆われずに露出した部分のリードＬＤ２（すなわちリードＬＤ２のアウタリード部）は、半導体チップＣＰ１のエミッタ用パッドＰＤＥに電気的に接続された外部端子（エミッタ用の外部端子）として機能することができる。
ワイヤＷＡは、導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線または銅（Ｃｕ）線またはアルミニウム（Ａｌ）線などの金属線（金属細線）からなる。ワイヤＷＡは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
半導体チップＣＰ１のエミッタ用パッドＰＤＥには、半田のような導電性の接着層（接合材）ＢＤ２を介して、金属板ＭＰが接合されて固定されるとともに、電気的に接続されている。接着層ＢＤ２は、導電性を有しており、本実施の形態では、半田からなる。このため、金属板ＭＰは、半田からなる接着層ＢＤ２を介して、半導体チップＣＰ１のエミッタ用パッドＰＤＥと電気的に接続されている。半導体チップＣＰ１のエミッタ用パッドＰＤＥのうち、接着層ＢＤ２を介して金属板ＭＰが接合されている領域以外の領域に、ワイヤＷＡ（エミッタ用パッドＰＤＥとリードＬＤ２との間を電気的に接続するワイヤＷＡ）を接続することができる。
金属板ＭＰは、一部が封止部ＭＲから露出されている。具体的には、金属板ＭＰの一部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。すなわち、金属板ＭＰは、封止部ＭＲ外に位置する部分と封止部ＭＲ内に位置する部分とを有しており、封止部ＭＲ内に位置する部分の金属板ＭＰが、接着層ＢＤ２を介して、半導体チップＣＰ１のエミッタ用パッドＰＤＥに接合されている。封止部ＭＲで覆われずに露出した部分の金属板ＭＰ（具体的には封止部ＭＲの側面ＭＲｃ３から突出した部分の金属板ＭＰ）は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。すなわち、封止部ＭＲで覆われずに露出した部分の金属板ＭＰは、半導体チップＣＰ１のエミッタ用パッドＰＤＥに電気的に接続された外部端子（エミッタ用の外部端子）として機能することができる。
金属板ＭＰは、導電性および熱伝導性の高い金属（金属材料）によって形成されていることが好ましく、例えば銅（Ｃｕ）または銅（Ｃｕ）合金により好適に形成することができる。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰが銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。また、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により金属板ＭＰを形成することも可能である。金属板ＭＰの幅は、ワイヤＷＡの幅（直径）よりも大きい（広い）。半導体チップＣＰ１のエミッタ用パッドＰＤＥにワイヤＷＡよりも抵抗が低い金属板ＭＰを接続しているため、半導体チップＣＰ１に形成されている半導体素子（ここではＩＧＢＴ）のオン抵抗を低減できる。このため、半導体装置ＰＫＧにおいて、パッケージ抵抗を低減でき、導通損失を低減できる。また、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰを用いることにより、半導体装置ＰＫＧのコストを低減できる。
また、図３〜図９の場合は、金属板ＭＰの一部が封止部ＭＲから露出（突出）して、外部端子として機能するようになっている。他の形態として、半導体装置ＰＫＧに追加のリードを設け、封止部ＭＲ内において、この追加のリードに金属板ＭＰを導電性の接合材（好ましくは半田）を介して接合することもできる。この場合は、半導体チップＣＰ１のエミッタ用パッドＰＤＥは、導電性の接着層ＢＤ２を介して金属板ＭＰに電気的に接続され、その金属板ＭＰは、導電性の接合材を介して追加のリードに電気的に接続されているため、半導体チップＣＰ１のエミッタ用パッドＰＤＥが金属板ＭＰなどを介して追加のリードに電気的に接続されることになる。このため、この場合は、追加のリードの一部が封止部ＭＲから露出して外部端子（エミッタ用の外部端子）として機能するので、金属板ＭＰは封止部ＭＲから露出しなくともよくなる。なお、ここで述べた追加のリードも、リードＬＤと同様に導電性を有しており、リードＬＤと同様の材料（金属材料）により形成することができる。
ダイパッドＤＰの下面（裏面）は、封止部ＭＲの下面ＭＲｂから露出されている。また、ダイパッドＤＰの一部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。ダイパッドＤＰと金属板ＭＰとは、互いに接触していない。封止部ＭＲで覆われずに露出した部分のダイパッドＤＰ（具体的には封止部ＭＲの下面ＭＲｂから露出したダイパッドＤＰの下面、あるいは、封止部ＭＲの側面ＭＲｃ３から突出した部分のダイパッドＤＰ）は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。すなわち、封止部ＭＲで覆われずに露出した部分のダイパッドＤＰは、半導体チップＣＰ１の裏面電極ＢＥに電気的に接続された外部端子（コレクタ用の外部端子）として機能することができる。
また、図３〜図９の場合は、ダイパッドＤＰの一部が封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出しているが、他の形態として、封止部ＭＲの側面ＭＲｃ３からダイパッドＤＰの一部が突出しない場合もあり得る。
また、金属板ＭＰの一部とダイパッドＤＰの一部とを、封止部ＭＲの同じ側面ＭＲｃ３から突出させる場合、封止部ＭＲの側面ＭＲｃ３から突出する部分の金属板ＭＰと、封止部ＭＲの側面ＭＲｃ３から突出する部分のダイパッドＤＰとが、平面視において重ならないようにすることが好ましい。これにより、半導体装置ＰＫＧのエミッタ端子である金属板ＭＰとコレクタ端子であるダイパッドＤＰとに、外部機器などを接続しやすくなる。
本実施の形態の半導体装置ＰＫＧにおいては、半導体チップＣＰ１の裏面電極ＢＥにダイパッドＤＰが（導電性の接着層ＢＤ１を介して）電気的に接続され、半導体チップＣＰ１のエミッタ用パッドＰＤＥに金属板ＭＰが（導電性の接着層ＢＤ２を介して）電気的に接続され、半導体チップＣＰ１のゲート用パッドＰＤＧにリードＬＤ１が（ワイヤＷＡを介して）電気的に接続されている。そして、これらダイパッドＤＰ、金属板ＭＰおよびリードＬＤ１のそれぞれにおいて、封止部ＭＲからの露出部が、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。すなわち、封止部ＭＲから露出する部分のダイパッドＤＰが、半導体チップＣＰ１の裏面電極ＢＥを半導体装置ＰＫＧの外部に引き出すための端子（コレクタ用端子）として機能する。また、封止部ＭＲから露出する部分の金属板ＭＰが、半導体チップＣＰ１のエミッタ用パッドＰＤＥを半導体装置ＰＫＧの外部に引き出すための端子（エミッタ用端子）として機能する。また、封止部ＭＲから露出する部分のリードＬＤ１が、半導体チップＣＰ１のゲート用パッドＰＤＧを半導体装置ＰＫＧの外部に引き出すための端子（ゲート用端子）として機能する。金属板ＭＰはワイヤＷＡよりも低抵抗であるが、言い換えると、ワイヤＷＡは金属板ＭＰよりも高抵抗であるが、エミッタ用パッドＰＤＥから金属板ＭＰへの導電経路に比べると、ゲート用パッドＰＤＧからリードＬＤ１への導電経路に流れる電流は小さいため、ゲート用パッドＰＤＧとリードＬＤ１との間は、ワイヤＷＡで電気的に接続することができる。
また、リードＬＤ２は、ワイヤＷＡを介して半導体チップＣＰ１のエミッタ用パッドＰＤＥと電気的に接続されている。このため、封止部ＭＲから露出する部分のリードＬＤ２も、半導体チップＣＰ１のエミッタ用パッドＰＤＥを半導体装置ＰＫＧの外部に引き出すための端子（エミッタ用端子）として機能することができる。半導体チップＣＰ１に形成された半導体素子（ここではＩＧＢＴ）の導通電流（オン電流）は、主として、金属板ＭＰとダイパッドＤＰとの間に流れるが、導通経路に金属板ＭＰを用いたことで、導通損失を低減することができる。また、リードＬＤ２は、エミッタ電位（エミッタ用パッドＰＤＥの電位に対応）を検知するために用いることができる。すなわち、エミッタ用パッドＰＤＥに対してケルビン接続を取るための端子（ケルビンエミッタ）として用いることができる。エミッタ用パッドＰＤＥから金属板ＭＰへの導電経路に比べると、エミッタ用パッドＰＤＥからリードＬＤ２への導電経路に流れる電流は小さいため、エミッタ用パッドＰＤＥとリードＬＤ２との間は、ワイヤＷＡで電気的に接続することができる。
また、他の形態として、リードＬＤ２を省略することも可能であり、リードＬＤ２を省略する場合は、リードＬＤ２と半導体チップＣＰ１のエミッタ用パッドＰＤＥとの間を接続するワイヤＷＡも不要となる。
図１０は、半導体装置ＰＫＧの実装形態の一例を示す断面図である。図１０には、上記図８に対応する断面が示されており、図１０の断面では、金属板ＭＰは封止部ＭＲから突出していないが、上記図９にも示されるように、他の断面では、金属板ＭＰの一部は、封止部ＭＲの側面から突出している。
図１０に示されるように、半導体装置ＰＫＧは、例えば、金属プレート（ヒートシンク）ＨＳ上に搭載することができる。金属プレートＨＳは、例えば、水冷機構を備えた金属プレートである。図１０の場合、半導体装置ＰＫＧは、ダイパッドＤＰの下面（封止部ＭＲからの露出面に対応）が金属プレートＨＳの上面に対向する向きで、金属プレートＨＳの上面上に、熱伝導グリス（放熱グリス）ＴＧを介して搭載されている。このため、半導体装置ＰＫＧのダイパッドＤＰと金属プレートＨＳとの間には、熱伝導グリスＴＧが介在している。図１０の場合、半導体装置ＰＫＧの半導体チップＣＰ１で発生した熱は、主として、導電性の接着層ＢＤ１、ダイパッドＤＰおよび熱伝導グリスＴＧを介して、金属プレートＨＳに放熱することができる。
図１１は、上記図１および図２の半導体装置ＣＰの変形例を示す上面図であり、上記図１に対応するものである。
半導体装置ＣＰは、上面側にエミッタ用パッドＰＤＥとゲート用パッドＰＤＧとを有し、裏面側にコレクタ用の裏面電極ＢＥを有しているが、上記図１の場合は、半導体装置ＣＰの上面にはエミッタ用パッドＰＤＥは１つ形成されていたのに対して、図１１の場合は、半導体装置ＣＰの上面にはエミッタ用パッドＰＤＥは複数、形成されている。なお、図１１では、エミッタ用パッドＰＤＥは４つ形成されているが、４つには限定されず、２つ以上の任意の数とすることができる。
図１１のように半導体装置ＣＰの上面側にエミッタ用パッドＰＤＥが複数形成されている場合に、図３〜図１０のように半導体装置（半導体チップ）ＣＰをパッケージ化して半導体装置ＰＫＧを製造するには、半導体装置ＣＰに形成されている複数のエミッタ用パッドＰＤＥに対して、上記接着層ＢＤ２に対応する導電性の接合材（ここでは半田）を介して上記金属板ＭＰを接合すればよい。すなわち、半導体装置ＣＰに形成されている複数のエミッタ用パッドＰＤＥのそれぞれが、半田（導電性の接合材）を介して共通の金属板ＭＰに接合されて電気的に接続される。これにより、金属板ＭＰは、半導体装置ＣＰに形成されている複数のエミッタ用パッドＰＤＥに接合されて電気的に接続されることになる。
＜半導体チップの内部構成について＞
次に、上記半導体装置（半導体チップ）ＣＰの内部構造について、図面を参照して説明する。
図１２および図１３は、本実施の形態の半導体装置ＣＰの要部断面図である。図１２は、上記図１のＤ−Ｄ線の位置での断面図にほぼ対応している。図１３は、ゲート用パッドＰＤＧを横切る断面図に対応している。
本実施の形態の半導体装置ＣＰは、半導体装置ＣＰの上面側に形成された第１端子（ここではエミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子（ここではＩＧＢＴ）が形成された半導体装置である。従って、半導体装置ＣＰを構成する半導体基板ＳＢには、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）が形成されており、半導体基板ＳＢに形成されたＩＧＢＴは、好ましくはトレンチゲート型のＩＧＢＴである。半導体基板ＳＢに形成されたＩＧＢＴは、パワートランジスタ（パワー半導体素子）とみなすこともできる。このため、半導体装置ＣＰは、パワートランジスタ（パワー半導体素子）としてＩＧＢＴを備えた半導体装置と言うこともできる。
図１２および図１３にも示されるように、半導体装置（半導体チップ）ＣＰを構成する半導体基板ＳＢは、例えばヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＢとして、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
トレンチゲート型のＩＧＢＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＩＧＢＴである。半導体基板ＳＢに形成されたトレンチゲート型のＩＧＢＴの具体的な構成について、以下に説明する。
半導体基板ＳＢの主面に、パワートランジスタ（パワー半導体素子）を構成するトレンチゲート型のＩＧＢＴが形成されている。具体的には、半導体基板ＳＢの主面には、複数の単位トランジスタセルＱ１が形成されており、半導体基板ＳＢに形成された複数の単位トランジスタセルＱ１が並列に接続されることで、１つのパワートランジスタが形成されている。各単位トランジスタセルＱ１は、トレンチゲート型のＩＧＢＴで構成されている。なお、トレンチゲート型のＩＧＢＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＩＧＢＴである。ここで、半導体基板ＳＢの主面において、パワートランジスタを構成する複数の単位トランジスタセルＱ１が形成（配置）されている平面領域を、トランジスタセル領域と称することとする。
半導体基板ＳＢの底部には、すなわち半導体基板ＳＢの裏面側には、所定の厚みのコレクタ用（コレクタ領域用）のｐ型半導体領域（コレクタ領域）ＣＬが形成されている。ｐ型半導体領域ＣＬは、半導体基板ＳＢの裏面全体にわたって形成することができる。そして、半導体基板ＳＢの裏面全面上に、ｐ型半導体領域ＣＬに接するように、コレクタ用の裏面電極（コレクタ電極、裏面コレクタ電極）ＢＥが形成されている。裏面電極ＢＥは、端子（接続端子）とみなすことができる。ここでは、裏面電極ＢＥは、コレクタ端子である。
裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。アルミニウム（Ａｌ）層の代わりに、Ａｌ−Ｓｉ合金層を用いることもできる。裏面電極ＢＥはｐ型半導体領域ＣＬに接しており、裏面電極ＢＥとｐ型半導体領域ＣＬとは電気的に接続されている。
なお、半導体基板ＳＢにおいて、ゲート電極ＧＥ用の溝（トレンチ）が形成されている側とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。
半導体基板ＳＢ中には、ｐ型ベース領域用のｐ型半導体領域ＰＲが形成されており、また、半導体基板ＳＢにおいて、ｐ型半導体領域ＰＲの上部に、ｎ型エミッタ領域用のｎ＋型半導体領域ＮＲが形成されている。ｎ＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲが存在している。
半導体基板ＳＢには、その主面から半導体基板ＳＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されており、その溝ＴＲ内に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている。半導体基板ＳＢに形成された溝ＴＲの底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＩが形成されているため、溝ＴＲに埋め込まれたゲート電極ＧＥと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩが介在した状態になっている。ゲート電極ＧＥは、半導体基板ＳＢの溝ＴＲ内に埋め込まれた導電膜（導電体膜）からなり、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトシリコン膜）からなる。
図示は省略するが、半導体基板ＳＢの主面において、溝ＴＲは、平面視において、例えば縞状または格子状に形成されている。ここで、溝ＴＲが平面視で縞状に形成された場合は、平面視において、第１方向にそれぞれ延在する複数の溝ＴＲが第２方向に所定の間隔で並んだ構成となる。また、溝ＴＲが平面視で格子状に形成された場合は、平面視において、第１方向にそれぞれ延在しかつ第２方向に所定の間隔で並んだ複数の溝ＴＲと、第２方向にそれぞれ延在しかつ第１方向に所定の間隔で並んだ複数の溝ＴＲとが、互いに交差した構成となる。なお、ここで言う第１方向と第２方向とは、互いに交差（直交）する方向である。
溝ＴＲは、半導体基板ＳＢのから、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとを貫通し（通り抜け）、ｎ型の半導体基板ＳＢ中、すなわちｎ型基板領域ＮＳＢ中で終端するように形成されている。このため、溝ＴＲの底面は、ｎ＋型半導体領域ＮＲの底面（すなわちｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとの境界面）よりも深く、かつ、ｐ型半導体領域ＰＲの底面（すなわちｐ型半導体領域ＰＲとｎ型基板領域ＮＳＢとの境界面）よりも深いが、コレクタ用のｐ型半導体領域ＣＬには達しておらず、ｎ型基板領域ＮＳＢの途中（深さ方向の途中）に位置している。
ここで、半導体基板ＳＢのうち、ｎ型の半導体基板として形成されたときのｎ型の状態が維持されている領域を、ｎ型基板領域ＮＳＢと称することとする。半導体基板ＳＢには、ｎ＋型半導体領域ＮＲ、ｐ型半導体領域ＰＲおよびｐ型半導体領域ＣＬが形成されているが、それらを除く領域であって、ｎ型の半導体基板ＳＢを製造した後に不純物の注入が行われていない領域が、ｎ型基板領域ＮＳＢ対応している。
また、「深さ」または「深さ位置」とは、半導体基板ＳＢの主面からの距離（半導体基板ＳＢの主面に垂直な方向の距離）に対応している。そして、半導体基板ＳＢの主面に近い側を浅い側とし、半導体基板ＳＢの主面から遠い側（換言すれば半導体基板ＳＢの裏面に近い側）を深い側とする。
図１２に示される各溝ＴＲおよびそれに埋め込まれた各ゲート電極ＧＥは、図１２の紙面に垂直な方向に延在しているが、ゲート電極ＧＥ同士は、図１２および図１３の断面図には示されない領域において一体的に連結されている。半導体基板ＳＢに形成されている複数の単位トランジスタセルＱ１のゲート電極ＧＥは、互いに電気的に接続されるとともに、後述のゲート用の配線Ｍ１Ｇに電気的に接続されている。
次に、半導体基板ＳＢよりも上層の構造について説明する。
半導体基板ＳＢの主面上には、ゲート電極ＧＥを覆うように、絶縁膜（層間絶縁膜）ＩＬが形成されている。絶縁膜ＩＬは、層間絶縁膜であり、例えば酸化シリコン膜からなる。
絶縁膜ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されている。コンタクトホールＣＴ１は、エミッタ用のコンタクトホールであり、平面視で隣り合う溝ＴＲの間に形成（配置）されている。コンタクトホールＣＴ１は、絶縁膜ＩＬを貫通するとともに、更に半導体基板ＳＢの一部を掘り込んでおり、コンタクトホールＣＴ１からは、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとが露出されている。
コンタクトホールＣＴ２は、ゲート用のコンタクトホールである。図１３の場合は、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部（ゲート引き出し部）ＧＥ１を溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し用配線部ＧＥ１の上にコンタクトホールＣＴ２を形成しており、コンタクトホールＣＴ２の底部では、ゲート引き出し用配線部ＧＥ１の一部が露出されている。ゲート引き出し用配線部ＧＥ１は、溝ＴＲ内のゲート電極ＧＥを溝ＴＲ外の半導体基板ＳＢの表面上に引き出して半導体基板ＳＢの表面上に延在させた部分であり、ゲート引き出し部とみなすことができる。すなわち、ゲート引き出し用配線部ＧＥ１は、溝ＴＲ内に埋め込まれたゲート電極ＧＥと一体的に形成されて溝ＴＲ外の半導体基板ＳＢ上に延在するゲート引き出し部である。
絶縁膜ＩＬ上には、導電膜（導電体）からなる配線Ｍ１が形成されている。配線Ｍ１は、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとを含んでいる。エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、同工程で同層に形成されている。配線Ｍ１とその上のニッケル層ＭＥ１とその上の金層ＭＥ２とによって、端子（接続端子）であるパッドが形成されるため、配線Ｍ１は、パッド（端子、接続端子）用の導電膜パターンとみなすことができる。また、エミッタ用の配線Ｍ１Ｅとその上のニッケル層ＭＥ１とその上の金層ＭＥ２とによって、エミッタ用の端子（接続端子）であるエミッタ用パッド（エミッタパッド）ＰＤＥが形成されるため、エミッタ用の配線Ｍ１Ｅは、エミッタパッド（エミッタ端子）用の導電膜パターンとみなすことができる。また、ゲート用の配線Ｍ１Ｇとその上のニッケル層ＭＥ１とその上の金層ＭＥ２とによって、ゲート用の端子（接続端子）であるゲート用パッド（ゲートパッド）ＰＤＧが形成されるため、ゲート用の配線Ｍ１Ｇは、ゲートパッド（ゲート端子）用の導電膜パターンとみなすことができる。
本実施の形態では、配線Ｍ１は、アルミニウム（Ａｌ）を主成分とする主導体膜（主導体層）ＭＣと、主導体膜ＭＣ上に形成された導体膜（導体層、導電性バリア膜）ＢＲとの積層膜（積層金属膜）からなる。
主導体膜ＭＣは、アルミニウム（Ａｌ）を主成分とする金属膜からなり、具体的には、アルミニウム膜またはアルミニウム合金膜からなる。主導体膜ＭＣとしてアルミニウム合金膜を用いる場合は、シリコン（Ｓｉ）を添加したアルミニウム合金膜、すなわちＡｌ−Ｓｉ合金膜、を好適に用いることができる。主導体膜ＭＣがシリコン（Ｓｉ）を含有していれば、すなわち、主導体膜ＭＣとしてシリコン（Ｓｉ）を添加したアルミニウム合金膜を用いれば、半導体基板ＳＢを構成するシリコン（Ｓｉ）が主導体膜ＭＣ中に侵食するのを抑制または防止することができる。このため、主導体膜ＭＣは、アルミニウム（Ａｌ）を主成分としているが、更にシリコン（Ｓｉ）も含有していれば、より好ましい。
なお、主導体膜ＭＣとしてアルミニウム合金膜を用いる場合は、アルミニウム（Ａｌ）リッチなアルミニウム合金膜が好ましい。ここで、アルミニウム（Ａｌ）リッチとは、アルミニウム（Ａｌ）の組成比が５０原子％より大きいことを意味する。従って、主導体膜ＭＣは、アルミニウム（Ａｌ）を５０原子％よりも多く含む金属膜である。従って、主導体膜ＭＣのアルミニウム（Ａｌ）含有率は、５０原子％よりも多いが、より好ましくは９８原子％以上である。主導体膜ＭＣがシリコン（Ｓｉ）も含有する場合は、シリコン（Ｓｉ）の含有率は、０．５原子％から１原子％以内程度が望ましい。
また、主導体膜ＭＣの厚みは、例えば３０００〜５０００ｎｍ程度とすることができる。
導体膜ＢＲは、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜である。導体膜ＢＲは、主導体膜ＭＣの上面全体上に形成されている。
このため、エミッタ用の配線Ｍ１Ｅは、主導体膜ＭＣと主導体膜ＭＣ上に形成された導体膜ＢＲとの積層膜からなり、また、ゲート用の配線Ｍ１Ｇも、主導体膜ＭＣと主導体膜ＭＣ上に形成された導体膜ＢＲとの積層膜からなる。
エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、互いに分離されており、繋がっていない。すなわち、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、導体を通じて繋がっていない。
エミッタ用の配線Ｍ１Ｅは、絶縁膜ＩＬ上に形成されるとともに、エミッタ用の配線Ｍ１Ｅの一部は、エミッタ用のコンタクトホールＣＴ１内を埋め込んでいる。エミッタ用の配線Ｍ１Ｅのうち、エミッタ用のコンタクトホールＣＴ１内を埋め込む部分を、「エミッタ用の配線Ｍ１Ｅのビア部」または「エミッタ用ビア部」と称することとする。
ゲート用の配線Ｍ１Ｇは、絶縁膜ＩＬ上に形成されるとともに、ゲート用の配線Ｍ１Ｇの一部は、ゲート用のコンタクトホールＣＴ２内を埋め込んでいる。ゲート用の配線Ｍ１Ｇのうち、ゲート用のコンタクトホールＣＴ２内を埋め込む部分を、「ゲート用の配線Ｍ１Ｇのビア部」または「ゲート用ビア部」と称することとする。
また、ここでは、エミッタ用ビア部がエミッタ用の配線Ｍ１Ｅと一体的に形成され、ゲート用ビア部がゲート用の配線Ｍ１Ｇと一体的に形成されている場合について説明している。他の形態として、エミッタ用ビア部（エミッタ用のコンタクトホールＣＴ１内を埋め込む導電部）をエミッタ用の配線Ｍ１Ｅとは別個に（別工程で）形成し、ゲート用ビア部（ゲート用のコンタクトホールＣＴ２内を埋め込む導電部）をゲート用の配線Ｍ１Ｇとは別個に（別工程で）形成することもできる。
エミッタ用の配線Ｍ１Ｅは、複数の単位トランジスタセルＱ１が形成されている平面領域（トランジスタセル領域）全体に形成されている。エミッタ用のコンタクトホールＣＴ１は、トランジスタセル領域において、平面視で溝ＴＲの間の半導体基板ＳＢの上方に形成されており、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、エミッタ用のコンタクトホールＣＴ１内に埋め込まれたエミッタ用ビア部も、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通し、エミッタ用ビア部の底部がｐ型半導体領域ＰＲに達している。
エミッタ用ビア部の下部側面がｎ＋型半導体領域ＮＲに接しているため、エミッタ用ビア部はｎ＋型半導体領域ＮＲと接してｎ＋型半導体領域ＮＲと電気的に接続されている。また、エミッタ用ビア部の底面がｐ型半導体領域ＰＲに接しているため、エミッタ用ビア部は、ｐ型半導体領域ＰＲと接してｐ型半導体領域ＰＲと電気的に接続されている。
なお、図１２の場合は、エミッタ用ビア部は、ｐ型半導体領域ＰＲと直接的に接している。他の形態として、エミッタ用ビア部の底面に接しかつｐ型半導体領域ＰＲに内包される位置に、ｐ型半導体領域ＰＲよりも高不純物濃度のｐ＋型半導体領域を設け、そのｐ＋型半導体領域を介してエミッタ用ビア部をｐ型半導体領域ＰＲに電気的に接続することもできる。エミッタ用ビア部とｐ型半導体領域ＰＲとの間にｐ＋型半導体領域を介在させた場合は、エミッタ用ビア部のコンタクト抵抗を低減することができるため、エミッタ用ビア部とｐ型半導体領域ＰＲとの間を低抵抗で接続することができるようになる。
このように、エミッタ用の配線Ｍ１Ｅのビア部、すなわちエミッタ用ビア部は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。従って、エミッタ用の配線Ｍ１Ｅは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。すなわち、ｎ＋型半導体領域ＮＲとその下のｐ型半導体領域ＰＲとは、エミッタ用ビア部を介して、エミッタ用の配線Ｍ１Ｅと電気的に接続されている。
エミッタ用のコンタクトホールＣＴ１は、トランジスタセル領域において、隣り合う溝ＴＲの間に形成されている。このため、エミッタ用のコンタクトホールＣＴ１は、トランジスタセル領域に複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたエミッタ用ビア部を介して、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のエミッタ領域（ｎ＋型半導体領域ＮＲ）およびｐ型ベース領域（ｐ型半導体領域ＰＲ）が、共通のエミッタ用の配線Ｍ１Ｅに電気的に接続されている。従って、エミッタ用の配線Ｍ１Ｅは、エミッタ用ビア部を介して、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のエミッタ領域（ｎ＋型半導体領域ＮＲ）およびｐ型ベース領域（ｐ型半導体領域ＰＲ）に電気的に接続されている。
ゲート用の配線Ｍ１Ｇは、平面視において、エミッタ用の配線Ｍ１Ｅと重ならない位置に形成されている。このため、ゲート用の配線Ｍ１Ｇは、平面視において、トランジスタセル領域の周囲に形成されている。ゲート引き出し用配線部ＧＥ１上にゲート用のコンタクトホールＣＴ２が形成されているため、ゲート用ビア部はゲート引き出し用配線部ＧＥ１上に配置されて、ゲート引き出し用配線部ＧＥ１と接して電気的に接続されている。このため、ゲート電極ＧＥは、ゲート引き出し用配線部ＧＥ１およびゲート用ビア部を介して、ゲート用の配線Ｍ１Ｇに電気的に接続されている。従って、ゲート用の配線Ｍ１Ｇは、ゲート用ビア部およびゲート引き出し用配線部ＧＥ１を介して、トランジスタセル領域に設けられた複数の単位トランジスタセルＱ１のゲート電極ＧＥに電気的に接続されている。
また、本実施の形態では、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１を溝ＴＲの外部の半導体基板ＳＢ上に延在させて、そのゲート引き出し用配線部ＧＥ１上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用ビア部を配置することで、ゲート引き出し用配線部ＧＥ１をゲート用ビア部に接続している。他の形態として、トランジスタセル領域の周囲において、溝ＴＲに埋め込まれたゲート電極ＧＥ上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用ビア部を配置することで、溝ＴＲに埋め込まれたゲート電極ＧＥをゲート用ビア部に接続することも可能であり、その場合は、溝ＴＲの外部にゲート引き出し用配線部ＧＥ１を形成しなくともよい。
配線Ｍ１（ゲート用の配線Ｍ１Ｇおよびエミッタ用の配線Ｍ１Ｅ）は、表面保護のための絶縁膜ＰＡにより覆われている。すなわち、絶縁膜ＩＬ上に、配線Ｍ１（ゲート用の配線Ｍ１Ｇおよびエミッタ用の配線Ｍ１Ｅ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最上層の膜（絶縁膜）である。
絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。開口部ＯＰから露出する配線Ｍ１上には、ニッケル層（Ｎｉ層）ＭＥ１とニッケル層ＭＥ１上の金層（Ａｕ層）ＭＥ２との積層膜（積層金属膜）ＬＭが形成されている。ニッケル層ＭＥ１と金層ＭＥ２との積層膜ＬＭは、開口部ＯＰから露出する配線Ｍ１上に選択的に形成されており、絶縁膜ＰＡで覆われた部分の配線Ｍ１上には形成されていない。ニッケル層ＭＥ１は、好ましくはニッケル（Ｎｉ）めっき層であり、金層ＭＥ２は、好ましくは金（Ａｕ）めっき層である。ニッケル層ＭＥ１は、ニッケル膜（Ｎｉ膜）と言うこともでき、金層ＭＥ２は金膜（Ａｕ膜）と言うこともできる。
すなわち、絶縁膜ＰＡに形成された開口部ＯＰのうち、エミッタ用のボンディングパッドを形成するための開口部ＯＰＥから、エミッタ用の配線Ｍ１Ｅが露出され、開口部ＯＰＥから露出する部分のエミッタ用の配線Ｍ１Ｅ上に、ニッケル層ＭＥ１とニッケル層ＭＥ１上の金層ＭＥ２との積層膜（積層金属膜）ＬＭが形成されている。絶縁膜ＰＡの開口部ＯＰＥから露出する部分のエミッタ用の配線Ｍ１Ｅとその上の積層膜ＬＭとによって、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成されている。また、絶縁膜ＰＡに形成された開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰＧから、ゲート用の配線Ｍ１Ｇが露出され、開口部ＯＰＧから露出する部分のゲート用の配線Ｍ１Ｇ上に、ニッケル層ＭＥ１とニッケル層ＭＥ１上の金層ＭＥ２との積層膜（積層金属膜）ＬＭが形成されている。絶縁膜ＰＡの開口部ＯＰＧから露出する部分のゲート用の配線Ｍ１Ｇとその上の積層膜ＬＭとによって、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成されている。
なお、開口部ＯＰから露出された部分の配線Ｍ１においても、主導体膜ＭＣが導体膜ＢＲで覆われている状態は維持されているため、ニッケル層ＭＥ１とニッケル層ＭＥ１上の金層ＭＥ２との積層膜ＬＭは、開口部ＯＰから露出する部分の導体膜ＢＲ上に形成された状態となっている。すなわち、開口部ＯＰから露出する部分の導体膜ＢＲ上にニッケル層ＭＥ１が選択的に形成され、そのニッケル層ＭＥ１上に金層ＭＥ２が選択的に形成されている。
ニッケル層ＭＥ１の厚みは、例えば１０００〜３０００ｎｍ程度とすることができる。また、金層ＭＥ２の厚みは、例えば７０〜１３０ｎｍ程度とすることができる。
ニッケル層ＭＥ１は、ボンディングパッドに対して半田接続を行ったときに、その半田の成分がボンディングパッドを構成する配線Ｍ１側に拡散するのを防止するバリア層（半田バリア層）としての機能を有し、また、半田の接合強度を確保する機能も有している。また、金層ＭＥ２は、ニッケル層ＭＥ１の酸化を防止し、また、半田の濡れ性を良くするために、設けられている。また、ボンディングパッドに対してワイヤボンディングを行う場合には、金層ＭＥ２は、ワイヤを接続しやすくする機能も有している。ボンディングパッドに対して半田接続を行うのは、上記金属板ＭＰのような導電性の接続部材を、エミッタ用パッドＰＤＥに半田（接着層ＢＤ２に対応）を介して接合する場合に対応している。
このような構成の半導体装置においては、ＩＧＢＴの動作電流は、エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）とコレクタ用の裏面電極ＢＥとの間に流れる。すなわち、トランジスタセル領域に形成されたＩＧＢＴの動作電流は、半導体基板ＳＢの厚さ方向に流れる。このため、トランジスタセル領域に形成されたトレンチゲート型のＩＧＢＴは、縦型のトランジスタでもある。ここで、縦型のトランジスタとは、動作電流が、半導体基板（ＳＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるトランジスタに対応する。ゲート用パッドＰＤＧは、エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）とコレクタ用の裏面電極ＢＥとの間の導通を制御するための端子（ボンディングパッド、パッド）である。
図１４は、半導体装置（半導体チップ）ＣＰをパッケージ化した上記半導体装置ＰＫＧの要部断面図であり、図１２に相当する断面が示されている。
図３〜図９を参照して説明したように、金属板ＭＰが半田からなる接着層ＢＤ２を介してエミッタ用パッドＰＤＥに接合されている。このため、図１４には、金属板ＭＰが、半田ＳＤ（接着層ＢＤ２）を介して、エミッタ用パッドＰＤＥに接合された状態が示されている。半田ＳＤは、上記接着層ＢＤ２に対応するものである。
半導体装置（半導体チップ）ＣＰをパッケージ化する前には、すなわち、半導体装置ＣＰのボンディングパッドに対して上記金属板ＭＰあるいは上記ワイヤＷＡのような導電性の接続部材を接続する前には、図１２および図１３のように、半導体装置ＣＰの各ボンディングパッド（エミッタ用パッドＰＤＥおよびゲート用パッドＰＤＧ）の最上層（最表層）は、金層ＭＥ２である。
しかしながら、半導体装置（半導体チップ）ＣＰのボンディングパッドに対して上記金属板ＭＰのような導電性接続部材を半田接続すると、ボンディングパッドの最上層を構成していた金層ＭＥ２は、半田と反応して半田内に取り込まれて合金化する。別の見方をすると、ボンディングパッドの最上層を構成していた金層ＭＥ２は、半田と混じり合った状態になる。このため、半田接続を行ったボンディングパッドの最上層は、金層ＭＥ２ではなく、ニッケル層ＭＥ１になっている。
このため、図１４に示されるように、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して、エミッタ用パッドＰＤＥに接合すると、エミッタ用パッドＰＤＥの最上層を構成していた金層ＭＥ２は、半田ＳＤと反応して半田ＳＤ内に取り込まれて合金化する。別の見方をすると、エミッタ用パッドＰＤＥの最上層を構成していた金層ＭＥ２は、半田ＳＤと混じり合った状態になる。このため、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介してエミッタ用パッドＰＤＥに接合すると、エミッタ用パッドＰＤＥの最上層は、金層ＭＥ２ではなく、ニッケル層ＭＥ１になっている。なお、場合によっては、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して、エミッタ用パッドＰＤＥに接合しても、半田ＳＤとニッケル層ＭＥ１との間に、金層ＭＥ２の一部が残存している場合もあり得る。
＜ＩＧＢＴの構成および動作について＞
図１５は、半導体基板ＳＢのトランジスタセル領域に形成されているＩＧＢＴについて、回路構成とデバイス構造を対応させた説明図である。図１５は、図１２の一部（単位トランジスタセルＱ１）を抜き出して示してある。
半導体基板ＳＢに形成されたＩＧＢＴの回路構成について、図１５を参照しながら説明する。
半導体基板ＳＢのトランジスタセル領域に形成された単位トランジスタセルＱ１を構成するＩＧＢＴは、図１５に示されるように、ｐｎｐバイポーラトランジスタＴｒ１と、ｎｐｎバイポーラトランジスタＴｒ２と、電界効果トランジスタＴｒ３とを有している。ここで、ｐｎｐバイポーラトランジスタＴｒ１と電界効果トランジスタＴｒ３とにより、ＩＧＢＴが構成されており、ｎｐｎバイポーラトランジスタＴｒ２は、デバイス構造上寄生的に形成される寄生トランジスタである。すなわち、ＩＧＢＴの主要構成は、ｐｎｐバイポーラトランジスタＴｒ１と電界効果トランジスタＴｒ３とであり、ｎｐｎバイポーラトランジスタＴｒ２は寄生的な構成要素である。
ｐｎｐバイポーラトランジスタＴｒ１は、ｐ型半導体領域ＣＬ（ｐ型コレクタ領域）とｎ型基板領域ＮＳＢ（ｎ型ベース領域）とｐ型半導体領域ＰＲ（ｐ型エミッタ領域）とにより構成されている。また、寄生的な構成要素であるｎｐｎバイポーラトランジスタＴｒ２は、ｎ＋型半導体領域ＮＲ（ｎ型エミッタ領域）とｐ型半導体領域ＰＲ（ｐ型ベース領域）とｎ型基板領域ＮＳＢ（ｎ型コレクタ領域）とにより構成されている。そして、電界効果トランジスタＴｒ３は、ソース領域となるｎ＋型半導体領域ＮＲと、ドレイン領域となるｎ型基板領域ＮＳＢと、溝ＴＲの内壁に形成されたゲート絶縁膜ＧＩと、溝ＴＲ内にゲート絶縁膜ＧＩを介して埋め込まれたゲート電極ＧＥとにより構成されている。ｎ＋型半導体領域ＮＲとｎ型基板領域ＮＳＢとの間に位置しかつゲート絶縁膜ＧＩを介してゲート電極ＧＥに対向する部分のｐ型半導体領域ＰＲが、電界効果トランジスタＴｒ３のチャネル形成領域となる。
次に、ｐｎｐバイポーラトランジスタＴｒ１、ｎｐｎバイポーラトランジスタＴｒ２および電界効果トランジスタＴｒ３の接続関係について説明する。エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）とコレクタ用の裏面電極ＢＥとの間に、ｐｎｐバイポーラトランジスタＴｒ１が接続されている。そして、ｐｎｐバイポーラトランジスタＴｒ１のベース（ｎ型基板領域ＮＳＢ）が電界効果トランジスタＴｒ３のドレイン領域（ｎ型基板領域ＮＳＢ）に接続され、電界効果トランジスタＴｒ３のソース領域（ｎ＋型半導体領域ＮＲ）がエミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）に接続されている。このとき、寄生的に形成されるｎｐｎバイポーラトランジスタＴｒ２のコレクタ（ｎ型基板領域ＮＳＢ）がｐｎｐバイポーラトランジスタＴｒ１のベース（ｎ型基板領域ＮＳＢ）に接続され、ｎｐｎバイポーラトランジスタＴｒ２のエミッタ（ｎ＋型半導体領域ＮＲ）がエミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）に接続されている。そして、寄生的に形成されるｎｐｎバイポーラトランジスタＴｒ２のベース（ｐ型半導体領域ＰＲ）がエミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）に接続されている。
次に、ＩＧＢＴの動作について、図１５を参照しながら説明する。
コレクタ用の裏面電極ＢＥに高電位（エミッタ用の配線Ｍ１Ｅよりも高電位）を印加し、エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）に低電位（裏面電極ＢＥよりも低電位）を印加した状態で、ゲート用の配線Ｍ１Ｇを介して電界効果トランジスタＴｒ３のゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。すると、電界効果トランジスタＴｒ３がオンして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れる。その結果、ｐｎｐバイポーラトランジスタＴｒ１が接続されているコレクタ用の裏面電極ＢＥとエミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）との間に電流が流れる。すなわち、ｐｎｐバイポーラトランジスタＴｒ１がオン（導通）する。このようにして、ＩＧＢＴがオン（導通）する。続いて、電界効果トランジスタＴｒ３のゲート電極ＧＥにしきい値電圧以下のゲート電圧を印加する。すると、電界効果トランジスタＴｒ３がオフして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れなくなる。このため、ベース電流に基づいてコレクタ用の裏面電極ＢＥとエミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）との間に流れている電流が流れなくなる。すなわち、ｐｎｐバイポーラトランジスタＴｒ１がオフする結果、ＩＧＢＴがオフする。このようにＩＧＢＴでは、電界効果トランジスタＴｒ３のオン／オフを制御することによって、ｐｎｐバイポーラトランジスタＴｒ１のベース電流の通電および遮断を制御している。このｐｎｐバイポーラトランジスタＴｒ１のベース電流の通電および遮断によって、結果的に、ｐｎｐバイポーラトランジスタＴｒ１のコレクタ電流の通電および遮断が制御され、ＩＧＢＴのオン／オフが制御されることになる。したがって、ＩＧＢＴは、電界効果トランジスタＴｒ３の高速スイッチング特性や電圧駆動特性と、ｐｎｐバイポーラトランジスタＴｒ１の低オン電圧特性を兼ね備える半導体素子である。
このようなＩＧＢＴを形成する単位トランジスタセルＱ１が、エミッタ用の配線Ｍ１Ｅのエミッタ用ビア部と裏面電極ＢＥとの間に形成されており、そのような単位トランジスタセルＱ１が半導体基板ＳＢのトランジスタセル領域に複数形成されて規則的に配置（配列）されている。各エミッタ用ビア部は共通のエミッタ用の配線Ｍ１Ｅに接続されているため、エミッタ用の配線Ｍ１Ｅと裏面電極ＢＥとの間に、複数の単位トランジスタセルＱ１（単位ＩＧＢＴ）が並列に接続された状態になっている。複数の単位トランジスタセルＱ１（単位ＩＧＢＴ）のゲート電極ＧＥは、互いに電気的に接続され、ゲート用の配線Ｍ１Ｇを通じて共通のゲート用パッドＰＤＧに電気的に接続されている。並列に接続された複数の単位トランジスタセルＱ１（単位ＩＧＢＴ）により、１つのパワートランジスタ（パワーＩＧＢＴ）が、エミッタ用の配線Ｍ１Ｅと裏面電極ＢＥとの間に、従ってエミッタ用パッドＰＤＥと裏面電極ＢＥとの間に、形成されることになる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程の一例について図１６〜図２７を参照して説明する。
半導体装置を製造するには、まず、図１６に示されるように、例えばｎ型の単結晶シリコンなどからなる半導体基板ＳＢ（半導体ウエハ）を準備する。半導体基板ＳＢとして、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
次に、図１７に示されるように、半導体基板ＳＢの裏面側に、ｐ型半導体領域ＣＬをイオン注入法などを用いて形成する。ｐ型半導体領域ＣＬは、半導体基板ＳＢの裏面全面に形成することができ、半導体基板ＳＢの裏面から所定の深さにわたって形成される。なお、ｐ型半導体領域ＣＬ形成工程は、この段階で形成しなくともよく、裏面電極ＢＥを形成する前のいずれかの工程段階で形成することができる。
次に、基板ＳＢの主面に、溝（トレンチ）ＴＲを形成する。溝ＴＲは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。
次に、図１８に示されるように、例えば熱酸化法などを用いて、溝ＴＲの内壁面（側面および底面）上などに比較的薄い酸化シリコン膜などからなる絶縁膜ＧＩａを形成する。この絶縁膜ＧＩａは、後でゲート絶縁膜ＧＩとなる絶縁膜であり、溝ＴＲの内壁面（側面および底面）と、半導体基板ＳＢの露出する上面とに形成される。
次に、半導体基板ＳＢの主面全面上に、溝ＴＲ内を埋めるように、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などの導電膜（導体膜）ＰＳをＣＶＤ法などを用いて形成する。
次に、ゲート引き出し用配線部ＧＥ１形成予定領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＰＳ上に形成し、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＰＳをエッチバック（エッチング、異方性エッチング）する。このエッチバックにより、溝ＴＲ内と上記フォトレジストパターンの下に導電膜ＰＳを残し、それ以外の導電膜ＰＳを除去する。その後、フォトレジストパターンは除去する。溝ＴＲ内に残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなり、溝ＴＲ内に残存する導電膜ＰＳがゲート電極ＧＥとなり、上記フォトレジストパターンの下に残存する導電膜ＰＳがゲート引き出し用配線部ＧＥ１となる。また、導電膜ＰＳのエッチバック工程で、半導体基板ＳＢの上面の絶縁膜ＧＩａ（溝ＴＲの内壁以外の絶縁膜ＧＩａ）を除去する場合もある。
このようにして、図１９に示されるように、溝ＴＲ内に埋め込まれた導電膜ＰＳからなるゲート電極ＧＥが形成される。ゲート電極ＧＥは、絶縁膜ＧＩａ（すなわちゲート絶縁膜ＧＩ）を介して溝ＴＲ内に埋め込まれた状態となっている。また、図１９には図示されないが、上記図１３に示されるように、導電膜ＰＳからなりゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１も、ゲート電極ＧＥと一緒に形成される。ゲート引き出し用配線部ＧＥ１を形成する必要が無い場合は、ゲート引き出し用配線部ＧＥ１形成予定領域を覆うフォトレジストパターンを形成せずに、導電膜ＰＳをエッチバックしてゲート電極ＧＥを形成すればよい。
次に、図２０に示されるように、半導体基板ＳＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、トランジスタセル領域における半導体基板ＳＢの上層部に形成される。
次に、半導体基板ＳＢの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する。ｎ＋型半導体領域ＮＲの深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲの深さ（底部の深さ位置）よりも浅い。このため、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲは、トランジスタセル領域における半導体基板ＳＢの上層部（表層部）に形成されるが、ｎ＋型半導体領域ＮＲはｐ型半導体領域ＰＲの上部に形成され、ｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが存在し、ｐ型半導体領域ＰＲの上にｎ＋型半導体領域ＮＲが存在する状態になる。ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲは、溝ＴＲよりも浅く形成されるため、溝ＴＲは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを貫通して、その下層の半導体基板ＳＢ（ｎ型基板領域ＮＳＢ）中で終端した状態となっている。
また、ここでは、ｐ型半導体領域ＰＲを先に形成してから、ｎ＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ＋型半導体領域ＮＲを先に形成してから、ｐ型半導体領域ＰＲを形成することもできる。
次に、導入された不純物を活性化するための熱処理である活性化アニールを行う。この活性化アニールは、例えば８００〜１０００℃程度で行うことができる。これにより、半導体基板ＳＢに形成した各半導体領域（ｐ型半導体領域ＣＬ，ＰＲおよびｎ＋型半導体領域ＮＲなど）に導入された不純物を活性化させることができる。
次に、図２１に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥおよびゲート引き出し用配線部ＧＥ１を覆うように、層間絶縁膜として絶縁膜ＩＬ（例えば酸化シリコン膜）を形成する。
次に、図２２に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）し、更に、半導体基板ＳＢをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ１を形成する。コンタクトホールＣＴ１は、平面視で隣り合う溝ＴＲの間に配置され、絶縁膜ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、コンタクトホールＣＴ１の底面では、ｐ型半導体領域ＰＲが露出され、コンタクトホールＣＴ１の側面の下部では、ｎ＋型半導体領域ＮＲが露出される。
なお、コンタクトホールＣＴ１を形成した後、コンタクトホールＣＴ１の底面から露出するｐ型半導体領域ＰＲに対してｐ型不純物をイオン注入することにより、コンタクトホールＣＴ１の底面に接する位置に、ｐ型半導体領域ＰＲよりも高不純物濃度のｐ＋型半導体領域を設けることもできる。その場合は、エミッタ用ビア部は、そのｐ＋型半導体領域を介してｐ型半導体領域ＰＲと電気的に接続されることになる。
次に、図２２には図示されないが、上記図１３に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬ上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬをエッチング（例えばドライエッチング）することにより、コンタクトホールＣＴ２を形成する。コンタクトホールＣＴ２は、ゲート引き出し用配線部ＧＥ１の上に形成され、コンタクトホールＣＴ２の底部ではゲート引き出し用配線部ＧＥ１が露出される。コンタクトホールＣＴ２をコンタクトホールＣＴ１と同工程で形成する場合もあり得る。
次に、図２３に示されるように、半導体基板ＳＢの主面全面上に、すなわち、コンタクトホールＣＴ１，ＣＴ２内を含む絶縁膜ＩＬ上に、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣを形成する。それから、半導体基板ＳＢの主面全面上に、すなわち主導体膜ＭＣ上に、導体膜（導電性バリア膜）ＢＲを形成する。これにより、コンタクトホールＣＴ１，ＣＴ２内を含む絶縁膜ＩＬ上に、主導体膜ＭＣと主導体膜ＭＣ上の導体膜ＢＲとの積層金属膜が形成された状態になる。導体膜ＢＲは、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜からなり、主導体膜ＭＣの上面全体上に形成される。コンタクトホールＣＴ１，ＣＴ２内は主導体膜ＭＣによって埋め込まれるため、主導体膜ＭＣの上面上に形成される導体膜ＢＲは、コンタクトホールＣＴ１，ＣＴ２の外部に位置することになる。主導体膜ＭＣと導体膜ＢＲとは、例えば、それぞれスパッタリング法などを用いて形成することができる。
次に、図２４に示されるように、主導体膜ＭＣと主導体膜ＭＣ上の導体膜ＢＲとの積層金属膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。具体的には、導体膜ＢＲ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて主導体膜ＭＣと主導体膜ＭＣ上の導体膜ＢＲとの積層金属膜をエッチング（例えばドライエッチング）する。これにより、パターニングされた積層金属膜（主導体膜ＭＣと主導体膜ＭＣ上の導体膜ＢＲとの積層金属膜）からなる配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）を形成し、その後、フォトレジストパターンを除去する。上述のように、配線Ｍ１は、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとを含んでいる。なお、ゲート用の配線Ｍ１Ｇは、図２４には示されていないが、上記図１３に示されている。
エミッタ用の配線Ｍ１Ｅのビア部（エミッタ用のコンタクトホールＣＴ１内を埋め込む部分）は、エミッタ用の配線Ｍ１Ｅと一体的に形成され、ゲート用の配線Ｍ１Ｇのビア部（ゲート用のコンタクトホールＣＴ２内を埋め込む部分）は、ゲート用の配線Ｍ１Ｇと一体的に形成されている。エミッタ用の配線Ｍ１Ｅのビア部は、コンタクトホールＣＴ１の底部付近で、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに接して、それらと電気的に接続される。ゲート用の配線Ｍ１Ｇのビア部は、コンタクトホールＣＴ２の底部でゲート引き出し用配線部ＧＥ１に接して電気的に接続される。
他の形態として、エミッタ用ビア部（エミッタ用のコンタクトホールＣＴ１内を埋め込む導電部）をエミッタ用の配線Ｍ１Ｅとは別個に（別工程で）形成し、ゲート用ビア部（ゲート用のコンタクトホールＣＴ２内を埋め込む導電部）をゲート用の配線Ｍ１Ｇとは別個に（別工程で）形成することもできる。その場合は、コンタクトホールＣＴ１，ＣＴ２を形成した後、絶縁膜ＩＬ上に、コンタクトホールＣＴ１，ＣＴ２内を埋めるように導電膜を形成してから、ＣＭＰ法などを用いてコンタクトホールＣＴ１，ＣＴ２の外部の導電膜を除去することで、コンタクトホールＣＴ１，ＣＴ２内を埋め込む導電性プラグを形成する。コンタクトホールＣＴ２内を埋め込む導電性プラグがゲート用ビア部に相当し、コンタクトホールＣＴ１内を埋め込む導電性プラグがエミッタ用ビア部に相当する。その後、導電性プラグが埋め込まれた絶縁膜ＩＬ上に、主導体膜ＭＣと主導体膜ＭＣ上の導体膜ＢＲとの積層金属膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いてその積層金属膜をパターニングすることにより、配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）を形成すればよい。
次に、図２５に示されるように、半導体基板ＳＢの主面上に、すなわち絶縁膜ＩＬ上に、配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）を覆うように、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミド系の樹脂などの樹脂膜からなり、表面保護の機能を有することができる。絶縁膜ＰＡを形成した段階では、配線Ｍ１全体が絶縁膜ＰＡで覆われることになる。
次に、絶縁膜ＰＡに開口部ＯＰを形成する。図２５には、この段階が示されている。
開口部ＯＰは、例えば次のようにして形成することができる。すなわち、絶縁膜ＰＡを感光性樹脂膜として形成しておき、感光性樹脂からなる絶縁膜ＰＡ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをマスクとして用いて、感光性樹脂からなる絶縁膜ＰＡを露光する。これにより、フォトレジストパターンで覆われずに露出した部分の絶縁膜ＰＡが露光される。その後、フォトレジストパターンを除去してから、感光性樹脂からなる絶縁膜ＰＡを現像処理することにより、絶縁膜ＰＡにおける露光部を除去する。この露光、現像処理により、開口部ＯＰとなる部分の絶縁膜ＰＡを選択的に除去することで、絶縁膜ＰＡに開口部ＯＰを形成することができる。その後、熱処理を施して、絶縁膜ＰＡを硬化させることもできる。開口部ＯＰは、絶縁膜ＰＡを貫通するように形成され、開口部ＯＰから配線Ｍ１の一部が露出される。
また、他の形態として、絶縁膜ＰＡ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（例えばドライエッチング）することにより、絶縁膜ＰＡに開口部ＯＰを形成することもできる。その場合は、絶縁膜ＰＡは感光性の樹脂膜でなくともよい。
開口部ＯＰは、エミッタ用の開口部ＯＰＥとゲート用の開口部ＯＰＧとを含んでいる。エミッタ用の開口部ＯＰＥとゲート用の開口部ＯＰＧとは、つながっておらず、互いに離間している。エミッタ用の開口部ＯＰＥは、エミッタ用の配線Ｍ１Ｅ上に形成されてそのエミッタ用の配線Ｍ１Ｅの一部を露出する。このため、エミッタ用の開口部ＯＰＥは、平面視において、エミッタ用の配線Ｍ１Ｅに内包されている。ゲート用の開口部ＯＰＧは、ゲート用の配線Ｍ１Ｇ上に形成されてそのゲート用の配線Ｍ１Ｇの一部を露出する。このため、ゲート用の開口部ＯＰＧは、平面視において、ゲート用の配線Ｍ１Ｇに内包されている。なお、ゲート用の開口部ＯＰＧは、図２５には示されていないが、上記図１３に示されている。
また、絶縁膜ＰＡに開口部ＯＰを形成することにより、開口部ＯＰから配線Ｍ１の上面を露出させるが、開口部ＯＰから露出された部分の配線Ｍ１においても、主導体膜ＭＣが導体膜ＢＲで覆われている状態は維持されている。このため、開口部ＯＰから露出するのは、配線Ｍ１を構成する導体膜ＢＲの上面である。
次に、図２６に示されるように、開口部ＯＰから露出する配線Ｍ１上に、すなわち、開口部ＯＰから露出する導体膜ＢＲ上に、ニッケル（Ｎｉ）層ＭＥ１と金（Ａｕ）層ＭＥ２とを順に形成することにより、ニッケル層ＭＥ１とニッケル層ＭＥ１上の金層ＭＥ２との積層膜（積層金属膜）ＬＭを形成する。積層膜ＬＭは、開口部ＯＰから露出する配線Ｍ１上に、すなわち、開口部ＯＰから露出する導体膜ＢＲ上に、選択的に形成される。このため、絶縁膜ＰＡで覆われた部分の配線Ｍ１上には、ニッケル層ＭＥ１および金層ＭＥ２は形成されない。ニッケル層ＭＥ１と金層ＭＥ２とは、それぞれメッキ法（好適には無電解メッキ法）を用いて形成することができる。
積層膜ＬＭを形成すると、開口部ＯＰから露出するエミッタ用の配線Ｍ１Ｅ上と、開口部ＯＰから露出するゲート用の配線Ｍ１Ｇ上とに、それぞれ積層膜ＬＭが形成された状態になる。
このようにして、半導体装置ＣＰの上面側のボンディングパッド（エミッタ用パッドＰＤＥおよびゲート用パッドＰＤＧ）が形成される。すなわち、絶縁膜ＰＡの開口部ＯＰから露出する部分のエミッタ用の配線Ｍ１Ｅとその上に形成された積層膜ＬＭとにより、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成される。また、絶縁膜ＰＡの開口部ＯＰから露出する部分のゲート用の配線Ｍ１Ｇとその上に形成された積層膜ＬＭとにより、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成される。
次に、必要に応じて、半導体基板ＳＢの裏面（溝ＴＲを形成した側の主面とは反対側の主面）を研削または研磨して、半導体基板ＳＢの厚みを薄くする。その後、図２７に示されるように、半導体基板ＳＢの裏面全体に裏面電極ＢＥを形成する。裏面電極ＢＥは、半導体基板ＳＢの裏面に近い側から順に、アルミニウム（Ａｌ）膜とチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層金属膜からなり、例えば蒸着法などを用いて形成することができる。
このようにして、本実施の形態の半導体装置が製造される。その後、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置ＣＰ）が取得される。
本実施の形態では、最適な適用例として、半導体装置ＣＰの上面側の第１端子（ここではエミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側の第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子（パワー半導体素子）として、ＩＧＢＴ（より好ましくはトレンチゲート型のＩＧＢＴ）を半導体基板ＳＢに形成した場合について説明している。
他の形態として、半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子（パワー半導体素子）として、ＩＧＢＴ以外のパワー半導体素子を用いることも可能である。例えば、半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子（パワー半導体素子）として、トレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を半導体基板ＳＢに形成することもできる。その場合は、半導体基板ＳＢに上記ｐ型半導体領域（コレクタ領域）ＣＬを形成せずかつ裏面電極ＢＥがｎ型基板領域ＮＳＢに隣接すること以外は、上記図１２および図１３の断面構造と基本的には同じになる。その場合、コレクタ用の裏面電極ＢＥは、ドレイン用の裏面電極（ドレイン用の端子）として機能し、エミッタ用パッドＰＤＥは、ソース用のパッド（ソース用の端子）として機能し、エミッタ用の配線Ｍ１Ｅは、ソース用の配線として機能する。トレンチゲート型のＭＩＳＦＥＴは、上述した電界効果トランジスタＴｒ３によって構成される。また、半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子（パワー半導体素子）として、ダイオード（フリーホイールダイオード）を半導体基板ＳＢに形成することも可能である。
＜半導体装置を用いた電子システムについて＞
次に、本実施の形態の半導体装置ＣＰまたは半導体装置ＰＫＧを用いた電子システム（電子装置）の一例について説明する。図２８は、本実施の形態の半導体装置ＣＰまたは半導体装置ＰＫＧを用いた電子システム（電子装置）の一例、ここでは電気自動車システム、を示す説明図（回路ブロック図）である。
図２８に示される電子システム（ここでは電気自動車システム）は、モータＭＯＴなどの負荷と、インバータ（インバータ回路）ＩＮＶと、電源ＢＡＴと、制御部（制御回路）ＣＴＣとを有している。モータＭＯＴとしては、ここでは３相モータを用いている。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。上記半導体装置ＣＰあるいは半導体装置ＣＰを用いた上記半導体装置ＰＫＧは、インバータＩＮＶの構成要素である。
図２８の電子システム（ここでは電気自動車システム）においては、電源ＢＡＴが、リレーＲＹおよびコンバータ（昇圧コンバータ）ＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの電圧（電力）がインバータＩＮＶに供給されるようになっている。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの電圧（直流電圧）は、コンバータＣＮＶでモータ駆動に適した電圧に変換（昇圧）されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が、接続状態となるか切断状態となるかを、リレーＲＹによって切り替えることができる。
また、インバータＩＮＶにはモータＭＯＴが接続され、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧（直流電力）は、インバータＩＮＶで交流電圧（交流電力）に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧（交流電力）によって駆動される。
モータＭＯＴは、自動車のタイヤ（車輪）などを回転（駆動）させることができる。
例えば、ハイブリッド車の場合は、モータＭＯＴの出力軸とエンジンＥＮＧの出力軸とが、動力分配機構ＢＫで合成され、そのトルクは、車軸ＳＧへ伝達される。車軸ＳＧはディファレンシャルＤＦを介して駆動輪ＤＴＲと連動する。大きな駆動力が必要とされる場合などには、エンジンＥＮＧとともにモータＭＯＴを駆動し、それらの出力トルクは、動力分配機構ＢＫで合成され、車軸ＳＧを介して駆動輪ＤＴＲに伝達されて、駆動輪ＤＴＲを駆動することができる。それほど大きな駆動力が必要とされない場合（例えば一定速度で走行する場合）などには、エンジンＥＮＧを停止し、モータＭＯＴのみで駆動輪ＤＴＲを駆動することができる。また、ハイブリッド車の場合は、モータＭＯＴに加えてエンジンＥＮＧも必要であるが、エンジンを有さない電気自動車の場合は、エンジンＥＮＧは省略することができる。
インバータＩＮＶには、制御部（コントローラ）ＣＴＣも接続されており、この制御部ＣＴＣによってインバータＩＮＶが制御されるようになっている。すなわち、電源ＢＡＴからインバータＩＮＶに直流電圧（直流電力）が供給され、制御部ＣＴＣにより制御されたインバータＩＮＶによって交流電圧（交流電力）に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。制御部ＣＴＣは、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶも、制御部ＣＴＣによって制御することができる。
インバータＩＮＶは、３相に対応して６つのＩＧＢＴ１０と６つのダイオード（フリーホイールダイオード）１１とを有しており、各ＩＧＢＴ１０は、上記半導体装置（半導体チップ）ＣＰにより構成されている。すなわち、図２８のインバータＩＮＶは、上記半導体装置ＣＰを６個含んでおり、１つの半導体装置ＣＰが１つのＩＧＢＴ１０を構成している。また、上記半導体装置ＰＫＧが１つの半導体装置（半導体チップ）ＣＰを含んでいる場合は、図２８のインバータＩＮＶは、上記半導体装置ＰＫＧを６個含み、１つの半導体装置ＰＫＧが１つのＩＧＢＴ１０を構成することになる。インバータＩＮＶが、ＩＧＢＴ１０とダイオード１１との組を合計６組含んでいるのは、モータＭＯＴが３相モータだからであり、モータＭＯＴが２相モータの場合は、インバータＩＮＶは、ＩＧＢＴ１０とダイオード１１との組を合計４組含むことになる。
すなわち、３相の各相において、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給される電源電位（ＶＣＣ）とモータＭＯＴの入力電位との間に、ＩＧＢＴ１０とダイオード１１とが逆並列に接続されており、モータＭＯＴの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ１０とダイオード１１とが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴ１０と２つのダイオード１１とが設けられており、３相で合計６つのＩＧＢＴ１０と６つのダイオード１１とが設けられている。そして、個々のＩＧＢＴ１０のゲート電極には、制御部ＣＴＣが接続されており、この制御部ＣＴＣによって、ＩＧＢＴ１０が制御されるようになっている。
制御部ＣＴＣによってＩＧＢＴ１０を流れる電流を制御することにより、モータＭＯＴを駆動（回転）させるようになっている。すなわち、制御部ＣＴＣによってＩＧＢＴ１０のオン／オフを制御することにより、モータＭＯＴを駆動することができる。このようにモータＭＯＴを駆動させる場合には、ＩＧＢＴ１０をオン／オフする必要があるが、モータＭＯＴにはインダクタンスが含まれている。したがって、ＩＧＢＴ１０をオフすると、モータＭＯＴに含まれるインダクタンスによって、ＩＧＢＴ１０の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴ１０では、この逆方向電流を流す機能を有していないので、ＩＧＢＴ１０と逆並列にダイオード１１を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
このように、本実施の形態の電子システムまたは電子装置は、電源（ここでは電源ＢＡＴ）と負荷（ここではモータＭＯＴ）とにそれぞれ電気的に接続されてその負荷を駆動する半導体装置ＰＫＧと、その半導体装置ＰＫＧを制御する制御部（ここでは制御部ＣＴＣ）とを有している。
＜検討例について＞
次に、本発明者が検討した検討例の半導体装置について説明する。
図２９は、本発明者が検討した検討例の半導体装置の要部断面図であり、上記図１２に相当するものである。
図２９に示される検討例の半導体装置も、半導体基板ＳＢに形成した単位トランジスタセルＱ１の構成については、本実施の形態の半導体装置ＣＰと同様である。このため、図２９に示される比較例の半導体装置も、パワートランジスタとしてＩＧＢＴが形成された半導体装置であり、エミッタ用の配線Ｍ１０１が絶縁膜ＰＡの開口部ＯＰＥから露出されることで、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤ１０１Ｅが形成されている。
ここで、エミッタ用の配線Ｍ１０１は、本実施の形態のエミッタ用の配線Ｍ１Ｅに相当するものであり、エミッタ用パッドＰＤ１０１Ｅは、本実施の形態のエミッタ用パッドＰＤＥに相当するものである。しかしながら、図２９に示される検討例におけるエミッタ用の配線Ｍ１０１の構成は、本実施の形態におけるエミッタ用の配線Ｍ１Ｅとは相違し、従って、図２９に示される検討例におけるエミッタ用パッドＰＤ１０１Ｅの構成も、本実施の形態におけるエミッタ用パッドＰＤＥとは相違している。
すなわち、図２９に示される検討例の半導体装置においては、エミッタ用の配線Ｍ１０１は、アルミニウム膜の単層からなる。アルミニウム膜の代わりに、アルミニウム合金膜を用いることもできる。なお、図２９に示される検討例の半導体装置の場合は、エミッタ用の配線Ｍ１０１と同様に、ゲート用の配線（本実施の形態のゲート用の配線Ｍ１Ｇに相当するもの）も、アルミニウム膜の単層からなる。
そして、図２９に示される検討例の半導体装置においては、絶縁膜ＰＡの開口部ＯＰＥから露出するエミッタ用の配線Ｍ１０１上に、ニッケル（Ｎｉ）層ＭＥ１０１とニッケル層上の金（Ａｕ）層ＭＥ１０２との積層膜（積層金属膜）ＬＭ１０１が形成されている。ニッケル層ＭＥ１０１は、ニッケルめっき層であり、金層ＭＥ１０２は、金めっき層である。
このため、図２９に示される検討例の半導体装置では、エミッタ用パッドＰＤ１０１Ｅは、アルミニウム膜（またはアルミニウム合金膜）の単層からなるエミッタ用の配線Ｍ１０１と、絶縁膜ＰＡの開口部ＯＰＥから露出する部分のエミッタ用の配線Ｍ１０１上に形成された積層膜ＬＭ１０１とにより形成されている。積層膜ＬＭ１０１は、ニッケル層ＭＥ１０１とニッケル層ＭＥ１０１上の金層ＭＥ１０２との積層膜からなる。
ニッケル層ＭＥ１０１は、エミッタ用パッドＰＤ１０１Ｅに対して半田接続を行ったときに、その半田の成分がエミッタ用の配線Ｍ１０１側に拡散するのを防止するバリア層としての機能を有し、また、半田の接合強度を確保する機能も有している。金層ＭＥ１０２は、ニッケル層ＭＥ１０１の酸化を防止し、また、半田の濡れ性を良くするために、設けられている。エミッタ用パッドＰＤ１０１Ｅに半田接続を行うのは、例えば、上記金属板ＭＰに相当するものをエミッタ用パッドＰＤ１０１Ｅに半田を介して接合する場合などに対応し、その半田が、図３０の半田ＳＤ１０１に相当している。
図２９に示される検討例の半導体装置は、パッケージ化する前の半導体チップである。図３０は、図２９に示される検討例の半導体装置をパッケージ化したときの断面図が示されており、上記図１４に相当するものである。
図２９に示される検討例の半導体装置（半導体チップ）をパッケージ化すると、図３０に示されるように、上記金属板ＭＰに相当するものが、半田ＳＤ１０１を介してエミッタ用パッドＰＤ１０１Ｅに接合される。このとき、エミッタ用パッドＰＤ１０１Ｅの最表層を構成していた金層ＭＥ１０２は、半田ＳＤ１０１と反応して半田ＳＤ１０１内に取り込まれて合金化する。別の見方をすると、エミッタ用パッドＰＤ１０１Ｅの最表層を構成していた金層ＭＥ１０２は、半田ＳＤ１０１と混じり合った状態になる。このため、図３０では、エミッタ用パッドＰＤ１０１Ｅの最表層は、金層ＭＥ１０２ではなく、ニッケル層ＭＥ１０１になっている。
半導体チップをパッケージ化する際には、エミッタ用パッドＰＤ１０１Ｅに上記金属板ＭＰなどの導電性部材を半田接続する。その半田接続時にはエミッタ用パッドＰＤ１０１Ｅと溶融状態の半田ＳＤ１０１とが高温になっているが、その後に温度が低下して半田ＳＤ１０１の融点よりも低温になると、半田ＳＤ１０１が固化し、更に温度が低下して、エミッタ用パッドＰＤ１０１Ｅと半田ＳＤ１０１の温度は室温まで低下する。エミッタ用パッドＰＤ１０１Ｅを構成する各金属層の材料は、正の熱膨張係数を有しているため、エミッタ用パッドＰＤ１０１Ｅへの半田接続後の温度の低下に伴い、エミッタ用パッドＰＤ１０１Ｅを構成する各金属層は、収縮しようとする。
図３１は、各種材料の熱膨張係数と弾性係数を示す表である。図３１の表にも示されるように、各種材料の熱膨張係数を比べてみると、アルミニウム（Ａｌ）の熱膨張係数は、ニッケル（Ｎｉ）の熱膨張係数やシリコン（Ｓｉ）の熱膨張係数よりも大きくなっている。このため、熱膨張係数を比べると、アルミニウム膜またはアルミニウム合金膜からなるエミッタ用の配線Ｍ１０１の熱膨張係数は、ニッケル層ＭＥ１０１の熱膨張係数よりも大きく、また、半導体基板ＳＢの熱膨張係数よりも大きい。一方、弾性係数を比べると、アルミニウム（Ａｌ）の弾性係数は、ニッケル（Ｎｉ）の弾性係数やシリコン（Ｓｉ）の弾性係数よりも小さくなっている。このため、アルミニウム膜またはアルミニウム合金膜からなるエミッタ用の配線Ｍ１０１の弾性係数は、ニッケル層ＭＥ１０１の弾性係数よりも小さく、また、半導体基板ＳＢの弾性係数よりも小さい。
このため、エミッタ用パッドＰＤ１０１Ｅに対して半田接続を行った後の温度低下に伴い、ニッケル層ＭＥ１０１や半導体基板ＳＢに比べて熱膨張係数が相対的に大きなエミッタ用の配線Ｍ１０１が、ニッケル層ＭＥ１０１や半導体基板ＳＢに対して収縮しようとする。しかしながら、ニッケル層ＭＥ１０１や半導体基板ＳＢは、アルミニウム膜またはアルミニウム合金膜からなるエミッタ用の配線Ｍ１０１よりも弾性係数が大きいため、アルミニウム膜またはアルミニウム合金膜からなるエミッタ用の配線Ｍ１０１に引張応力が発生することになる。エミッタ用の配線Ｍ１０１に発生する引張応力は、ニッケル層ＭＥ１０１の外周（側面）の直下の位置（従って絶縁膜ＰＡの開口部ＯＰＥの側壁の直下の位置）に特に集中しやすい。これは、半田ＳＤ１０１が接合されまた弾性係数が大きなニッケル層ＭＥ１０１は変形しにくいため、ニッケル層ＭＥ１０１で覆われた部分のアルミニウム膜（配線Ｍ１０１）はニッケル層ＭＥ１０１に対して固定され、ニッケル層ＭＥ１０１で覆われていない部分のアルミニウム膜（配線Ｍ１０１）がニッケル層ＭＥ１０１に対して収縮しようとするからである。このため、アルミニウム膜（配線Ｍ１０１）に発生する引張応力は、ニッケル層ＭＥ１０１で覆われている部分のアルミニウム膜（配線Ｍ１０１）と、ニッケル層ＭＥ１０１で覆われていない部分のアルミニウム膜（配線Ｍ１０１）との境界付近に集中しやすくなる。
このため、図３０に示されるように、エミッタ用パッドＰＤ１０１Ｅに対して金属板ＭＰのような導電性部材を半田ＳＤ１０１を介して接合すると、室温環境下において、アルミニウム膜またはアルミニウム合金膜からなるエミッタ用の配線Ｍ１０１に強い引張応力が発生している状態になる。その後、半導体装置に熱サイクル（温度サイクル）が発生すると、温度上昇とともにエミッタ用の配線Ｍ１０１に発生している引張応力が緩和する一方で、温度が低下するとエミッタ用の配線Ｍ１０１に発生している引張応力が元のように大きくなる。このため、半導体装置に熱サイクルが発生すると、引張応力に起因した強い負荷（応力、負担）がエミッタ用の配線Ｍ１０１に対して加わることになり、図３０に模式的に示されるように、エミッタ用の配線Ｍ１０１にクラックＣＲが発生する虞がある。エミッタ用の配線Ｍ１０１におけるクラックＣＲは、引張応力が特に集中しやすい位置、すなわち、ニッケル層ＭＥ１０１の外周（側面）の直下の位置（従って絶縁膜ＰＡの開口部ＯＰＥの側壁の直下の位置）に発生しやすい。
特に、パワー半導体素子（ここではＩＧＢＴ）を形成した半導体チップの場合は、流す電流が大きいため、発熱量が大きく、発熱時の温度上昇が大きい。このため、比較的大きな熱サイクルが発生し、エミッタ用の配線Ｍ１０１に上記クラックＣＲが発生しやすくなる。また、車載用の半導体装置の場合、特に車載用のインバータ（上記インバータＩＮＶに対応）に用いられる半導体装置の場合は、熱サイクルの発生数が多いため、エミッタ用の配線Ｍ１０１に上記クラックＣＲが発生しやすくなる。また、金属板（ＭＰ）を半田（ＳＤ１０１）を介して接続するパッド（ＰＤ１０１Ｅ）の場合は、必然的にパッドの平面積が大きくなり、パッド面積が大きいと、ニッケル層ＭＥ１０１Ｅの面積も大きくなるが、このことも、熱サイクルに伴ってニッケル層ＭＥ１０１の外周の直下で上記クラックＣＲが発生しやすくなることにつながる。
パッド用の導電膜パターン（ここではエミッタ用の配線Ｍ１０１）にクラックＣＲが発生することは、半導体装置の信頼性を低下させることにつながるため、できるだけ抑制または防止することが望まれる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰ（ＣＰ１）は、半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された絶縁膜ＩＬ（層間絶縁膜）と、絶縁膜ＩＬ上に形成された、接続端子用の導電膜パターンとを有している。接続端子用（すなわちパッド用）の導電膜パターンは、ここでは、配線Ｍ１に対応している。本実施の形態の半導体装置ＣＰ（ＣＰ１）は、更に、絶縁膜ＩＬ上に、配線Ｍ１を覆うように形成された絶縁膜ＰＡと、絶縁膜ＰＡに形成され、配線Ｍ１の一部を露出する開口部ＯＰ（接続端子用の開口部）と、開口部ＯＰから露出する部分の配線Ｍ１上に形成されたニッケル層ＭＥ１とを有している。
本実施の形態の主要な特徴のうちの一つは、接続端子用（すなわちパッド用）の導電膜パターンである配線Ｍ１は、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣ（第１導体膜）と、主導体膜ＭＣの上面全体上に形成された導体膜ＢＲ（第２導体膜）とを有する積層膜からなることである。本実施の形態の主要な特徴のうちの他の一つは、導体膜ＢＲは、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜からなることである。
すなわち、本実施の形態では、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣの上面全体上に、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜からなる導体膜ＢＲが形成されている。開口部ＯＰから露出する部分の導体膜ＢＲ上に、ニッケル（Ｎｉ）層ＭＥ１が形成されている。このため、主導体膜ＭＣの上面とニッケル層ＭＥ１との間と、主導体膜ＭＣの上面と絶縁膜ＰＡとの間とに、導体膜ＢＲが介在している。
チタン（Ｔｉ）、タングステン（Ｗ）、およびチタンタングステン（ＴｉＷ）は、いずれも、アルミニウム（Ａｌ）よりも熱膨張係数が小さく、かつ、アルミニウム（Ａｌ）よりも弾性係数が大きい。このため、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲは、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣに比べて、熱膨張係数が小さく、かつ、弾性係数が大きくなる。このため、本実施の形態では、配線Ｍ１において、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣの上面全体上に、主導体膜ＭＣよりも熱膨張係数が小さくかつ弾性係数が大きな導体膜ＢＲを形成した状態になっている。ニッケル層ＭＥ１は、開口部ＯＰから露出する部分の配線Ｍ１上に形成されているため、開口部ＯＰから露出する部分の導体膜ＢＲ上にニッケル層ＭＥ１が形成されている。
上記図２９および図３０に示される検討例の場合は、導体膜ＢＲに相当するものは形成されておらず、アルミニウム膜（配線Ｍ１０１）上にニッケル層ＭＥ１０１が局所的にかつ直接的に形成されている。そして、ニッケル層ＭＥ１０１に比べるとアルミニウム膜の熱膨張係数がかなり大きくかつアルミニウム膜の弾性係数がかなり小さいことで、熱サイクルが発生すると、ニッケル層ＭＥ１０１で覆われている部分のアルミニウム膜と、ニッケル層ＭＥ１０１で覆われていない部分のアルミニウム膜との境界付近に応力（不可、負担）が集中し、上記クラックＣＲが発生してしまう。
それに対して、本実施の形態では、配線Ｍ１において、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣの上面全体上に、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲを形成し、導体膜ＢＲ上に局所的にニッケル層ＭＥ１を形成したことにより、配線Ｍ１において、上記クラックＣＲに相当するクラックが発生するのを抑制または防止することができる。その理由は、以下のようなものである。
すなわち、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲは、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣに比べて、熱膨張係数が小さく、かつ、弾性係数が大きい。このため、開口部ＯＰから露出する部分の導体膜ＢＲ上にニッケル層ＭＥ１が局所的に形成されていても、ニッケル層ＭＥ１で覆われている部分の導体膜ＢＲと、ニッケル層ＭＥ１で覆われていない部分の導体膜ＢＲとの境界付近では、応力がそれほど集中せず、導体膜ＢＲにおいてクラックは発生しにくい。これは、導体膜ＢＲの熱膨張係数は主導体膜ＭＣの熱膨張係数よりも小さいことから、熱サイクルが発生したときに、主導体膜ＭＣに比べて導体膜ＢＲは伸縮しにくく、半田ＳＤが接合されたニッケル層ＭＥ１に対してニッケル層ＭＥ１で覆われた部分の導体膜ＢＲが固定されたとしても、ニッケル層ＭＥ１で覆われていない部分の導体膜ＢＲの伸縮量または変形量は小さいためである。このため、導体膜ＢＲにおいて、熱サイクルに伴いニッケル層ＭＥ１の外周（側面）の直下の位置で発生する負荷（応力、負担）は、 上記図２９および図３０の検討例の場合のアルミニウム膜（配線Ｍ１０１）において、熱サイクルに伴いニッケル層ＭＥ１０１の外周（側面）の直下の位置で発生する負荷（応力、負担）に比べて、小さなものとなる。従って、熱サイクルが生じても、導体膜ＢＲにおいては、上記クラックＣＲに相当するクラックは発生しにくい。
そして、配線Ｍ１において、主導体膜ＭＣの上面全体上に導体膜ＢＲを形成している。ニッケル層ＭＥ１を構成する材料および導体膜ＢＲを構成する材料に比べて、主導体膜ＭＣを構成する材料は、熱膨張係数が大きくかつ弾性係数が小さいため、熱サイクルに伴い伸縮または変形しやすい材料である。しかしながら、主導体膜ＭＣの上面全体上に、主導体膜ＭＣに比べて熱膨張係数が小さくかつ弾性係数が大きな導体膜ＢＲを形成している。主導体膜ＭＣに比べて熱膨張係数が小さくかつ弾性係数が大きな導体膜ＢＲは、主導体膜ＭＣに比べると、熱サイクルに伴って伸縮または変形しにくく、この導体膜ＢＲが主導体膜ＭＣの上面全体に形成されていることで、主導体膜ＭＣ全体が導体膜ＢＲによって固定されることになり、それによって、主導体膜においても熱サイクルに伴う伸縮または変形を抑制することができる。このため、熱サイクルに伴う負荷（応力、負担）が、主導体膜ＭＣの特定の位置に集中することを防止でき、また、主導体膜ＭＣにおける熱サイクルに伴う負荷（応力、負担）の大きさ自体も抑制することができる。従って、熱サイクルが生じても、導体膜ＢＲだけでなく、主導体膜ＭＣにおいても、上記クラックＣＲに相当するクラックが発生するのを抑制または防止することができる。
このように、本実施の形態では、配線Ｍ１において、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣの上面全体上に、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲを形成し、ニッケル層ＭＥ１を導体膜ＢＲ上に形成したことにより、配線Ｍ１において、上記クラックＣＲに相当するクラックが発生するのを抑制または防止することができる。従って、半導体装置（半導体装置ＣＰおよびそれを用いた半導体装置ＰＫＧ）の信頼性を向上させることができる。
つまり、上記図２９および図３０の検討例の場合は、熱膨張係数が大きくかつ弾性係数が小さいアルミニウム膜（配線Ｍ１０１）上に、直接的かつ局所的にニッケル層ＭＥ１０１を形成しているため、アルミニウム膜（配線Ｍ１０１）における熱サイクルに伴う負荷（応力、負担）が、ニッケル層ＭＥ１０１の外周（側面）の直下の位置に集中し、そこで上記クラックＣＲが発生してしまう。それに対して、本実施の形態では、熱膨張係数が大きくかつ弾性係数が小さい主導体膜ＭＣの上面全体上に導体膜ＢＲを形成したことで、熱サイクルに伴う主導体膜ＭＣの伸縮または変形を抑制でき、導体膜ＢＲ上にニッケル層ＭＥ１を形成したことで、熱サイクルに伴いニッケル層ＭＥ１の外周の直下の位置で発生する負荷を抑制することができる。従って、上記クラックＣＲに相当するものが発生するのを抑制または防止できる。
また、本実施の形態とは異なり、導体膜ＢＲを主導体膜ＭＣの上面全体上に形成するのではなく、開口部ＯＰから露出する部分の主導体膜ＭＣ上に局所的に導体膜ＢＲを形成する場合も考えられる。この場合は、開口部ＯＰから露出する部分の主導体膜ＭＣ上には導体膜ＢＲが形成されているが、絶縁膜ＰＡで覆われている部分の主導体膜ＭＣ上には導体膜ＢＲは形成されていない。この場合は、導体膜ＢＲを設けたとしても、上記クラックＣＲに相当するものの発生を防止する効果は望めず、主導体膜ＭＣにおいて、導体膜ＢＲの外周（側面）の直下の位置（従って絶縁膜ＰＡの開口部ＯＰの側壁の直下の位置）で、熱サイクルに伴う負荷（応力、負担）が集中し、クラックの発生を招く虞がある。これは、主導体膜ＭＣよりも熱膨張係数が小さくかつ弾性係数が大きな導体膜ＢＲは、主導体膜ＭＣに比べて変形しにくいため、熱サイクルが発生すると、導体膜ＢＲで覆われた部分の主導体膜ＭＣは導体膜ＢＲに対して固定されているが、導体膜ＢＲで覆われていない部分の主導体膜ＭＣが導体膜ＢＲに対して伸縮しようとするからである。このため、主導体膜ＭＣにおいて、導体膜ＢＲで覆われている部分の主導体膜ＭＣと、導体膜ＢＲで覆われていない部分の主導体膜ＭＣとの境界付近に、熱サイクルに伴う負荷（応力、負担）が集中し、クラックの発生を招く虞がある。
また、開口部ＯＰを形成して配線Ｍ１の一部を露出させた後に、開口部ＯＰから露出する部分の配線Ｍ１上にニッケル層ＭＥ１を形成するが、本実施の形態とは異なり、開口部ＯＰから露出する部分の導体膜ＢＲを除去してから、ニッケル層ＭＥ１を形成する場合も考えられる。この場合は、絶縁膜ＰＡで覆われている部分の主導体膜ＭＣ上には導体膜ＢＲは形成されているが、開口部ＯＰから露出する部分の主導体膜ＭＣ上には導体膜ＢＲが形成されておらず、開口部ＯＰから露出する部分の主導体膜ＭＣ上に直接的にニッケル層ＭＥ１が形成されることになる。この場合は、導体膜ＢＲを設けたとしても、上記クラックＣＲに相当するものの発生を防止する効果は望めず、主導体膜ＭＣにおいて、ニッケル層ＭＥ１の外周（側面）の直下の位置（従って絶縁膜ＰＡの開口部ＯＰの側壁の直下の位置）で、熱サイクルに伴う負荷（応力、負担）が集中し、クラックの発生を招く虞がある。これは、ニッケル層ＭＥ１と導体膜ＢＲとは熱膨張係数が異なるため、主導体膜ＭＣにおいて、ニッケル層ＭＥ１で覆われている部分の主導体膜ＭＣと、導体膜ＢＲで覆われている部分の主導体膜ＭＣとの境界付近に、熱サイクルに伴う負荷（応力、負担）が集中し、クラックの発生を招く虞があるからである。
それに対して、本実施の形態では、配線Ｍ１において、主導体膜ＭＣの上面全体上に導体膜ＢＲを形成している。すなわち、本実施の形態では、導体膜ＢＲは、開口部ＯＰから露出する部分の主導体膜ＭＣ上に局所的に形成されるのではなく、主導体膜ＭＣの上面全体上に形成されている。このため、熱サイクルが発生しても、主導体膜ＭＣ全体を、その主導体膜ＭＣを覆う導体膜ＢＲが固定するように作用するため、熱サイクルに伴う主導体膜ＭＣの伸縮または変形を抑制することができる。従って、熱サイクルに伴う負荷（応力、負担）が、主導体膜ＭＣの特定の位置に集中することを防止でき、また、主導体膜ＭＣにおける熱サイクルに伴う負荷の大きさ自体も抑制することができるため、上記クラックＣＲに相当するクラックが発生するのを抑制または防止することができる。
また、本実施の形態とは異なり、導体膜ＢＲの材料として、主導体膜ＭＣの材料よりも熱膨張係数が大きな材料を用いる場合も考えられる。しかしながら、この場合は、熱サイクルに伴う導体膜ＢＲの伸縮または変形が大きいため、導体膜ＢＲを設けたことによる熱サイクルに伴うクラックを防止する効果は望めない。また、導体膜ＢＲの材料として、主導体膜ＭＣの材料よりも弾性係数が小さな材料を用いる場合も考えられる。しかしながら、この場合は、熱サイクルが生じたときに、導体膜ＢＲで主導体膜ＭＣを固定することはできず、主導体膜ＭＣの伸縮に合わせて導体膜ＢＲも伸縮することになるため、導体膜ＢＲを設けたことによる熱サイクルに伴うクラックを防止する効果は望めない。
それに対して、本実施の形態では、導体膜ＢＲとして、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜を採用している。チタン（Ｔｉ）、タングステン（Ｗ）、およびチタンタングステン（ＴｉＷ）は、いずれも、アルミニウム（Ａｌ）に比べて熱膨張係数が小さくかつ弾性係数が大きい。このため、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、およびチタンタングステン（ＴｉＷ）膜は、導体膜ＢＲとして相応しく、導体膜ＢＲを設けたことによる熱サイクルに伴うクラックを防止する効果を、的確に得ることができる。また、本実施の形態では、導体膜ＢＲとして、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜を用いているが、特に好ましいのはチタン（Ｔｉ）膜である。導体膜ＢＲとしてチタン（Ｔｉ）膜を用いることにより、導体膜ＢＲを設けたことによる熱サイクルに伴うクラックを防止する効果を、最も的確に得ることができる。
アルミニウムを主成分とする主導体膜ＭＣの上面全体を導体膜ＢＲによって覆うことで熱サイクルに伴う主導体膜ＭＣのクラックを防止でき、かつ、導体膜ＢＲの上面上に局所的にニッケル層ＭＥ１を設けても導体膜ＢＲに熱サイクルに伴うクラックが発生しにくくなるように、導体膜ＢＲの材料を選択する必要がある。この観点で、導体膜ＢＲとして、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜が好適であり、チタン（Ｔｉ）膜が最も好ましい。
また、導体膜ＢＲは、１つの膜から構成される単層（単層膜）であることがより好ましいが、他の形態として、導体膜ＢＲを、複数の膜を積層した積層膜とすることも可能である。なお、導体膜ＢＲが積層膜からなる場合は、その積層膜を構成する複数の膜のそれぞれは、チタン（Ｔｉ）膜、タングステン（Ｗ）膜またはチタンタングステン（ＴｉＷ）膜のいずれかからなる。一例をあげれば、チタンタングステン（ＴｉＷ）膜とチタン（Ｔｉ）膜との積層膜により、導体膜ＢＲを構成することも可能である。但し、導体膜ＢＲを設けたことによる熱サイクルに伴うクラックを防止する効果を高めるためには、導体膜ＢＲとして、材料が互いに異なる複数の膜（従って熱膨張係数が互いに異なる複数の膜）を積層した積層膜を採用するよりも、単層（単層膜）を採用した方が有利である。このため、導体膜ＢＲは、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜のいずれか１つの膜から構成される単層（単層膜）であることがより好ましい。また、導体膜ＢＲを積層膜にすると、工程数の増加や製造時間の増加を招いてしまうため、この観点でも、導体膜ＢＲは単層であることが、より好ましい。
また、配線Ｍ１の抵抗を低減するため、主導体膜ＭＣの厚みは、導体膜ＢＲの厚みよりも厚いことが好ましく、また、主導体膜ＭＣの抵抗率（比抵抗）は、導体膜ＢＲの抵抗率よりも低いことが好ましい。
導体膜ＢＲを薄くし過ぎると、導体膜ＢＲを設けたことにより主導体膜ＭＣにクラックが発生するのを抑制または防止できる効果が小さくなってしまう。この観点で、導体膜ＢＲの厚みは、１００ｎｍ以上がより好ましく、これにより、導体膜ＢＲを設けたことによって主導体膜ＭＣにクラックが発生するのを的確に抑制または防止できるようになる。
また、導体膜ＢＲを厚くし過ぎると配線Ｍ１の低抵抗化に不利となる。この観点で、導体膜ＢＲの厚みは、５００ｎｍ以下がより好ましく、これにより、配線Ｍ１の低抵抗化に有利となる。従って、導体膜ＢＲの厚みは、１００〜５００ｎｍであれば、特に好ましい。
また、大電流が流れるパワー半導体装置（すなわちＩＧＢＴのようなパワー半導体素子が形成された半導体装置）の場合は、流れる電流が大きいことにより電流が流れたときの温度上昇が大きいため、熱サイクルの大きさ（高温時と低温時の温度差）が大きくなる。このため、パワー半導体装置の場合は、熱サイクルに伴い、上記クラックＣＲに相当するものが発生しやすくなる。それに対して、本実施の形態では、上記クラックＣＲに相当するものの発生を抑制または防止することができるため、大電流が流れるパワー半導体装置に適用すれば、効果が大きい。これは、以下の実施の形態２，３でも同様である。
すなわち、大電流が流れるパワー半導体装置においては、熱サイクルの大きさが大きく、また、その熱サイクルが繰り返し発生するため、上記クラックＣＲに相当するものが発生してしまうという課題を見出したからこそ、パッド構造を検討し、本実施の形態のようなパッド構造を提供している。これにより、パッドを構成する導電膜において、熱サイクルに伴ってクラックが発生するのを抑制または防止することができ、半導体装置（半導体装置ＣＰおよびそれを用いた半導体装置ＰＫＧ）の信頼性を向上させることができる。これは、以下の実施の形態２，３でも同様である。
また、自動車などに搭載する車載用の半導体装置は、高い信頼性が要求されるが、本実施の形態を適用すれば、そのような高い信頼性を満たすことができる。また、そのような高い信頼性を満たす半導体装置の製造歩留まりを向上させることができる。これは、以下の実施の形態２，３でも同様である。
（実施の形態２）
図３２および図３３は、本実施の形態２の半導体装置（半導体チップ）ＣＰの要部断面図であり、図３２は上記実施の形態１の上記図１２に対応するものであり、図３３は上記実施の形態１の上記図１３に対応するものである。図３４は、本実施の形態２の半導体装置（半導体チップ）ＣＰをパッケージ化した場合の上記半導体装置ＰＫＧの要部断面図であり、上記実施の形態１の上記図１４に対応するものである。
本実施の形態２と上記実施の形態１とが相違しているのは、半導体装置ＣＰにおける配線Ｍ１の積層構造についてであり、それ以外は、本実施の形態２は、上記実施の形態１と基本的には同じである。このため、本実施の形態２では、上記実施の形態１との相違点について説明し、上記実施の形態１と同じ内容については、その繰り返しの説明は省略する。
上記実施の形態１では、配線Ｍ１は、主導体膜ＭＣと、主導体膜ＭＣ上に形成された導体膜ＢＲとの積層膜からなり、主導体膜ＭＣはアルミニウム（Ａｌ）を主成分とし、導体膜ＢＲは、チタン膜、タングステン膜、またはチタンタングステン膜であった。そして、ニッケル層ＭＥ１は、開口部ＯＰから露出する部分の導体膜ＢＲ上に形成されていた。
一方、本実施の形態２では、図３２〜図３４にも示されるように、配線Ｍ１は、主導体膜（主導体層）ＭＣ１と、主導体膜ＭＣ１上に形成された導体膜（導体層）ＢＲ１と、導体膜ＢＲ１上に形成された主導体膜（主導体層）ＭＣ２との積層膜からなる。配線Ｍ１において、主導体膜ＭＣ１の上面全体上に導体膜ＢＲ１が形成され、導体膜ＢＲ１の上面全体上に主導体膜ＭＣ２が形成されている。このため、配線Ｍ１は、主導体膜ＭＣ１と主導体膜ＭＣ２との間に導体膜ＢＲ１が介在した積層構造を有している。そして、ニッケル層ＭＥ１は、開口部ＯＰから露出する部分の主導体膜ＭＣ２上に形成されている。
形成されている位置が相違していること以外は、本実施の形態２における導体膜ＢＲ１は、上記実施の形態１における導体膜ＢＲ１と基本的には同じである。このため、上記実施の形態１における導体膜ＢＲと同様に、本実施の形態２における導体膜ＢＲ１も、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜からなる。
また、本実施の形態２において、主導体膜ＭＣ１と主導体膜ＭＣ２とは、いずれも、アルミニウム（Ａｌ）を主成分としている。すなわち、主導体膜ＭＣ１，ＭＣ２は、それぞれアルミニウム（Ａｌ）を主成分とする金属膜からなり、具体的には、アルミニウム膜またはアルミニウム合金膜からなる。上記実施の形態１の主導体膜ＭＣと同様に、本実施の形態２の主導体膜ＭＣ１，ＭＣ２のそれぞれのアルミニウム（Ａｌ）含有率は、５０原子％よりも多いが、より好ましくは９８原子％以上である。
主導体膜ＭＣ１，ＭＣ２がシリコン（Ｓｉ）を含有していれば、すなわち、主導体膜ＭＣ１，ＭＣ２として、それぞれ、シリコン（Ｓｉ）を添加したアルミニウム合金膜を用いれば、半導体基板ＳＢを構成するシリコン（Ｓｉ）が主導体膜ＭＣ１，ＭＣ２中に侵食するのを抑制または防止することができる。このため、主導体膜ＭＣ１，ＭＣ２のそれぞれは、アルミニウム（Ａｌ）を主成分としているが、更にシリコン（Ｓｉ）も含有していれば、より好ましい。主導体膜ＭＣ１，ＭＣ２がシリコン（Ｓｉ）も含有する場合は、シリコン（Ｓｉ）の含有率は、０．５原子％から１原子％以内程度が望ましい。
但し、主導体膜ＭＣ２は、銅（Ｃｕ）が添加されているのに対して、主導体膜ＭＣ１は、銅（Ｃｕ）が添加されていない。すなわち、主導体膜ＭＣ２には銅（Ｃｕ）が１原子％程度（例えば０．５〜１．５原子％）含まれているのに対して、主導体膜ＭＣ１には銅（Ｃｕ）を添加していない。
なお、図３２には、主導体膜ＭＣ１と主導体膜ＭＣ１上の導体膜ＢＲ１と導体膜ＢＲ１上の主導体膜ＭＣ２との積層膜からなるエミッタ用の配線Ｍ１Ｅが示されているが、エミッタ用の配線Ｍ１Ｅと同様に、図３３に示されるように、ゲート用の配線Ｍ１Ｇも、主導体膜ＭＣ１と主導体膜ＭＣ１上の導体膜ＢＲ１と導体膜ＢＲ１上の主導体膜ＭＣ２との積層膜からなる。
半導体装置ＣＰの他の構成は、本実施の形態２も、上記実施の形態１の半導体装置ＣＰ（図１、図２、図１２、図１３）と同様であるので、ここではその繰り返しの説明は省略する。また、上記実施の形態１の半導体装置ＰＫＧにおいて、本実施の形態２の半導体装置ＣＰを用いることができる。その場合は、上記実施の形態１の半導体装置ＰＫＧと相違するのは、半導体装置ＰＫＧを構成する半導体チップＣＰ１（ＣＰ）において、配線Ｍ１が主導体膜ＭＣ１と導体膜ＢＲ１と主導体膜ＭＣ２との積層膜からなる点であり、それ以外は、上記実施の形態１の半導体装置ＰＫＧと基本的には同じである。
また、上記実施の形態１の上記図２８の電子システム（電子装置）において、本実施の形態２の半導体装置ＣＰを用いることができ、あるいは、本実施の形態２の半導体装置ＣＰを使用した半導体パッケージ（半導体装置ＰＫＧ）を用いることができる。
また、本実施の形態２の半導体装置ＣＰの製造工程においては、上記図２３に対応する工程で、半導体基板ＳＢの主面全面上に、すなわち、コンタクトホールＣＴ１，ＣＴ２内を含む絶縁膜ＩＬ上に、主導体膜ＭＣ１を形成してから、主導体膜ＭＣ１上に導体膜ＢＲ１と主導体膜ＭＣ２を順に形成すればよい。その後、上記図２４に対応する工程で、主導体膜ＭＣ１と導体膜ＢＲ１と主導体膜ＭＣ２との積層膜（積層金属膜）を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、主導体膜ＭＣ１と導体膜ＢＲ１と主導体膜ＭＣ２との積層膜からなる配線Ｍ１を形成することができる。それ以外は、本実施の形態２の半導体装置ＣＰの製造工程は、上記実施の形態１と基本的には同じである。
本実施の形態２の主要な特徴のうちの一つは、接続端子用（すなわちパッド用）の導電膜パターンである配線Ｍ１は、アルミニウム（Ａｌ）を主成分とする主導体膜ＭＣ１（第１導体膜）と、主導体膜ＭＣ１上に形成された導体膜ＢＲ１（第２導体膜）と、導体膜ＢＲ１上に形成されかつアルミニウムを主成分とする主導体膜ＭＣ２（第３導体膜）とを有する積層膜からなることである。開口部ＯＰから露出する部分の主導体膜ＭＣ２上に、ニッケル層ＭＥ１が形成されている。本実施の形態２の主要な特徴のうちの他の一つは、導体膜ＢＲ１は、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、またはチタンタングステン（ＴｉＷ）膜からなることである。本実施の形態２の主要な特徴のうちの更に他の一つは、主導体膜ＭＣ１は、銅（Ｃｕ）が添加されておらず、主導体膜ＭＣ２は、銅（Ｃｕ）が添加されていることである。これにより、本実施の形態２では、以下のような効果を得ることができる。
ニッケル層をメッキ法（より好適には無電解メッキ法）で形成する場合、下地膜として、アルミニウムを主成分する膜(アルミニウム膜またはアルミニウム合金膜)は特に好適であり、密着性や膜質に優れたニッケル層を形成することが可能になる。本実施の形態２では、開口部ＯＰから露出する部分の主導体膜ＭＣ２上にニッケル層ＭＥ１を形成しており、ニッケル層ＭＥ１の下地が、アルミニウムを主成分とする主導体膜ＭＣ２であるため、ニッケル層ＭＥ１をメッキ法（より好適には無電解メッキ法）によって、より的確に形成することができる。このため、密着性や膜質がより優れたニッケル層ＭＥ１を形成することができる。
しかしながら、本実施の形態２では、開口部ＯＰから露出する部分の主導体膜ＭＣ２上にニッケル層ＭＥ１を局所的に形成しているため、主導体膜ＭＣ２に発生する引張応力は、ニッケル層ＭＥ１の外周（側面）の直下の位置に集中しやすい。すなわち、ニッケル層ＭＥ１で覆われている部分の主導体膜ＭＣ２とニッケル層ＭＥ１で覆われていない部分の主導体膜ＭＣ２との境界付近に引張応力が集中しやすくなる。このため、半導体装置に熱サイクル（温度サイクル）が発生すると、引張応力に起因した強い負荷（応力、負担）が主導体膜ＭＣ２に対して加わることになり、主導体膜ＭＣ２において、ニッケル層ＭＥ１の外周（側面）の直下の位置（従って開口部ＯＰの側壁の直下の位置）にクラック（上記クラックＣＲに相当するもの）が発生する虞がある。
それに対して、本実施の形態２では、配線Ｍ１において、主導体膜ＭＣ１と主導体膜ＭＣ２との間に、導体膜ＢＲ１を介在させている。導体膜ＢＲ１は、チタン膜、タングステン膜、またはチタンタングステン膜からなる。このため、導体膜ＢＲ１の熱膨張係数は、アルミニウムを主成分とする主導体膜ＭＣ１，ＭＣ２の各熱膨張係数よりも小さく、また、導体膜ＢＲ１の弾性率は、アルミニウムを主成分とする主導体膜ＭＣ１，ＭＣ２の各弾性率よりも大きくすることができる。従って、ニッケル層ＭＥ１の外周の直下の位置において、熱サイクルに伴い主導体膜ＭＣ２にクラック（上記クラックＣＲに相当するもの）が発生したとしても、そのクラックの伸展を導体膜ＢＲ１によって遮ることができる。このため、主導体膜ＭＣ１と主導体膜ＭＣ２との間に導体膜ＢＲ１を介在させたことにより、熱サイクルに伴って主導体膜ＭＣ２に発生したクラックが主導体膜ＭＣ１にまで伸展してしまうのを、抑制または防止することができる。
また、配線Ｍ１において、アルミニウムを主成分とする主導体膜ＭＣ１の上面全体上に、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲ１が形成されているため、熱サイクルに伴う主導体膜ＭＣ１の伸縮または変形を抑制することができる。このため、熱サイクルに伴って主導体膜ＭＣ１にクラック（上記クラックＣＲに相当するもの）が発生するのを抑制または防止することができる。
また、熱サイクルに伴い主導体膜ＭＣ２にクラック（上記クラックＣＲに相当するもの）が発生したとしても、導体膜ＢＲ１を設けたことにより主導体膜ＭＣ１のクラックは防止できるため、主導体膜ＭＣ１によって導通（導電経路）を確保することができる。このため、主導体膜ＭＣ２にクラックが発生したことによる抵抗増大や信頼性の低下を抑制することができる。
このように、配線Ｍ１において、アルミニウムを主成分とする主導体膜ＭＣ１とアルミニウムを主成分とする主導体膜ＭＣ２との間に、チタン膜、タングステン膜、またはチタンタングステン膜からなる導体膜ＢＲ１を介在させたことにより、熱サイクルに伴い配線Ｍ１の主導体膜ＭＣ１にクラックが発生するのを抑制または防止することができる。これにより、半導体装置（半導体装置ＣＰおよびそれを用いた半導体装置ＰＫＧ）の信頼性を向上させることができる。
また、本実施の形態２では、配線Ｍ１において、主導体膜ＭＣ１は、銅（Ｃｕ）が添加されておらず、主導体膜ＭＣ２は、銅（Ｃｕ）が添加されている。その理由は、以下のようなものである。
すなわち、アルミニウムを主成分とする膜（アルミニウム膜またはアルミニウム合金膜）は、銅（Ｃｕ）を添加することで、温度ストレス（熱ストレス）に対する耐性を向上させることができる。しかしながら、銅（Ｃｕ）はアルミニウム（Ａｌ）に比べて、拡散しやすい元素である。層間絶縁膜や半導体基板中への銅（Ｃｕ）の拡散は、半導体装置の信頼性の低下につながる可能性があるため、抑制することが望ましい。
主導体膜ＭＣ１は層間絶縁膜（ここでは絶縁膜ＩＬ）上に形成されている。また、コンタクトホールＣＴ１内には主導体膜ＭＣ１が埋め込まれている。このため、主導体膜ＭＣ１には、銅（Ｃｕ）を添加しないことにより、主導体膜ＭＣ１から層間絶縁膜（ここでは絶縁膜ＩＬに対応）や半導体基板ＳＢへ銅（Ｃｕ）が拡散するのを防止することができる。このため、層間絶縁膜（ここでは絶縁膜ＩＬに対応）や半導体基板ＳＢへの銅（Ｃｕ）の拡散を抑制または防止することができる。
一方、主導体膜ＭＣ２は、導体膜ＢＲ１と主導体膜ＭＣ１とによって層間絶縁膜（ここでは絶縁膜ＩＬ）や半導体基板ＳＢから離間しているため、主導体膜ＭＣ２中に銅（Ｃｕ）が添加されていても、主導体膜ＭＣ２中の銅（Ｃｕ）が層間絶縁膜（ここでは絶縁膜ＩＬ）や半導体基板ＳＢへ拡散する可能性は非常に小さい。このため、主導体膜ＭＣ２には銅（Ｃｕ）を添加することにより、層間絶縁膜（ここでは絶縁膜ＩＬ）や半導体基板ＳＢへの銅（Ｃｕ）の拡散を心配することなく、主導体膜ＭＣ２の温度ストレス（熱ストレス）に対する耐性を向上させることができる。銅（Ｃｕ）の添加により主導体膜ＭＣ２の温度ストレス（熱ストレス）に対する耐性を向上させたことで、配線Ｍ１やパッド（ＰＤＥ，ＰＤＧ）の信頼性を向上させることができる。
このように、本実施の形態２では、アルミニウムを主成分とする主導体膜ＭＣ２には、銅（Ｃｕ）を添加しておくことで、主導体膜ＭＣ２の温度ストレス（熱ストレス）に対する耐性を向上させることができ、アルミニウムを主成分とする主導体膜ＭＣ１には、銅（Ｃｕ）を添加していないことで、層間絶縁膜や半導体基板ＳＢへの銅（Ｃｕ）の拡散を防止することができる。これにより、半導体装置（半導体装置ＣＰおよびそれを用いた半導体装置ＰＫＧ）の信頼性を向上させることができる。
また、配線Ｍ１の抵抗を低減するため、主導体膜ＭＣ１の厚みと主導体膜ＭＣ２の厚みとの合計は、導体膜ＢＲ１の厚みよりも厚いことが好ましく、また、主導体膜ＭＣ１，ＭＣ２のそれぞれの抵抗率（比抵抗）は、導体膜ＢＲ１の抵抗率よりも低いことが好ましい。
また、主導体膜ＭＣ１の厚みが、主導体膜ＭＣ２の厚みよりも厚ければ、より好ましい。主導体膜ＭＣ１の厚みを、主導体膜ＭＣ２の厚みよりも厚くしておけば、主導体膜ＭＣ２にクラック（上記クラックＣＲに相当するもの）が発生したときに、厚い主導体膜ＭＣ１で導通（導電経路）を確保することができるため、主導体膜ＭＣ２にクラックが発生したときの不具合（例えば抵抗上昇など）を抑制しやすくなる。
また、導体膜ＢＲ１を薄くし過ぎると、導体膜ＢＲ１を設けたことにより主導体膜ＭＣ１にクラックが発生するのを抑制または防止できる効果が小さくなってしまう。この観点で、導体膜ＢＲ１の厚みは、１００ｎｍ以上がより好ましく、これにより、導体膜ＢＲ１を設けたことによって主導体膜ＭＣ１にクラックが発生するのを的確に抑制または防止できるようになる。
また、導体膜ＢＲ１を厚くし過ぎると配線Ｍ１の低抵抗化に不利となる。この観点で、導体膜ＢＲ１の厚みは、５００ｎｍ以下がより好ましく、これにより、配線Ｍ１の低抵抗化に有利となる。従って、導体膜ＢＲ１の厚みは、１００〜５００ｎｍであれば、特に好ましい。
また、上記実施の形態１と本実施の形態２とを比べると、本実施の形態２の場合は、導体膜ＢＲ１を設けたことにより主導体膜ＭＣ１におけるクラックを防止することができるのに対して、上記実施の形態１の場合は、導体膜ＢＲを設けたことにより主導体膜ＭＣ全体においてクラックを防止することができる。このため、接続端子用（すなわちパッド用）の導電膜パターンである配線Ｍ１の信頼性をできるだけ向上させるという点では、本実施の形態２よりも上記実施の形態１の方が有利である。一方、本実施の形態２の場合は、ニッケル層ＭＥ１の下地がアルミニウムを主成分とする主導体膜ＭＣ２であるため、ニッケル層ＭＥ１をメッキ法（より好適には無電解メッキ法）で形成しやすくなる。
（実施の形態３）
本実施の形態３は、半導体装置（半導体チップ）ＣＰにおいて、ニッケル（Ｎｉ）層ＭＥ１と金（Ａｕ）層ＭＥ２との間にパラジウム（Ｐｄ）層ＭＥ３を設けることを特徴としている。すなわち、ニッケル層ＭＥ１上にパラジウム層ＭＥ３が形成され、パラジウム層ＭＥ３上に金層ＭＥ２が形成されている。具体的には、ニッケル層ＭＥ１は、開口部ＯＰから露出する部分の配線Ｍ１上に形成され、パラジウム層ＭＥ３は、開口部ＯＰ内において、ニッケル層ＭＥ１の上面全面上に形成され、金層ＭＥ２は、開口部ＯＰ内において、パラジウム層ＭＥ３の上面全面上に形成される。
上記実施の形態１の半導体装置ＣＰに、本実施の形態３を適用した場合が、図３５〜図３７に示され、また、上記実施の形態２の半導体装置ＣＰに、本実施の形態３を適用した場合が、図３８〜図４０に示されている。
図３５および図３６は、本実施の形態３を上記実施の形態１に適用した場合の半導体装置（半導体チップ）ＣＰの要部断面図であり、図３５は上記実施の形態１の上記図１２に対応するものであり、図３６は上記実施の形態１の上記図１３に対応するものである。図３７は、本実施の形態３を上記実施の形態１に適用した場合の上記半導体装置ＰＫＧの要部断面図であり、上記実施の形態１の上記図１４に対応するものである。図３８および図３９は、本実施の形態３を上記実施の形態２に適用した場合の半導体装置（半導体チップ）ＣＰの要部断面図であり、図３８は上記実施の形態２の上記図３２に対応するものであり、図３９は上記実施の形態２の上記図３３に対応するものである。図４０は、本実施の形態３を上記実施の形態２に適用した場合の上記半導体装置ＰＫＧの要部断面図であり、上記実施の形態２の上記図３４に対応するものである。
上記図１２および図１３にそれぞれ対応する図３５および図３６では、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在している。なお、図３５には、エミッタ用パッドＰＤＥにおいて、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在していることが示されているが、図３６に示されるように、ゲート用パッドＰＤＧにおいても、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在している。それ以外は、図３５および図３６の半導体装置ＣＰの構造は、上記実施の形態１の半導体装置ＣＰ（図１、図２、図１２、図１３）の構造と同様である。
上記図３２および図３３にそれぞれ対応する図３８および図３９では、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在している。なお、図３８には、エミッタ用パッドＰＤＥにおいて、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在していることが示されているが、図３９に示されるように、ゲート用パッドＰＤＧにおいても、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３が介在している。それ以外は、図３８および図３９の半導体装置ＣＰの構造は、上記実施の形態２の半導体装置ＣＰ（図３２および図３３）の構造と同様である。
パラジウム層ＭＥ３の厚みは、例えば１００〜４００ｎｍ程度とすることができる。
本実施の形態３の場合の半導体装置ＣＰの製造工程においては、上記図２６に対応する工程で、開口部ＯＰから露出する配線Ｍ１上に、ニッケル（Ｎｉ）層ＭＥ１とパラジウム（Ｐｄ）層ＭＥ３と金（Ａｕ）層ＭＥ２とを順に形成すればよい。これにより、開口部ＯＰから露出する配線Ｍ１上に、ニッケル層ＭＥ１とニッケル層ＭＥ１上のパラジウム層ＭＥ３とパラジウム層ＭＥ３上の金層ＭＥ２との積層膜（積層金属膜）が形成されることになる。ニッケル層ＭＥ１とパラジウム層ＭＥ３と金層ＭＥ２とは、それぞれメッキ法（好適には無電解メッキ法）を用いて形成することができる。それ以外は、本実施の形態３の場合の半導体装置ＣＰの製造工程は、上記実施の形態１または上記実施の形態２と基本的には同じである。
金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して、図３５に示されるエミッタ用パッドＰＤＥあるいは図３８に示されるエミッタ用パッドＰＤＥに接合すると、エミッタ用パッドＰＤＥの最上層を構成していた金層ＭＥ２は、半田ＳＤと反応して半田ＳＤ内に取り込まれて合金化する。別の見方をすると、エミッタ用パッドＰＤＥの最上層を構成していた金層ＭＥ２は、半田ＳＤと混じり合った状態になる。このため、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して図３５に示されるエミッタ用パッドＰＤＥに接合すると、図３７に示されるように、エミッタ用パッドＰＤＥの最上層は、金層ＭＥ２ではなく、パラジウム層ＭＥ３になっている。同様に、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して図３８に示されるエミッタ用パッドＰＤＥに接合すると、図４０に示されるように、エミッタ用パッドＰＤＥの最上層は、金層ＭＥ２ではなく、パラジウム層ＭＥ３になっている。なお、場合によっては、金属板ＭＰのような導電性部材を、半田ＳＤ（接着層ＢＤ２）を介して、エミッタ用パッドＰＤＥに接合しても、半田ＳＤとパラジウム層ＭＥ３との間に、金層ＭＥ２の一部が残存している場合もあり得る。
本実施の形態３では、ニッケル層ＭＥ１と金層ＭＥ２との間にパラジウム層ＭＥ３を設けている。パラジウム層も半田バリア層として機能することができるが、半田バリア層としての機能は、パラジウム層よりもニッケル層の方が優れている。しかしながら、パラジウム（Ｐｄ）は、ニッケル（Ｎｉ）に比べて、弾性率が低く、また、熱膨張係数もやや低い（上記図３１参照）。このため、本実施の形態３のようにニッケル層ＭＥ１上にパラジウム層ＭＥ３を形成したことにより、配線Ｍ１（図３７の場合は特に導体膜ＢＲ、図４０の場合は特に主導体膜ＭＣ２）に作用する引張応力を緩和することができる。また、本実施の形態３のようにニッケル層ＭＥ１上にパラジウム層ＭＥ３を形成した分、ニッケル層ＭＥ１の厚みを薄くすることが可能になるので、ニッケル層ＭＥ１に起因して配線Ｍ１に作用する引張応力を小さくすることもできる。このため、本実施の形態３のようにニッケル層ＭＥ１上にパラジウム層ＭＥ３を形成することにより、配線Ｍ１にクラック（上記クラックＣＲに相当するもの）が発生するのを抑制または防止できる効果を、更に高めることができる。従って、半導体装置（半導体装置ＣＰおよびそれを用いた半導体装置ＰＫＧ）の信頼性を、更に向上させることができる。
また、本実施の形態３を適用した半導体装置ＣＰを、上記実施の形態１の半導体装置ＰＫＧ（上記図３〜図１０参照）に用いることができる。また、本実施の形態３を適用した半導体装置ＣＰを、上記実施の形態１の上記図２８の電子システム（電子装置）に用いることができる。あるいは、本実施の形態３を適用した半導体装置ＣＰを使用した半導体パッケージ（半導体装置ＰＫＧ）を、上記実施の形態１の上記図２８の電子システム（電子装置）に用いることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０ ＩＧＢＴ
１１ ダイオード
ＢＡＴ 電源
ＢＤ１，ＢＤ２ 接着層
ＢＥ 裏面電極
ＢＫ 動力分配機構
ＢＲ，ＢＲ１ 導体膜
ＣＬ ｐ型半導体領域
ＣＰ 半導体装置
ＣＰ１ 半導体チップ
ＣＲ クラック
ＣＮＶ コンバータ
ＣＴ１，ＣＴ２ コンタクトホール
ＣＴＣ 制御部
ＤＦ ディファレンシャル
ＤＰ ダイパッド
ＤＴＲ 駆動輪
ＥＮＧ エンジン
ＧＥ ゲート電極
ＧＥ１ ゲート引き出し用配線部
ＧＩ ゲート絶縁膜
ＧＩａ 絶縁膜
ＨＳ 金属プレート
ＩＬ 絶縁膜
ＩＮＶ インバータ
ＬＤ，ＬＤ１，ＬＤ２ リード
ＬＭ，ＬＭ１０１ 積層膜
Ｍ１，Ｍ１Ｅ，Ｍ１Ｇ，Ｍ１０１ 配線
ＭＣ，ＭＣ１，ＭＣ２ 主導体膜
ＭＥ１，ＭＥ１０１ ニッケル層
ＭＥ２，ＭＥ１０２ 金層
ＭＥ３ パラジウム層
ＭＯＴ モータ
ＭＰ 金属板
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＮＲ ｎ＋型半導体領域
ＮＳＢ ｎ型基板領域
ＯＰ，ＯＰＥ，ＯＰＧ 開口部
ＰＡ 絶縁膜
ＰＤＥ，ＰＤ１０１Ｅ エミッタ用パッド
ＰＤＧ ゲート用パッド
ＰＫＧ 半導体装置
ＰＲ ｐ型半導体領域
ＰＳ 導電膜
Ｑ１ 単位トランジスタセル
ＲＹ リレー
ＳＢ 半導体基板
ＳＤ，ＳＤ１０１ 半田
ＳＧ 車軸
ＴＧ 熱伝導グリス
ＴＲ 溝
Ｔｒ１ ｐｎｐバイポーラトランジスタ
Ｔｒ２ ｎｐｎバイポーラトランジスタ
Ｔｒ３ 電界効果トランジスタ
ＷＡ ワイヤ

Claims (28)

  1. 主面と前記主面とは反対側の裏面とを有し、前記主面側に第１端子を有し、前記裏面側に第２端子を有する半導体チップと、
    前記半導体チップの前記第１端子に半田を介して電気的に接続された金属板と、
    を有する半導体装置であって、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、前記第１端子用の第１導電膜パターンと、
    前記層間絶縁膜上に、前記第１導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記第１導電膜パターンの一部を露出する、前記第１端子用の第１開口部と、
    前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１ニッケル膜と、
    を有し、
    前記半導体基板には、前記第１端子と前記第２端子との間の導通を制御する半導体素子が形成されており、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜とにより形成され、
    前記第１導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、
    前記第１開口部から露出する部分の前記第２導体膜上に、前記第１ニッケル膜が形成されており、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体チップは、前記主面側に、前記第１端子と前記第２端子との間の導通を制御する制御用端子を更に有し、
    前記制御用端子は、前記第１導電膜パターンと同層の第２導電膜パターンと、前記絶縁膜に形成された前記制御用端子用の第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２ニッケル膜とにより形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記第１端子はエミッタ端子であり、前記第２端子はコレクタ端子であり、前記制御用端子はゲート端子である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記半導体チップは、前記第１ニッケル膜上に形成されたパラジウム膜を更に有し、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜と前記パラジウム膜とにより形成されている、半導体装置。
  5. 半導体基板と、
    前記半導体基板の主面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、接続端子用の導電膜パターンと、
    前記層間絶縁膜上に、前記導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記導電膜パターンの一部を露出する、接続端子用の開口部と、
    前記開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜と、
    を有し、
    前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、
    前記開口部から露出する部分の前記第２導体膜上に、前記ニッケル膜が形成されており、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記ニッケル膜上に形成された金膜を更に有する、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記ニッケル膜と前記金膜との間に介在するパラジウム膜を更に有する、半導体装置。
  8. 請求項５記載の半導体装置において、
    前記半導体基板の前記主面とは反対側の裏面上に形成された裏面電極を更に有し、
    前記半導体基板には、前記導電膜パターンと前記裏面電極との間の導通を制御する半導体素子が形成されている、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記導電膜パターンは、エミッタ用の導電膜パターンであり、前記裏面電極は、コレクタ用の裏面電極である、半導体装置。
  10. 電源と負荷とにそれぞれ電気的に接続され、前記負荷を駆動する半導体装置と、
    前記半導体装置を制御する制御部と、
    を有する電子装置であって、
    前記半導体装置は、
    主面と前記主面とは反対側の裏面とを有し、前記主面側に第１端子を有し、前記裏面側に第２端子を有する半導体チップと、
    前記半導体チップの前記第１端子に半田を介して電気的に接続された金属板と、
    を有し、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、前記第１端子用の第１導電膜パターンと、
    前記層間絶縁膜上に、前記第１導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記第１導電膜パターンの一部を露出する、前記第１端子用の第１開口部と、
    前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１ニッケル膜と、
    を有し、
    前記半導体基板には、前記第１端子と前記第２端子との間の導通を制御する半導体素子が形成されており、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜とにより形成され、
    前記第１導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜の上面全体上に形成された第２導体膜とを有する積層膜からなり、
    前記第１開口部から露出する部分の前記第２導体膜上に、前記第１ニッケル膜が形成されており、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなる、電子装置。
  11. 請求項１０記載の電子装置において、
    前記半導体チップは、前記主面側に、前記第１端子と前記第２端子との間の導通を制御する制御用端子を更に有し、
    前記制御用端子は、前記第１導電膜パターンと同層の第２導電膜パターンと、前記絶縁膜に形成された前記制御用端子用の第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２ニッケル膜とにより形成されている、電子装置。
  12. 請求項１１記載の電子装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記第１端子はエミッタ端子であり、前記第２端子はコレクタ端子であり、前記制御用端子はゲート端子である、電子装置。
  13. 請求項１０記載の電子装置において、
    前記半導体チップは、前記第１ニッケル膜上に形成されたパラジウム膜を更に有し、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜と前記パラジウム膜とにより形成されている、電子装置。
  14. 請求項１０記載の電子装置において、
    前記半導体装置は、インバータの構成要素である、電子装置。
  15. 主面と前記主面とは反対側の裏面とを有し、前記主面側に第１端子を有し、前記裏面側に第２端子を有する半導体チップと、
    前記半導体チップの前記第１端子に半田を介して電気的に接続された金属板と、
    を有する半導体装置であって、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、前記第１端子用の第１導電膜パターンと、
    前記層間絶縁膜上に、前記第１導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記第１導電膜パターンの一部を露出する、前記第１端子用の第１開口部と、
    前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１ニッケル膜と、
    を有し、
    前記半導体基板には、前記第１端子と前記第２端子との間の導通を制御する半導体素子が形成されており、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜とにより形成され、
    前記第１導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなり、
    前記第１開口部から露出する部分の前記第３導体膜上に、前記第１ニッケル膜が形成されており、
    前記第１導体膜は、銅が添加されておらず、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、
    前記第３導体膜は、銅が添加されている、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記半導体チップは、前記主面側に、前記第１端子と前記第２端子との間の導通を制御する制御用端子を更に有し、
    前記制御用端子は、前記第１導電膜パターンと同層の第２導電膜パターンと、前記絶縁膜に形成された前記制御用端子用の第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２ニッケル膜とにより形成されている、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記第１端子はエミッタ端子であり、前記第２端子はコレクタ端子であり、前記制御用端子はゲート端子である、半導体装置。
  18. 請求項１５記載の半導体装置において、
    前記半導体チップは、前記第１ニッケル膜上に形成されたパラジウム膜を更に有し、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜と前記パラジウム膜とにより形成されている、半導体装置。
  19. 半導体基板と、
    前記半導体基板の主面上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、接続端子用の導電膜パターンと、
    前記層間絶縁膜上に、前記導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記導電膜パターンの一部を露出する、接続端子用の開口部と、
    前記開口部から露出する部分の前記導電膜パターン上に形成されたニッケル膜と、
    を有し、
    前記導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなり、
    前記開口部から露出する部分の前記第３導体膜上に、前記ニッケル膜が形成されており、
    前記第１導体膜は、銅が添加されておらず、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、
    前記第３導体膜は、銅が添加されている、半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記ニッケル膜上に形成された金膜を更に有する、半導体装置。
  21. 請求項２０記載の半導体装置において、
    前記ニッケル膜と前記金膜との間に介在するパラジウム膜を更に有する、半導体装置。
  22. 請求項１９記載の半導体装置において、
    前記半導体基板の前記主面とは反対側の裏面上に形成された裏面電極を更に有し、
    前記半導体基板には、前記導電膜パターンと前記裏面電極との間の導通を制御する半導体素子が形成されている、半導体装置。
  23. 請求項２２記載の半導体装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記導電膜パターンは、エミッタ用の導電膜パターンであり、前記裏面電極は、コレクタ用の裏面電極である、半導体装置。
  24. 電源と負荷とにそれぞれ電気的に接続され、前記負荷を駆動する半導体装置と、
    前記半導体装置を制御する制御部と、
    を有する電子装置であって、
    前記半導体装置は、
    主面と前記主面とは反対側の裏面とを有し、前記主面側に第１端子を有し、前記裏面側に第２端子を有する半導体チップと、
    前記半導体チップの前記第１端子に半田を介して電気的に接続された金属板と、
    を有し、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された、前記第１端子用の第１導電膜パターンと、
    前記層間絶縁膜上に、前記第１導電膜パターンを覆うように形成された絶縁膜と、
    前記絶縁膜に形成され、前記第１導電膜パターンの一部を露出する、前記第１端子用の第１開口部と、
    前記第１開口部から露出する部分の前記第１導電膜パターン上に形成された第１ニッケル膜と、
    を有し、
    前記半導体基板には、前記第１端子と前記第２端子との間の導通を制御する半導体素子が形成されており、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜とにより形成され、
    前記第１導電膜パターンは、アルミニウムを主成分とする第１導体膜と、前記第１導体膜上に形成された第２導体膜と、前記第２導体膜上に形成されかつアルミニウムを主成分とする第３導体膜とを有する積層膜からなり、
    前記第１開口部から露出する部分の前記第３導体膜上に、前記第１ニッケル膜が形成されており、
    前記第１導体膜は、銅が添加されておらず、
    前記第２導体膜は、チタン膜、タングステン膜、またはチタンタングステン膜からなり、
    前記第３導体膜は、銅が添加されている、電子装置。
  25. 請求項２４記載の電子装置において、
    前記半導体チップは、前記主面側に、前記第１端子と前記第２端子との間の導通を制御する制御用端子を更に有し、
    前記制御用端子は、前記第１導電膜パターンと同層の第２導電膜パターンと、前記絶縁膜に形成された前記制御用端子用の第２開口部から露出する部分の前記第２導電膜パターン上に形成された第２ニッケル膜とにより形成されている、電子装置。
  26. 請求項２５記載の電子装置において、
    前記半導体素子はトレンチゲート型のＩＧＢＴであり、前記第１端子はエミッタ端子であり、前記第２端子はコレクタ端子であり、前記制御用端子はゲート端子である、電子装置。
  27. 請求項２４記載の電子装置において、
    前記半導体チップは、前記第１ニッケル膜上に形成されたパラジウム膜を更に有し、
    前記第１端子は、前記第１導電膜パターンと前記第１ニッケル膜と前記パラジウム膜とにより形成されている、電子装置。
  28. 請求項２４記載の電子装置において、
    前記半導体装置は、インバータの構成要素である、電子装置。
JP2014123776A 2014-06-16 2014-06-16 半導体装置および電子装置 Pending JP2016004877A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014123776A JP2016004877A (ja) 2014-06-16 2014-06-16 半導体装置および電子装置
TW104117241A TW201611200A (zh) 2014-06-16 2015-05-28 半導體裝置及電子裝置
US14/732,546 US9263561B2 (en) 2014-06-16 2015-06-05 Semiconductor device and an electronic device
CN201510330015.9A CN105322001A (zh) 2014-06-16 2015-06-15 半导体器件和电子设备
US15/008,381 US9711630B2 (en) 2014-06-16 2016-01-27 Semiconductor device and an electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014123776A JP2016004877A (ja) 2014-06-16 2014-06-16 半導体装置および電子装置

Publications (1)

Publication Number Publication Date
JP2016004877A true JP2016004877A (ja) 2016-01-12

Family

ID=54836872

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014123776A Pending JP2016004877A (ja) 2014-06-16 2014-06-16 半導体装置および電子装置

Country Status (4)

Country Link
US (2) US9263561B2 (ja)
JP (1) JP2016004877A (ja)
CN (1) CN105322001A (ja)
TW (1) TW201611200A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130527A (ja) * 2016-01-19 2017-07-27 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置
JP2017162991A (ja) * 2016-03-09 2017-09-14 トヨタ自動車株式会社 スイッチング素子
JP2018081982A (ja) * 2016-11-15 2018-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018133445A (ja) * 2017-02-15 2018-08-23 トヨタ自動車株式会社 半導体装置とその製造方法
JP2020043164A (ja) * 2018-09-07 2020-03-19 株式会社東芝 半導体装置
JP2020120133A (ja) * 2016-11-15 2020-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2021181747A1 (ja) * 2020-03-11 2021-09-16 株式会社日立パワーデバイス 半導体装置
WO2023063064A1 (ja) * 2021-10-13 2023-04-20 ローム株式会社 半導体装置
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016004877A (ja) * 2014-06-16 2016-01-12 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
JP2016119393A (ja) * 2014-12-22 2016-06-30 三菱電機株式会社 半導体装置およびその製造方法
JP6300236B2 (ja) * 2015-02-26 2018-03-28 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置
US10886309B2 (en) 2015-11-06 2021-01-05 Artilux, Inc. High-speed light sensing apparatus II
US10418407B2 (en) 2015-11-06 2019-09-17 Artilux, Inc. High-speed light sensing apparatus III
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
CN105633281B (zh) * 2016-01-06 2018-07-17 京东方科技集团股份有限公司 一种柔性显示面板及其封装方法、显示装置
WO2017175426A1 (ja) * 2016-04-06 2017-10-12 三菱電機株式会社 電力用半導体装置
JP7027066B2 (ja) 2017-08-24 2022-03-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10438813B2 (en) * 2017-11-13 2019-10-08 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device having one or more titanium interlayers and method of making the same
TWI788246B (zh) * 2018-02-23 2022-12-21 美商光程研創股份有限公司 光偵測裝置
US11482553B2 (en) 2018-02-23 2022-10-25 Artilux, Inc. Photo-detecting apparatus with subpixels
US11105928B2 (en) 2018-02-23 2021-08-31 Artilux, Inc. Light-sensing apparatus and light-sensing method thereof
JP7212062B2 (ja) 2018-04-08 2023-01-24 アーティラックス・インコーポレイテッド 光検出装置
JP2019192729A (ja) * 2018-04-23 2019-10-31 株式会社村田製作所 半導体装置
CN111525476B (zh) * 2020-04-23 2021-11-09 新疆丝路六合电气科技有限公司 一种电气接线盒

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019830A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置の製造方法
US20050233499A1 (en) * 2004-04-16 2005-10-20 Hidekazu Okuda Semiconductor device and manufacturing method of the same
JP2008028079A (ja) * 2006-07-20 2008-02-07 Denso Corp 半導体装置およびその製造方法
JP2009088466A (ja) * 2007-09-12 2009-04-23 Aisin Seiki Co Ltd パワー半導体チップ、パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP2010278164A (ja) * 2009-05-27 2010-12-09 Toyota Motor Corp 半導体装置とその製造方法
JP2011100811A (ja) * 2009-11-05 2011-05-19 Renesas Electronics Corp 半導体装置
JP2013194291A (ja) * 2012-03-21 2013-09-30 Mitsubishi Electric Corp 半導体装置およびその半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610779B2 (ja) 1998-06-30 2005-01-19 セイコーエプソン株式会社 半導体装置
JP5168870B2 (ja) 2006-10-02 2013-03-27 株式会社デンソー 半導体装置
JP2011003578A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2016004877A (ja) * 2014-06-16 2016-01-12 ルネサスエレクトロニクス株式会社 半導体装置および電子装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019830A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体装置の製造方法
US20050233499A1 (en) * 2004-04-16 2005-10-20 Hidekazu Okuda Semiconductor device and manufacturing method of the same
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2008028079A (ja) * 2006-07-20 2008-02-07 Denso Corp 半導体装置およびその製造方法
JP2009088466A (ja) * 2007-09-12 2009-04-23 Aisin Seiki Co Ltd パワー半導体チップ、パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
US20110148337A1 (en) * 2007-09-12 2011-06-23 Aisin Seiki Kabushiki Kaisha Power semiconductor chip, power semiconductor module, inverter apparatus, and inverter-integrated motor
JP2010278164A (ja) * 2009-05-27 2010-12-09 Toyota Motor Corp 半導体装置とその製造方法
JP2011100811A (ja) * 2009-11-05 2011-05-19 Renesas Electronics Corp 半導体装置
JP2013194291A (ja) * 2012-03-21 2013-09-30 Mitsubishi Electric Corp 半導体装置およびその半導体装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130527A (ja) * 2016-01-19 2017-07-27 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置
JP2017162991A (ja) * 2016-03-09 2017-09-14 トヨタ自動車株式会社 スイッチング素子
JP2020120133A (ja) * 2016-11-15 2020-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108091627A (zh) * 2016-11-15 2018-05-29 瑞萨电子株式会社 半导体装置及其制造方法
JP2018081982A (ja) * 2016-11-15 2018-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI738898B (zh) * 2016-11-15 2021-09-11 日商瑞薩電子股份有限公司 半導體裝置及其製造方法
US11456265B2 (en) 2016-11-15 2022-09-27 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN108091627B (zh) * 2016-11-15 2023-07-07 瑞萨电子株式会社 半导体装置及其制造方法
JP2018133445A (ja) * 2017-02-15 2018-08-23 トヨタ自動車株式会社 半導体装置とその製造方法
JP2020043164A (ja) * 2018-09-07 2020-03-19 株式会社東芝 半導体装置
JP7116640B2 (ja) 2018-09-07 2022-08-10 株式会社東芝 半導体装置
WO2021181747A1 (ja) * 2020-03-11 2021-09-16 株式会社日立パワーデバイス 半導体装置
JP2021145010A (ja) * 2020-03-11 2021-09-24 株式会社 日立パワーデバイス 半導体装置
WO2023063064A1 (ja) * 2021-10-13 2023-04-20 ローム株式会社 半導体装置
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Also Published As

Publication number Publication date
CN105322001A (zh) 2016-02-10
US9263561B2 (en) 2016-02-16
US20150364587A1 (en) 2015-12-17
US20160155833A1 (en) 2016-06-02
TW201611200A (zh) 2016-03-16
US9711630B2 (en) 2017-07-18

Similar Documents

Publication Publication Date Title
US9711630B2 (en) Semiconductor device and an electronic device
TWI505444B (zh) Semiconductor device
US8853846B2 (en) Semiconductor device and a manufacturing method of the same
JP5232367B2 (ja) 半導体装置
TWI575704B (zh) 半導體裝置
US20170288053A1 (en) Semiconductor device
JP4858290B2 (ja) 負荷駆動装置
TWI614877B (zh) 半導體裝置
JP6364543B2 (ja) 半導体装置およびその製造方法
US9530721B2 (en) Semiconductor device
JP2017055043A (ja) 半導体装置および電子装置
WO2020012958A1 (ja) 半導体素子および半導体装置
WO2018159018A1 (ja) 半導体装置
JP2020107637A (ja) 半導体装置
JP5228361B2 (ja) 半導体装置の実装構造
US20230016437A1 (en) Semiconductor device
WO2023002795A1 (ja) 半導体装置
WO2023090137A1 (ja) 半導体素子および半導体装置
JP2023170769A (ja) 半導体装置
JP2024006354A (ja) 半導体装置
JP2023175143A (ja) 半導体装置
TW202324617A (zh) 半導體裝置
JP2011176206A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170919

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180313