JP7116640B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
ダイオードやＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、例えば、電力制御用のスイッチング回路に用いられる。このような半導体装置のオン抵抗は、小さいことが望ましい。
特開２００８－２７０８０６号公報
実施形態は、オン抵抗の小さい半導体装置を提供する。
実施形態に係る半導体装置は、半導体基板と、第１導電形の第１半導体層を含み、前記半導体基板と同じ材料を含む半導体部と、前記半導体基板と前記半導体部との間に設けられた誘電体膜と、前記誘電体膜と前記半導体部との間に設けられた金属接合層と、を備える。前記半導体装置は、前記半導体部の前記金属接合層とは反対側の表面上に設けられた第１電極と、前記半導体部の前記表面上に設けられ、前記第１電極から離間して配置された第２電極と、前記半導体部と前記第１電極との間に設けられた第１制御電極と、前記半導体部と前記第２電極との間に設けられた第２制御電極と、をさらに備える。前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第４半導体層と、前記第４半導体層と前記第２電極との間に選択的に設けられた第１導電形の第５半導体層と、を含む。前記第１制御電極は、前記第１半導体層、前記第２半導体層および前記第３半導体層と第１絶縁膜を介して向き合うように配置され、前記第１電極から第２絶縁膜により電気的に絶縁される。前記第２制御電極は、前記第１半導体層、前記第４半導体層および前記第５半導体層と第３絶縁膜を介して向き合うように配置され、前記第２電極から第４絶縁膜により電気的に絶縁される。
実施形態に係る半導体装置を模式的に示す斜視図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 比較例に係る半導体装置を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の他の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を模式的に示す斜視図である。半導体装置１は、基板１０と、半導体部２０と、金属層３０と、を含む。金属層３０は、基板１０と半導体部２０との間に設けられる。金属層３０は、半導体部２０の裏面に接するように設けられる。
図１に示すように、半導体装置１は、第１電極４０と、第２電極５０と、第１ゲート電極６０と、第１ゲートパッド６５と、第２ゲート電極７０と、第２ゲートパッド７５と、をさらに備える。
第１電極４０、第２電極５０、第１ゲートパッド６５および第２ゲートパッド７５は、半導体部２０の表面上に設けられる。第１ゲートパッド６５および第２ゲートパッド７５は、絶縁膜４５を介して半導体部２０の上に配置され、半導体部２０から電気的に絶縁される。
第２電極５０は、第１電極４０から離間して配置される。第１ゲートパッド６５は、第１電極４０および第２電極５０から離間して配置される。第２ゲートパッド７５は、第１電極４０、第２電極５０および第１ゲートパッド６５から離間して配置される。
第１ゲート電極６０は、半導体部２０と第１電極４０との間に設けられ、第２ゲート電極７０は、半導体部２０と第２電極５０との間に設けられる。
半導体部２０は、ｎ形半導体層２１と、ｐ形拡散層２３と、ｎ形ソース層２５と、ｐ形拡散層２７と、ｎ形ソース層２９と、を含む。
ｐ形拡散層２３は、ｎ形半導体層２１と第１電極４０との間に設けられる。ｎ形ソース層２５は、ｐ形拡散層２３と第１電極４０との間に選択的に設けられる。第１電極４０は、ｐ形拡散層２３およびｎ形ソース層２５に電気的に接続される。
第１ゲート電極６０は、半導体部２０と第１電極４０との間に設けられたゲートトレンチＧＴの内部に配置される。第１ゲート電極６０は、ゲート絶縁膜６３を介して、ｎ形半導体層２１、ｐ形拡散層２３およびｎ形ソース層２５に向き合うように配置される。第１ゲート電極は、絶縁膜６７により第１電極４０から電気的に絶縁される。また、第１ゲート電極６０は、図示しない部分において第１ゲートパッド６５に電気的に接続される。
ｐ形拡散層２７は、ｎ形半導体層２１と第２電極５０との間に設けられる。ｎ形ソース層２９は、ｐ形拡散層２７と第２電極５０との間に選択的に設けられる。第２電極５０は、ｐ形拡散層２７およびｎ形ソース層２９に電気的に接続される。
第２ゲート電極７０は、半導体部２０と第２電極５０との間に設けられたゲートトレンチＧＴの内部に配置される。第２ゲート電極７０は、ゲート絶縁膜７３を介して、ｎ形半導体層２１、ｐ形拡散層２７およびｎ形ソース層２９に向き合うように配置される。第２ゲート電極は、絶縁膜７７により第２電極５０から電気的に絶縁される。また、第２ゲート電極７０は、図示ない部分において第２ゲートパッド７５に電気的に接続される。
半導体部２０は、ｎ＋形半導体層３１をさらに備える。ｎ＋形半導体層３１は、ｎ形半導体層２１と金属層３０との間に設けられ、ｎ形半導体層２１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ＋形半導体層３１は、金属層３０に接するように設けられる。金属層３０は、例えば、ｎ＋形半導体層３１にオーミックコンタクトするように設けられる。
このように、半導体装置１は、金属層３０と第１電極４０との間、および、金属層３０と第２電極５０との間にそれぞれ設けられたトレンチ型ＭＯＳＦＥＴ構造を有する。金属層３０は、２つのＭＯＳＦＥＴに共有され、例えば、第１電極４０と第２電極５０との間に流れる電流の経路となる。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図２（ａ）に示すように、ｎ＋形半導体層３１と第１電極４０との間、および、ｎ＋形半導体層３１と第２電極５０との間にそれぞれ配置されるＭＯＳＦＥＴ構造を形成した後、半導体部２０の裏面にコンタクト層３３を形成する。
ｎ＋形半導体層３１は、例えば、シリコン基板であり、ｎ形半導体層２１は、例えば、シリコン基板上にエピタキシャル成長されたｎ形シリコン層である。ＭＯＳＦＥＴ構造を形成した後、シリコン基板は、例えば、研磨もしくは研削により薄層化され、ｎ＋形半導体層３１となる。
コンタクト層３３は、例えば、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）を積層した多層構造の金属膜である。コンタクト層３３を形成した後、熱処理を施すことにより、ｎ＋形半導体層３１とコンタクト層３３との間に、例えば、チタニウムシリサイド（ＴｉＳｉ）が形成される。
続いて、金属接合層３５を介して基板１０を半導体部２０の裏面側に貼り付ける。金属接合層３５には、例えば、ハンダ材もしくは金錫（ＡｕＳｎ）などの接合メタルを用いる。基板１０は、例えば、シリコン基板などの半導体基板である。また、基板１０は、例えば、ガラス基板などの絶縁体であっても良い。基板１０は、応力を緩和するために設けられる凹部もしくは貫通孔を有しても良い。
図２（ｂ）に示すように、半導体部２０の裏面側に基板１０を貼り付けた後、基板１０を研削もしくは研磨することにより、所定の厚さに加工する。金属層３０は、コンタクト層３３および金属接合層３５を含む。金属層３０は、例えば、数１０マイクロメートルのＺ方向の厚さを有する。
図３は、比較例に係る半導体装置２を示す模式断面図である。半導体装置２では、基板１０が配置されず、半導体部２０の裏面上に金属層３７が設けられる。半導体装置２は、第１電極４０と金属層３７との間、および、第２電極５０と金属層３７との間にそれぞれ設けられたＭＯＳＦＥＴ構造を有する。
半導体装置２は、第１電極４０と第２電極５０との間に所定の電圧を印加し、ゲート電極６０およびゲート電極７０にゲートバイアスを印加することにより動作する。ゲート電極６０およびゲート電極７０にゲートバイアスを印加し、ＭＯＳＦＥＴをオンさせた場合、例えば、図中に示す経路を通り第２電極５０から第１電極４０に電流が流れる。
この時、半導体装置２のオン抵抗は、抵抗成分ＲＭ１、ＲＦＥＴ、ＲＥＰＩ、ＲＳＵＢおよびＲＭ２を含む。ＲＭ１は、第１電極４０および第２電極５０のそれぞれの抵抗である。ＲＦＥＴは、ＭＯＳＦＥＴのチャネル抵抗である。ＲＥＰＩは、ｎ形半導体層２１の縦方向（Ｚ方向）の抵抗成分である。ＲＳＵＢは、ｎ＋形半導体層３１の横方向（Ｘ方向）における抵抗成分である。ＲＭ２は、金属層３７の横方向（Ｘ方向）における抵抗成分である。
例えば、半導体装置２の横方向（Ｘ方向）のサイズは、縦方向（Ｚ方向）のサイズよりも１桁以上大きい。したがって、各抵抗成分の大小関係は、ＲＳＵＢ＞ＲＭ２＞＞ＲＭ１、ＲＦＥＴ、ＲＥＰＩとなる。このため、半導体装置２のオン抵抗は、ｎ＋形半導体層３１の抵抗成分ＲＳＵＢおよび金属層３７の抵抗成分ＲＭ２に大きく依存する。
半導体装置２のオン抵抗を低減するためには、ＲＳＵＢおよびＲＭ２を小さくすることが好ましい。この場合、金属層３７よりも低効率が大きいｎ＋形半導体層３１の抵抗成分ＲＳＵＢを低減するよりも、金属層３７の抵抗成分ＲＭ２を小さくすることがより効果的である。すなわち、金属層３７のＺ方向の層厚を厚くすることにより、抵抗成分ＲＭ２を小さくことが望ましい。
一方、ｎ＋形半導体層３１を形成した後（図２（ａ）参照）、半導体部２０の裏面に厚い金属層３７を形成すると、ウェーハ（シリコン基板）の反りが大きくなり、製造効率および歩留りを悪化させる。
これに対し、半導体装置１では、半導体部２０の裏面側に基板１０を貼り付けることによりウェーハの反りを抑制し、製造効率および歩留りを向上させることができる。例えば、ウェーハを薄層化してｎ＋形半導体層３１を形成した後、半導体部２０の裏面上にコンタクト層３３を形成する。コンタクト層３３は、例えば、ｎ＋形半導体層３１に対してオーミックコンタクトを形成できる厚さを有すれば良い。したがって、コンタクト層３３の層厚を薄くすることにより、ウェーハの反りを抑制することができる。さらに、金属接合層３５を介して基板１０を貼り付ける。この場合、基板１０によりウェーハの反りを抑制することができる。したがって、金属層３０を厚く形成し、抵抗成分ＲＭ２を小さくすることができる。
このように、本実施形態に係る半導体装置１では、基板１０と半導体部２０との間に金属層３０を設けることにより、ウェーハの反りを抑制しつつオン抵抗を低減し、製造効率および歩留りを向上させることができる。
図４（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３および４を示す模式断面図である。
図４（ａ）に示す半導体装置３では、金属層３０は、コンタクト層３３と金属接合層３５とバリアメタル層３７とを含む。バリアメタル層３７は、コンタクト層３３と金属接合層３５との間に設けられる。バリアメタル層３７は、例えば、基板１０を半導体部２０の裏面に貼り付ける際に、コンタクト層３３と金属接合層３５とが反応することを防ぐ。バリアメタル層３７は、例えば、ニッケル（Ｎｉ）、窒化チタニウム（ＴｉＮ）、白金（Ｐｔ）などを含む。
図４（ｂ）に示す半導体装置４では、基板１０と金属層３０との間に絶縁膜１５が設けられる。絶縁膜１５は、例えば、酸化シリコンなどの誘電体を含む。絶縁膜１５は、例えば、基板１０の上に金属接合層３５を形成する前に（図２（ａ）参照）、基板１０の上に形成される。
例えば、基板１０が導電性を有する場合、絶縁膜１５を設けることにより、基板１０に流れる電流を抑制することができる。これにより、例えば、基板１０に起因するオン抵抗の温度変化を抑制することができる。また、絶縁膜１５を設けることにより、例えば、基板１０と金属接合層３５との間の密着性を向上させることができる。
図５（ａ）および（ｂ）は、実施形態の他の変形例に係る半導体装置５を示す模式図である。図５（ａ）は、半導体装置５の構造を示す断面図である。図５（ｂ）は、半導体装置５の製造過程を示す模式断面図である。
図５（ａ）に示すように、半導体装置５は、基板１０と金属層３０との間に樹脂層１７を備える。樹脂層１７は、例えば、ポリイミド、エポキシ樹脂などの接着材を硬化させたものであり、絶縁性を有する。
図５（ｂ）に示すように、半導体部２０の裏面上に金属層３０を形成した後、接着材１９を介して基板１０を金属層３０に貼り付ける。このように、基板１０と半導体部２０とを接着することにより、半導体部２０の反りを戻すことができる。
この例では、ＭＯＳＦＥＴが形成された半導体部２０に基板１０を貼り付ける過程における温度を下げることができる。これにより、例えば、ＭＯＳＦＥＴの熱ダメージを回避できる。また、基板１０を貼り付ける製造工程が容易になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体装置、 １０…基板、 １５、４５…絶縁膜、 １７…樹脂層、 １９…接着材、 ２０…半導体部、 ２１…ｎ形半導体層、 ２３…ｐ形拡散層、 ２５…ｎ形ソース層、 ２７…ｐ形拡散層、 ２９…ｎ形ソース層、 ３０、３７…金属層、 ３１…ｎ＋形半導体層、 ３３…コンタクト層、 ３５…金属接合層、 ３７…バリアメタル層、 ４０…第１電極、 ５０…第２電極、 ６０…第１ゲート電極、 ６３…ゲート絶縁膜、 ６５…第１ゲートパッド、 ７０…第２ゲート電極、 ７３…第２ゲート絶縁膜、 ７５…第２ゲートパッド、 ＧＴ…ゲートトレンチ

Claims (7)

  1. 半導体基板と、
    第１導電形の第１半導体層を含み、前記半導体基板と同じ材料を含む半導体部と、
    前記半導体基板と前記半導体部との間に設けられた誘電体膜と、
    前記誘電体膜と前記半導体部との間に設けられた金属接合層と、
    前記半導体部の前記金属接合層とは反対側の表面上に設けられた第１電極と、
    前記半導体部の前記表面上に設けられ、前記第１電極から離間して配置された第２電極と、
    前記半導体部と前記第１電極との間に設けられた第１制御電極と、
    前記半導体部と前記第２電極との間に設けられた第２制御電極と、
    を備え、
    前記半導体部は、前記第１半導体層と前記第１電極との間に設けられた第２導電形の第２半導体層と、前記第２半導体層と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第４半導体層と、前記第４半導体層と前記第２電極との間に選択的に設けられた第１導電形の第５半導体層と、を含み、
    前記第１制御電極は、前記第１半導体層、前記第２半導体層および前記第３半導体層と第１絶縁膜を介して向き合うように配置され、前記第１電極から第２絶縁膜により電気的に絶縁され、
    前記第２制御電極は、前記第１半導体層、前記第４半導体層および前記第５半導体層と第３絶縁膜を介して向き合うように配置され、前記第２電極から第４絶縁膜により電気的に絶縁された半導体装置。
  2. 前記第１制御電極および前記第２制御電極は、前記半導体部の表面側に設けられたトレンチの内部に配置される請求項１記載の半導体装置。
  3. 前記半導体部は、前記第１半導体層と前記金属接合層との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第６半導体層をさらに備え、
    前記金属接合層は、前記第６半導体層に電気的に接続される請求項１または２に記載の半導体装置。
  4. 前記第１電極は、前記第２半導体層および前記第３半導体層に電気的に接続され、
    前記第２電極は、前記第４半導体層および前記第５半導体層に電気的に接続される請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記誘電体膜は、酸化シリコンを含む請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記半導体部と前記金属接合層との間に設けられ、前記半導体部に接するコンタクト層をさらに備え、
    前記コンタクト層は、チタニウム、ニッケル、金の積層構造を含む請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記金属接合層は、ハンダ材もしくは金錫を含む請求項１～６のいずれか１つに記載の半導体装置。
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