JP7029778B2 - 半導体素子及びその製造方法 - Google Patents
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本発明は、半導体素子及びその製造方法に関する。詳しくは、化合物半導体基板に形成される高耐圧で放熱性に優れた半導体素子、及びその製造方法に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）などの化合物半導体基板が着目されている。図１０は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（９２）の断面構造を示している。単結晶からなる支持基板９０１上に能動層９０２がエピタキシャル成長により形成されており、その能動層９０２の領域にソース９２１、ドレイン９２２及びゲート９２３が形成されている。ソース９２１、ドレイン９２２間の電流の導通と遮断はゲート９２３により制御される。導通時のドレイン電流ｉは、ドレイン９２２と支持基板９０１の裏面に形成されている電極９０３との間で流れる。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２～３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５～１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、４００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。図１０のような縦型構造は、Ｓｉ素子と同様な構造で作り易いという特徴を有する。
上記支持基板９０１は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、上記能動層９０２は、高電圧の耐圧が必要であるため、支持基板９０１と比べて２～３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層９０２の厚さを５～１０μｍ程度と薄くできることが特徴である。能動層９０２は、支持基板９０１の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板９０１に依存する。このため、支持基板９０１のＳｉＣの結晶品質が重要となる。支持基板９０１の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチサイズの基板の場合、４００μｍ程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは１００μｍ以下まで薄くされる。図１０のような縦型構造は、Ｓｉ素子と同様な構造で作り易いという特徴を有する。
薄いシリコン基板を用いたパワーＭＯＳＦＥＴにおいては、金属被覆法でドレイン電極を形成する段階でのストレスによるウェーハの破損等を防止し、ハンドリングを容易にするために、処理済みの半導体基板を金属基板に接合する方法が開示されている（特許文献１を参照）。この製造方法により、半導体層形成後の半導体基板１０７の裏面にドレイン電極を兼ねる金属基板１１８が接合され、半導体基板１０７の主面上に形成される上部金属層１１６をソース電極とする縦型構造のＭＯＳＦＥＴが構成されている。
また、ＳｉＣからなる半導体素子の基板の場合には表層の能動層だけが単結晶であればよいので、薄い単結晶基板と単結晶ではない支持基板とを接合する製造方法が開発されている。表面活性化手法等により基板の貼り合わせを行うことが可能である（特許文献２を参照）。
また、ＳｉＣからなる半導体素子の基板の場合には表層の能動層だけが単結晶であればよいので、薄い単結晶基板と単結晶ではない支持基板とを接合する製造方法が開発されている。表面活性化手法等により基板の貼り合わせを行うことが可能である（特許文献２を参照）。
前記のとおり、バンドギャップ幅が大きい炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等の化合物半導体基板は、高電圧用途の半導体素子を形成するための基板として期待されている。これらの化合物半導体の主な用途はパワー素子であるため、半導体素子内で発生する熱の放熱が課題である。特に酸化ガリウムは熱伝導率が低く、そのまま半導体素子の基板として使うと動作上の制限を受けてしまう。このため、半導体基板を金属基板と接合し、半導体素子に生じる熱を金属基板により放熱することが考えられる。しかし、放熱に金属基板を使用する構造は、ショットキーダイオードのように２端子の素子であれば考えやすいが、ＭＯＳＦＥＴのように３端子の素子では容易ではない。
従来、シリコン半導体基板に素子を形成した後、半導体基板の裏面に金属基板を接合して縦型構造のＭＯＳＦＥＴを製造する方法が知られている（例えば特許文献１）。シリコン半導体に対して、化合物半導体の場合にはバンドギャップ幅が大きいため、高電圧素子とする場合にも極めて薄い基板（厚さ５～１０μｍ程度）を使用することができる。しかし、薄い化合物半導体基板は曲がり易く、反りも大きいので、支持基板（仮支持基板）に接合した状態で半導体素子の形成プロセスを行う必要がある。また、バンドギャップの広い化合物半導体の特徴を生かせば、縦型構造のみならず、横型構造のパワーＭＯＳＦＥＴを小さな寸法で構成することも可能となる。これらの点から、化合物半導体基板の主面側に半導体素子を形成し、裏面に金属基板を接合する従来の製造方法を採用することは困難である。
従来、シリコン半導体基板に素子を形成した後、半導体基板の裏面に金属基板を接合して縦型構造のＭＯＳＦＥＴを製造する方法が知られている（例えば特許文献１）。シリコン半導体に対して、化合物半導体の場合にはバンドギャップ幅が大きいため、高電圧素子とする場合にも極めて薄い基板（厚さ５～１０μｍ程度）を使用することができる。しかし、薄い化合物半導体基板は曲がり易く、反りも大きいので、支持基板（仮支持基板）に接合した状態で半導体素子の形成プロセスを行う必要がある。また、バンドギャップの広い化合物半導体の特徴を生かせば、縦型構造のみならず、横型構造のパワーＭＯＳＦＥＴを小さな寸法で構成することも可能となる。これらの点から、化合物半導体基板の主面側に半導体素子を形成し、裏面に金属基板を接合する従来の製造方法を採用することは困難である。
本発明は、上記現状に鑑みてなされたものであり、化合物半導体基板に形成される高耐圧で放熱性に優れた半導体素子、及びその製造方法を提供することを目的とする。
本発明は、以下の通りである。
１．化合物半導体の単結晶からなる半導体基板に形成され、少なくとも３つの端子を具備する半導体素子であって、前記半導体基板に形成された第１電極、第２電極及び制御電極を含む少なくとも３つの電極と、前記半導体基板の主面側に接合され、導電性を有し１つの端子を兼ねる支持基板と、前記半導体基板の裏面に形成された金属層からなる少なくとも２つの裏面端子と、導電性を有し、前記半導体基板を貫通して形成された貫通電極部と、を備え、前記制御電極は前記半導体基板の前記主面に形成され、前記貫通電極部を介して１つの前記裏面端子と電気的に接続されており、前記第１電極及び前記第２電極のうちの一方は前記支持基板と電気的に接続されており、他方は別の前記裏面端子と電気的に接続されていることを特徴とする半導体素子。
２．前記半導体基板にはソース領域、ドレイン領域及びゲートを備えるＭＯＳＦＥＴが形成されており、前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である前記１．記載の半導体素子。
３．前記半導体基板はｎ型半導体であり、
前記貫通電極部は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって形成されている前記１．又は２．に記載の半導体素子。
４．前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極が形成されており、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン電極及び前記ゲート電極はそれぞれ前記裏面端子と電気的に接続されている前記２．又は３．に記載の半導体素子。
５．前記半導体基板を貫通するように形成されたｐ型層と、前記ｐ型層に形成された前記ソース領域と、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するように形成されたドレイン接続用の高濃度ｎ型部と、を備え、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン接続用の高濃度ｎ型部及び前記貫通電極部は、それぞれ前記裏面端子と電気的に接続されている前記２．又は３．に記載の半導体素子。
６．前記ソース領域は前記半導体基板を貫通するように形成されており、前記半導体基板の前記裏面に前記ゲート電極が更に形成されている前記５．記載の半導体素子。
７．化合物半導体の単結晶からなる半導体基板に少なくとも３つの端子を具備する半導体素子を形成する半導体素子の製造方法であって、前記半導体基板の裏面に仮支持基板が接合されており、前記半導体基板に第１電極及び第２電極を形成し、前記半導体基板の主面に制御電極を形成する素子形成工程と、前記半導体基板を貫通し前記制御電極と電気的に接続される貫通電極部を形成する貫通電極部形成工程と、前記第１電極及び前記第２電極のうちの一方と電気的に接続されるように前記半導体基板の前記主面側に導電性を有する支持基板を貼り合わせる支持基板接合工程と、前記仮支持基板を除去する仮支持基板除去工程と、前記半導体基板の前記裏面に金属層からなる少なくとも２つの裏面端子を形成すると共に、前記貫通電極部を１つの前記裏面端子に電気的に接続し、前記第１電極及び前記第２電極のうちの他方を別の前記裏面端子に電気的に接続する裏面端子形成工程と、を含むことを特徴とする半導体素子の製造方法。
８．前記素子形成工程において、前記半導体基板にソース領域、ドレイン領域及びゲートからなるＭＯＳＦＥＴを形成し、前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である前記７．記載の半導体素子の製造方法。
９．前記半導体基板はｎ型半導体であり、前記貫通電極部形成工程は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって前記貫通電極部を形成する前記７．又は８．に記載の半導体素子の製造方法。
１０．前記素子形成工程において、前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極を形成し、前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、前記裏面端子形成工程において、前記ドレイン電極及び前記貫通電極部をそれぞれ前記裏面端子と電気的に接続する前記８．又は９．に記載の半導体素子の製造方法。
１１．前記貫通電極部形成工程は、金属からなる前記貫通電極部を、前記半導体基板の前記裏面側で拡がるテーパ形状に形成する前記１０．記載の半導体素子の製造方法。
１２．前記素子形成工程において、前記半導体基板を貫通するようにｐ型層を形成し、前記ｐ型層に前記ソース領域を形成すると共に、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するようにドレイン接続用の高濃度ｎ型部を形成し、前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、前記裏面端子形成工程において、前記貫通電極部及び前記ドレイン接続用の高濃度ｎ型部をそれぞれ前記裏面端子と電気的に接続する前記８．又は９．に記載の半導体素子の製造方法。
１３．前記素子形成工程において、前記半導体基板を貫通するように前記ソース領域を形成し、前記半導体基板の前記裏面に前記ゲート電極を更に形成する前記１２．に記載の半導体素子の製造方法。
１．化合物半導体の単結晶からなる半導体基板に形成され、少なくとも３つの端子を具備する半導体素子であって、前記半導体基板に形成された第１電極、第２電極及び制御電極を含む少なくとも３つの電極と、前記半導体基板の主面側に接合され、導電性を有し１つの端子を兼ねる支持基板と、前記半導体基板の裏面に形成された金属層からなる少なくとも２つの裏面端子と、導電性を有し、前記半導体基板を貫通して形成された貫通電極部と、を備え、前記制御電極は前記半導体基板の前記主面に形成され、前記貫通電極部を介して１つの前記裏面端子と電気的に接続されており、前記第１電極及び前記第２電極のうちの一方は前記支持基板と電気的に接続されており、他方は別の前記裏面端子と電気的に接続されていることを特徴とする半導体素子。
２．前記半導体基板にはソース領域、ドレイン領域及びゲートを備えるＭＯＳＦＥＴが形成されており、前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である前記１．記載の半導体素子。
３．前記半導体基板はｎ型半導体であり、
前記貫通電極部は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって形成されている前記１．又は２．に記載の半導体素子。
４．前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極が形成されており、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン電極及び前記ゲート電極はそれぞれ前記裏面端子と電気的に接続されている前記２．又は３．に記載の半導体素子。
５．前記半導体基板を貫通するように形成されたｐ型層と、前記ｐ型層に形成された前記ソース領域と、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するように形成されたドレイン接続用の高濃度ｎ型部と、を備え、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン接続用の高濃度ｎ型部及び前記貫通電極部は、それぞれ前記裏面端子と電気的に接続されている前記２．又は３．に記載の半導体素子。
６．前記ソース領域は前記半導体基板を貫通するように形成されており、前記半導体基板の前記裏面に前記ゲート電極が更に形成されている前記５．記載の半導体素子。
７．化合物半導体の単結晶からなる半導体基板に少なくとも３つの端子を具備する半導体素子を形成する半導体素子の製造方法であって、前記半導体基板の裏面に仮支持基板が接合されており、前記半導体基板に第１電極及び第２電極を形成し、前記半導体基板の主面に制御電極を形成する素子形成工程と、前記半導体基板を貫通し前記制御電極と電気的に接続される貫通電極部を形成する貫通電極部形成工程と、前記第１電極及び前記第２電極のうちの一方と電気的に接続されるように前記半導体基板の前記主面側に導電性を有する支持基板を貼り合わせる支持基板接合工程と、前記仮支持基板を除去する仮支持基板除去工程と、前記半導体基板の前記裏面に金属層からなる少なくとも２つの裏面端子を形成すると共に、前記貫通電極部を１つの前記裏面端子に電気的に接続し、前記第１電極及び前記第２電極のうちの他方を別の前記裏面端子に電気的に接続する裏面端子形成工程と、を含むことを特徴とする半導体素子の製造方法。
８．前記素子形成工程において、前記半導体基板にソース領域、ドレイン領域及びゲートからなるＭＯＳＦＥＴを形成し、前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である前記７．記載の半導体素子の製造方法。
９．前記半導体基板はｎ型半導体であり、前記貫通電極部形成工程は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって前記貫通電極部を形成する前記７．又は８．に記載の半導体素子の製造方法。
１０．前記素子形成工程において、前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極を形成し、前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、前記裏面端子形成工程において、前記ドレイン電極及び前記貫通電極部をそれぞれ前記裏面端子と電気的に接続する前記８．又は９．に記載の半導体素子の製造方法。
１１．前記貫通電極部形成工程は、金属からなる前記貫通電極部を、前記半導体基板の前記裏面側で拡がるテーパ形状に形成する前記１０．記載の半導体素子の製造方法。
１２．前記素子形成工程において、前記半導体基板を貫通するようにｐ型層を形成し、前記ｐ型層に前記ソース領域を形成すると共に、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するようにドレイン接続用の高濃度ｎ型部を形成し、前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、前記裏面端子形成工程において、前記貫通電極部及び前記ドレイン接続用の高濃度ｎ型部をそれぞれ前記裏面端子と電気的に接続する前記８．又は９．に記載の半導体素子の製造方法。
１３．前記素子形成工程において、前記半導体基板を貫通するように前記ソース領域を形成し、前記半導体基板の前記裏面に前記ゲート電極を更に形成する前記１２．に記載の半導体素子の製造方法。
本発明の半導体素子によれば、化合物半導体の単結晶からなる半導体基板に形成され、少なくとも３つの端子を具備する半導体素子であって、前記半導体基板に形成された第１電極、第２電極及び制御電極を含む少なくとも３つの電極と、前記半導体基板の主面側に接合され、導電性を有し１つの端子を兼ねる支持基板と、前記半導体基板の裏面に形成された金属層からなる少なくとも２つの裏面端子と、導電性を有し、前記半導体基板を貫通して形成された貫通電極部と、を備え、前記制御電極は前記半導体基板の前記主面に形成され、前記貫通電極部を介して１つの前記裏面端子と電気的に接続されており、前記第１電極及び前記第２電極のうちの一方は前記支持基板と電気的に接続されており、他方は別の前記裏面端子と電気的に接続されているため、半導体基板の主面側に導電性の支持基板が設けられ、裏面に設けられた金属層と相まって、半導体基板の熱伝導度が低くても、熱伝導性・放熱性に優れる。また、半導体素子の両面に、３つの端子を好適に配設することができる。更に、化合物半導体はバンドギャップが大きいため、小さな寸法のパワー半導体素子を構成することができる。
前記半導体基板にはソース領域、ドレイン領域及びゲートを備えるＭＯＳＦＥＴが形成されており、前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である場合には、小型で放熱性に優れたパワーＭＯＳＦＥＴを構成することができる。
前記半導体基板はｎ型半導体であり、前記貫通電極部は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって形成されている場合には、半導体素子の構造に応じて最適な貫通電極部とすることができる。
前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極が形成されており、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン電極及び前記ゲート電極はそれぞれ前記裏面端子と電気的に接続されている場合には、電流が縦方向（基板面と垂直な方向）に流れる縦型構造のパワーＭＯＳＦＥＴを構成することができる。
前記半導体基板を貫通するように形成されたｐ型層と、前記ｐ型層に形成された前記ソース領域と、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するように形成されたドレイン接続用の高濃度ｎ型部と、を備え、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン接続用の高濃度ｎ型部及び前記貫通電極部は、それぞれ前記裏面端子と電気的に接続されている場合には、電流が横方向（基板面と平行な方向）に流れる横型構造のパワーＭＯＳＦＥＴを構成することができる。バンドギャップの大きい化合物半導体においては、ｐｎ接合部における空乏層の拡がりは数μｍ程度の狭い範囲に留まる。したがって、空乏層が横方向に拡がる横型のＭＯＳＦＥＴを構成しても、小さな寸法とすることが可能である。
前記ソース領域は前記半導体基板を貫通するように形成されており、前記半導体基板の前記裏面に前記ゲート電極が更に形成されている場合には、半導体基板の両面にＦＥＴが形成された横型構造のパワーＭＯＳＦＥＴを構成することができる。
前記半導体基板はｎ型半導体であり、前記貫通電極部は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって形成されている場合には、半導体素子の構造に応じて最適な貫通電極部とすることができる。
前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極が形成されており、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン電極及び前記ゲート電極はそれぞれ前記裏面端子と電気的に接続されている場合には、電流が縦方向（基板面と垂直な方向）に流れる縦型構造のパワーＭＯＳＦＥＴを構成することができる。
前記半導体基板を貫通するように形成されたｐ型層と、前記ｐ型層に形成された前記ソース領域と、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するように形成されたドレイン接続用の高濃度ｎ型部と、を備え、前記ソース電極は前記支持基板と電気的に接続されており、前記ドレイン接続用の高濃度ｎ型部及び前記貫通電極部は、それぞれ前記裏面端子と電気的に接続されている場合には、電流が横方向（基板面と平行な方向）に流れる横型構造のパワーＭＯＳＦＥＴを構成することができる。バンドギャップの大きい化合物半導体においては、ｐｎ接合部における空乏層の拡がりは数μｍ程度の狭い範囲に留まる。したがって、空乏層が横方向に拡がる横型のＭＯＳＦＥＴを構成しても、小さな寸法とすることが可能である。
前記ソース領域は前記半導体基板を貫通するように形成されており、前記半導体基板の前記裏面に前記ゲート電極が更に形成されている場合には、半導体基板の両面にＦＥＴが形成された横型構造のパワーＭＯＳＦＥＴを構成することができる。
本発明の半導体素子の製造方法によれば、薄い化合物半導体基板を使用しても、仮支持基板に接合した状態で半導体素子を形成し、導電性の支持基板を貼り合わせた後に仮支持基板を除去することができる。これによって、各前記半導体素子を好適に製造することができる。
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
半導体素子（ＭＯＳＦＥＴ）の構造を表す模式的な上面図及び断面図
別の半導体素子（ＭＯＳＦＥＴ）の構造を表す模式的な上面図及び断面図
別の半導体素子（ＭＯＳＦＥＴ）の構造を表す模式的な断面図
別の半導体素子（ＭＯＳＦＥＴ）の構造を表す模式的な断面図
半導体素子（ＭＯＳＦＥＴ）の接続方法及び特性を説明するための図
半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（１）
半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（２）
別の半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（１）
別の半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図（２）
更に別の半導体素子（ＭＯＳＦＥＴ）の製造工程を表す模式的断面図
一般的な縦型構造のＭＯＳＦＥＴの構造を表す模式的断面図
以下、図を参照しながら、本発明を詳しく説明する。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
ここで示される事項は例示的なもの及び本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
（１）半導体素子
本開示に係る半導体素子は、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３等、バンドギャップの大きい化合物半導体の単結晶からなる半導体基板に形成される高耐圧の半導体素子（１）である。半導体素子（１）は、電流が縦方向に流れる縦型構造であってもよいし、電流が横方向に流れる横型構造であってもよい。「横方向」とは半導体基板の表面に平行な方向をいい、「縦方向」とは半導体基板の表面に対して垂直な方向をいう。
バンドギャップの大きい化合物半導体においては、高電圧が加わってもｐｎ接合の空乏層の拡がりは少ない。それ故、半導体素子（１）を横型構造としても、無駄が少なく高密度に素子を形成することができる。普及しているＳｉ半導体においては空乏層の拡がりが大きいため、横方向の高耐圧半導体素子を形成するには素子面積が大きくなり、採用し難い構成である。また、半導体素子（１）を縦型構造とした場合も、半導体基板は薄くてよい。このため、半導体基板の熱伝導性は小さくても、放熱性の良い半導体素子を構成することができる。
本開示に係る半導体素子は、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３等、バンドギャップの大きい化合物半導体の単結晶からなる半導体基板に形成される高耐圧の半導体素子（１）である。半導体素子（１）は、電流が縦方向に流れる縦型構造であってもよいし、電流が横方向に流れる横型構造であってもよい。「横方向」とは半導体基板の表面に平行な方向をいい、「縦方向」とは半導体基板の表面に対して垂直な方向をいう。
バンドギャップの大きい化合物半導体においては、高電圧が加わってもｐｎ接合の空乏層の拡がりは少ない。それ故、半導体素子（１）を横型構造としても、無駄が少なく高密度に素子を形成することができる。普及しているＳｉ半導体においては空乏層の拡がりが大きいため、横方向の高耐圧半導体素子を形成するには素子面積が大きくなり、採用し難い構成である。また、半導体素子（１）を縦型構造とした場合も、半導体基板は薄くてよい。このため、半導体基板の熱伝導性は小さくても、放熱性の良い半導体素子を構成することができる。
上記半導体素子（１）は、化合物半導体の単結晶からなる半導体基板（２）に形成され、少なくとも３つの端子を具備する半導体素子であって、半導体基板（２）に形成された第１電極、第２電極（５１、５２）及び制御電極（５３）を含む少なくとも３つの電極と、半導体基板（２）の主面（２０１）側に接合され、導電性を有し１つの端子（７５）を兼ねる支持基板（８）と、半導体基板の裏面（２０２）に形成された金属層からなる少なくとも２つの裏面端子（７６、７７）と、導電性を有し、半導体基板（２）を貫通して形成された貫通電極部（５７）と、を備える。そして、制御電極（５３）は半導体基板の主面（２０１）に形成され、貫通電極部（５７、５９）を介して１つの裏面端子（７７）と電気的に接続されており、第１電極及び前記第２電極（５１、５２）のうちの一方は支持基板（８）と電気的に接続されており、他方は別の裏面端子（７６）と電気的に接続されていることを特徴とする（図１－３参照）。
半導体基板（２）の一方の面を「主面」（２０１）、主面とは反対側の面を「裏面」（２０２）と呼ぶ。貫通電極部（５７、５９）は、半導体基板（２）を縦方向に貫通するように設けられる。また、半導体基板（２）において素子を構成する各半導体領域の電気的接点を「電極」といい、外部との接続用の電気的接点を「端子」といっている。
尚、半導体基板（２）に素子を形成する過程においては、半導体基板の裏面（２０２）は仮支持基板８１に接合されている。
半導体基板（２）の一方の面を「主面」（２０１）、主面とは反対側の面を「裏面」（２０２）と呼ぶ。貫通電極部（５７、５９）は、半導体基板（２）を縦方向に貫通するように設けられる。また、半導体基板（２）において素子を構成する各半導体領域の電気的接点を「電極」といい、外部との接続用の電気的接点を「端子」といっている。
尚、半導体基板（２）に素子を形成する過程においては、半導体基板の裏面（２０２）は仮支持基板８１に接合されている。
半導体基板（２）にはソース領域、ドレイン領域及びゲートを備えるＭＯＳＦＥＴを形成することができる。その場合、第１電極及び第２電極（５１，５２）の一方をソース電極（５１）とし、他方をドレイン電極（５２）とすることができる。また、制御電極（５３）はゲート電極に当たる。ＭＯＳＦＥＴは、縦型構造であっても横型構造であっても、小さな寸法（例えば３ｍｍ×３ｍｍ程度）で形成することができる。
また、半導体基板（２）はｎ型半導体であり、貫通電極部は、半導体基板（２）のｎ－型半導体層（２１）とは電気的に分離された高濃度ｎ型（ｎ＋）部で構成することができる（以下、高濃度ｎ型部で構成される貫通電極部を「貫通ｎ＋電極」（５７）ともいう。）。貫通ｎ＋電極（５７）は、その周囲にｐ型層（ｐウェル）（５８）を形成することによって、ｎ－型半導体層（２１）と電気的に分離することができる。
また、半導体素子の構造により、貫通電極部は、半導体基板（２）のｎ－型半導体層（２１）とは電気的に分離された金属等の導電材料によって形成されてもよい（以下、金属等により構成される貫通電極部を「貫通メタル電極」（５９）ともいう。）。貫通メタル電極（５９）は、シリコン酸化膜等の絶縁膜を設けることによって、ｎ－型半導体層（２１）と電気的に分離することができる。
このような貫通電極部（５７、５９）によって、半導体基板の主面（２０１）側に形成されたＭＯＳＦＥＴのゲート電極（５３）を、裏面に配設されるゲート端子（７７）に接続することが可能になる。
また、半導体素子の構造により、貫通電極部は、半導体基板（２）のｎ－型半導体層（２１）とは電気的に分離された金属等の導電材料によって形成されてもよい（以下、金属等により構成される貫通電極部を「貫通メタル電極」（５９）ともいう。）。貫通メタル電極（５９）は、シリコン酸化膜等の絶縁膜を設けることによって、ｎ－型半導体層（２１）と電気的に分離することができる。
このような貫通電極部（５７、５９）によって、半導体基板の主面（２０１）側に形成されたＭＯＳＦＥＴのゲート電極（５３）を、裏面に配設されるゲート端子（７７）に接続することが可能になる。
半導体素子（１）の一実施形態として、縦型構造のＭＯＳＦＥＴ（１１）を挙げることができる。図１は、ＭＯＳＦＥＴ１１の構造を表している。同図（ａ）は半導体基板２内に形成される基本構造の上面図であり、（ｂ）はそのＡＡ’断面図である。同図（ａ）に示す半導体基板２の領域は、ＭＯＳＦＥＴ１１において能動層１５となる領域である。ＭＯＳＦＥＴ１１の大きさは、例えば３ｍｍ×３ｍｍ程度である。同図（ｂ）に示されるように、半導体基板２の一方の面を主面２０１、他方の面を裏面２０２とする。半導体基板２の厚さＴ１は特に限定されず、例えば５－１０μｍ程度とすることができる。
ＭＯＳＦＥＴ１１では、半導体基板の主面２０１側にｐ型層（ｐウェル）５が形成され、ソース領域及びソース電極５１、ドレイン領域５２、ゲート及びゲート電極５３が形成されている。また、基板の裏面２０２側に裏面ドレイン５２１及びドレイン電極が形成されている。同図（ｂ）に示すように、後に貫通メタル電極５９を形成するためのテーパ形状の貫通穴５９１、上面ゲート電極部５３１が形成されている。
尚、本例においては、高濃度ｎ型部５６１が、ｐウェル５及び貫通電極部との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ（能動層１５部）の周縁部に形成されている。
ＭＯＳＦＥＴ１１では、半導体基板の主面２０１側にｐ型層（ｐウェル）５が形成され、ソース領域及びソース電極５１、ドレイン領域５２、ゲート及びゲート電極５３が形成されている。また、基板の裏面２０２側に裏面ドレイン５２１及びドレイン電極が形成されている。同図（ｂ）に示すように、後に貫通メタル電極５９を形成するためのテーパ形状の貫通穴５９１、上面ゲート電極部５３１が形成されている。
尚、本例においては、高濃度ｎ型部５６１が、ｐウェル５及び貫通電極部との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ（能動層１５部）の周縁部に形成されている。
同図（ｃ）は、ＭＯＳＦＥＴ１１の構造例を表している。ＭＯＳＦＥＴがオンした時の電流は縦方向（図中ｉで示す方向）に流れ、ＭＯＳＦＥＴがオフの時のｐウェル５の空乏層は、主面２０１側から裏面２０１側へ拡がる。半導体材料がＳｉＣである場合、バンドギャップ電圧は３．４ボルトであり、逆バイアスの時に空乏層の拡がりが大きい。そのため、１０００ボルトの耐圧を得ようとすると、ｐウェル５と裏面ドレイン５２１の間を８μｍ程度と広くする必要があり、一般には縦型構造が採用される。
本例においては、半導体基板２の主面２０１上に、選択的に形成された絶縁層６を挟んで電極の配線を行う相互配線層６５が積層され、更に素子支持層として支持基板８が接合されている。支持基板８としては、導電性及び熱伝導性に優れた半導体基板、金属基板を用いることができる。ソース電極５１は支持基板８と電気的に接続されており、支持基板８はソース端子７５を兼ねるようにすることができる。また、ゲート５３は金属膜からなる上面ゲート電極５３１に接続されている。
また、半導体基板２の裏面２０２上には、選択的に形成された絶縁層６を挟んで、選択的に形成された金属層７が積層されている。そして、テーパ形状の貫通穴５９１部には、金属層７と同じ金属により、貫通メタル電極５９が形成されている。これにより、ゲート５３は、貫通メタル電極５９と電気的に接続される。選択的に形成された金属層７は２つの裏面端子を構成し、裏面ドレイン５２１及びドレイン電極は、１つの裏面端子７６と電気的に接続され、ゲート電極５３は貫通電極部（５７）を介して別の裏面端子（７７）と電気的に接続される。すなわち、裏面ドレイン５２１と接点を有する金属膜７はドレイン端子（Ｄ）７６となり、貫通メタル電極５９と接点を有する金属膜７はゲート端子（Ｇ）７７となる。
上記絶縁層６の材料は特に問わず、例えば、Ｓｉ酸化膜６１とポリイミドＰＩＱ膜を積層して構成することができる。また、上記金属膜７の材料は特に問わず、例えば、Ａｌ薄膜７１とＮｉメッキ膜７２を積層して構成することができる。
また、半導体基板２の裏面２０２上には、選択的に形成された絶縁層６を挟んで、選択的に形成された金属層７が積層されている。そして、テーパ形状の貫通穴５９１部には、金属層７と同じ金属により、貫通メタル電極５９が形成されている。これにより、ゲート５３は、貫通メタル電極５９と電気的に接続される。選択的に形成された金属層７は２つの裏面端子を構成し、裏面ドレイン５２１及びドレイン電極は、１つの裏面端子７６と電気的に接続され、ゲート電極５３は貫通電極部（５７）を介して別の裏面端子（７７）と電気的に接続される。すなわち、裏面ドレイン５２１と接点を有する金属膜７はドレイン端子（Ｄ）７６となり、貫通メタル電極５９と接点を有する金属膜７はゲート端子（Ｇ）７７となる。
上記絶縁層６の材料は特に問わず、例えば、Ｓｉ酸化膜６１とポリイミドＰＩＱ膜を積層して構成することができる。また、上記金属膜７の材料は特に問わず、例えば、Ａｌ薄膜７１とＮｉメッキ膜７２を積層して構成することができる。
半導体素子（１）の別の実施形態として、横型構造のＭＯＳＦＥＴ（１２）を挙げることができる。図２は、ＭＯＳＦＥＴ１２の構造を表している。同図（ａ）は半導体基板２内に形成される基本構造の上面図であり、（ｂ）はそのＡＡ’断面図である。同図（ａ）に示す半導体基板２の領域は、ＭＯＳＦＥＴ１２において能動層１５となる領域である。ＭＯＳＦＥＴ１２の大きさは、例えば３ｍｍ×３ｍｍ程度である。
ＭＯＳＦＥＴ１２は、半導体基板２を縦方向に貫通し、且つｐｎ接合面が半導体基板２の表面に対して垂直となるように形成されたｐウェル５を備えており、ｐウェル５内にはソース領域及びソース電極５１が形成されている。そして、ｐウェル５の主面２０１側にゲート５３が形成されている。
また、半導体基板２の横方向にｐウェル５から一定の長さＬ２離隔して、半導体基板２を縦方向に貫通するように形成されたドレイン接続用の高濃度ｎ型（ｎ＋）部５６を備えている。半導体基板２のｎ－型半導体層２１と高濃度ｎ型部５６との界面は、半導体基板２の表面に対して垂直な平面状に形成されており、ｐウェル５と高濃度ｎ型部５６との間には、長さＬ２のｎ－型半導体層２１が存在する。距離Ｌ２は３μｍ程度と狭くてよい。このドレイン接続用の高濃度ｎ型部５６により、ドレイン５２が形成される主面とは反対側の裏面２０２においてドレイン電位をとれるように構成することができる（以下、ドレイン接続用の高濃度ｎ型部５６を「貫通ドレイン」ともいう。）。
横型構造の場合には、横方向への空乏層の拡がりのため、ｐウェル５と高濃度ｎ型部５６との間のドリフト長Ｌ２が長くなり、一般には素子の面積が大きくなってしまう。しかし、横型構造とすることで縦方向の寸法に制限はなくなり、半導体基板２の厚さＴ２を例えば２μｍ程度と薄くすることが可能である。
また、半導体基板２の横方向にｐウェル５から一定の長さＬ２離隔して、半導体基板２を縦方向に貫通するように形成されたドレイン接続用の高濃度ｎ型（ｎ＋）部５６を備えている。半導体基板２のｎ－型半導体層２１と高濃度ｎ型部５６との界面は、半導体基板２の表面に対して垂直な平面状に形成されており、ｐウェル５と高濃度ｎ型部５６との間には、長さＬ２のｎ－型半導体層２１が存在する。距離Ｌ２は３μｍ程度と狭くてよい。このドレイン接続用の高濃度ｎ型部５６により、ドレイン５２が形成される主面とは反対側の裏面２０２においてドレイン電位をとれるように構成することができる（以下、ドレイン接続用の高濃度ｎ型部５６を「貫通ドレイン」ともいう。）。
横型構造の場合には、横方向への空乏層の拡がりのため、ｐウェル５と高濃度ｎ型部５６との間のドリフト長Ｌ２が長くなり、一般には素子の面積が大きくなってしまう。しかし、横型構造とすることで縦方向の寸法に制限はなくなり、半導体基板２の厚さＴ２を例えば２μｍ程度と薄くすることが可能である。
更に、ＭＯＳＦＥＴ１２には、貫通電極部として、半導体基板２を縦方向に貫通するｐウェル５８と、半導体基板２を縦方向に貫通し且つｐウェル５８に囲まれる貫通ｎ＋電極５７と、が形成されている。ｐウェル５８及び貫通ｎ＋電極５７もまた、横方向の境界となる側面が半導体基板２の表面に対して垂直な平面状に形成されている。貫通ｎ＋電極５７は、ｐウェル５８により半導体基板２（ｎ－型半導体層２１）とは電気的に分離されている。この貫通ｎ＋電極５７により、ゲート５３が形成されている主面とは反対側の裏面２０２においてゲート電位をとれるように構成することができる。貫通ｎ＋電極５７に代わり、前記ＭＯＳＦＥＴ１１の場合と同様の貫通メタル電極５９が設けられてもよい。
尚、本例においては、高濃度ｎ型部５６１が、ｐウェル５及び貫通ｎ＋電極５７との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ（能動層１５部）の周縁部に形成されている。
尚、本例においては、高濃度ｎ型部５６１が、ｐウェル５及び貫通ｎ＋電極５７との間に一定以上の距離をおいてそれらを囲むように、ＭＯＳＦＥＴ（能動層１５部）の周縁部に形成されている。
同図（ｃ）は、ＭＯＳＦＥＴ１２の構造例を表している。本例においては、半導体基板２の主面２０１上に、選択的に形成された絶縁層６を挟んで電極の配線を行う相互配線層６５が積層され、更に素子支持層として支持基板８が接合されている。支持基板８としては、導電性及び熱伝導性に優れた半導体基板、金属基板を用いることができる。ソース電極５１は支持基板８と電気的に接続されており、支持基板８はソース端子７５を兼ねるようにすることができる。また、ゲート５３は貫通ｎ＋電極５７と電気的に接続されている。
また、半導体基板２の裏面２０２には、選択的に形成された絶縁層６を挟んで、選択的に形成された金属膜７が積層されている。選択的に形成された金属層７は２つの裏面端子を構成し、貫通ドレイン５６は１つの裏面端子７６と電気的に接続され、ゲート５３と接続されている貫通ｎ＋電極５７は別の裏面端子７７と電気的に接続される。すなわち、貫通ドレイン５６と接点を有する金属膜７はドレイン端子（Ｄ）７６となり、貫通ｎ＋電極５７と接点を有する金属膜７はゲート端子（Ｇ）７７となる。
上記絶縁層６の材料は特に問わず、例えば、Ｓｉ酸化膜６１とポリイミドＰＩＱ膜を積層して構成することができる。また、上記金属膜７の材料は特に問わず、例えば、Ａｌ薄膜７１とＮｉメッキ膜７２を積層して構成することができる。
また、半導体基板２の裏面２０２には、選択的に形成された絶縁層６を挟んで、選択的に形成された金属膜７が積層されている。選択的に形成された金属層７は２つの裏面端子を構成し、貫通ドレイン５６は１つの裏面端子７６と電気的に接続され、ゲート５３と接続されている貫通ｎ＋電極５７は別の裏面端子７７と電気的に接続される。すなわち、貫通ドレイン５６と接点を有する金属膜７はドレイン端子（Ｄ）７６となり、貫通ｎ＋電極５７と接点を有する金属膜７はゲート端子（Ｇ）７７となる。
上記絶縁層６の材料は特に問わず、例えば、Ｓｉ酸化膜６１とポリイミドＰＩＱ膜を積層して構成することができる。また、上記金属膜７の材料は特に問わず、例えば、Ａｌ薄膜７１とＮｉメッキ膜７２を積層して構成することができる。
半導体材料のバンドギャップ電圧が一層大きい場合には、半導体基板２の横方向の空乏層の拡がりをより抑えることができるため、図３に示すようなＭＯＳＦＥＴ１３を形成することができる。同図（ａ）は半導体基板２に形成される構造を示し、（ｂ）はＭＯＳＦＥＴ１３の構造例を示している。基本的な構成は、図２に示したＭＯＳＦＥＴ１２と同様である。
例えば酸化ガリウムのようにバンドギャップが４．８Ｖ程度と大きい場合には、耐圧１０００Ｖとするにも、逆バイアス時の空乏層の拡がりであるｐウェル５と貫通ドレイン５６との間隔Ｌ３を狭くすることができる（例えばＬ３＝３μｍ程度）。また、バンドギャップの大きい化合物半導体を用いた横型構造のＭＯＳＦＥＴ１３（１２）においては、半導体基板２の厚さＴ３（Ｔ２）は２μｍ程度と薄くすることができる。縦方向の空乏層の広がりは無視できるため、半導体基板２が薄くても機能上問題はない。よって、貫通ｎ＋電極５７の形成が容易であるというメリットが大きい。
例えば酸化ガリウムのようにバンドギャップが４．８Ｖ程度と大きい場合には、耐圧１０００Ｖとするにも、逆バイアス時の空乏層の拡がりであるｐウェル５と貫通ドレイン５６との間隔Ｌ３を狭くすることができる（例えばＬ３＝３μｍ程度）。また、バンドギャップの大きい化合物半導体を用いた横型構造のＭＯＳＦＥＴ１３（１２）においては、半導体基板２の厚さＴ３（Ｔ２）は２μｍ程度と薄くすることができる。縦方向の空乏層の広がりは無視できるため、半導体基板２が薄くても機能上問題はない。よって、貫通ｎ＋電極５７の形成が容易であるというメリットが大きい。
更に、図４に示すように、ＭＯＳＦＥＴを半導体基板２の両面に形成することができる。図４（ａ）は、半導体基板２に形成されたＭＯＳＦＥＴ１４の半導体層の断面構造を表している。基本的な構造は、図３に示したＭＯＳＦＥＴ１３と同様であり、ｐウェル５の主面２０１側にソース５１、ドレイン５２及びゲート５３が形成されている。これに加えて、主面２０１側のゲート５３と対応する裏面２０２上の位置にゲート５３が形成されている。これは、半導体基板２の厚さが薄いので、ｐウェル５、ソース５１、ドレイン５２、貫通ドレイン５６のいずれも半導体基板２を貫通しているためであり、両面のソース電位、ドレイン電位は同一となる。
図４（ｂ）は、ＭＯＳＦＥＴ１４の構造の一例を表している。半導体基板２の主面２０１側にソース端子７５を兼ねる支持基板８が設けられている。また、半導体基板２の裏面２０２側には、ドレイン端子７６及びゲート端子７７が形成されている。半導体基板２の裏面２０２側に形成されているゲート電極５３は、裏面２０２側の相互配線層６５においてゲート端子７７に接続されている。
以上のように形成されたＭＯＳＦＥＴ１１－１４は、半導体基板２の主面側に設けられた支持基板８がソース端子及びドレイン端子のうちの一方となり、その他方及びゲート端子を裏面側に配設することができる。
図５（ａ）は、支持基板８をソース（Ｓ）端子７５、裏面の金属層７をドレイン（Ｄ）端子７６及びゲート（Ｇ）端子７７とした例を表している。同図（ｂ）に上記ＭＯＳＦＥＴの回路構成を示す。ソース端子Ｓとドレイン端子Ｄとの間の抵抗は、ＭＯＳＦＥＴのチャンネル抵抗Ｒｃとドリフト抵抗Ｒｄとからなる。チャンネル抵抗Ｒｃは、ＭＯＳＦＥＴがオンした状態のチャンネル部の抵抗である。ドリフト部分は、ＭＯＳＦＥＴがオフの時にｐウェル５とｎ－型半導体層２１の間で空乏層が広がる領域であり、そのドリフト部分にＭＯＳＦＥＴのオン電流が流れるときの抵抗がドリフト抵抗Ｒｄである。
図５（ａ）は、支持基板８をソース（Ｓ）端子７５、裏面の金属層７をドレイン（Ｄ）端子７６及びゲート（Ｇ）端子７７とした例を表している。同図（ｂ）に上記ＭＯＳＦＥＴの回路構成を示す。ソース端子Ｓとドレイン端子Ｄとの間の抵抗は、ＭＯＳＦＥＴのチャンネル抵抗Ｒｃとドリフト抵抗Ｒｄとからなる。チャンネル抵抗Ｒｃは、ＭＯＳＦＥＴがオンした状態のチャンネル部の抵抗である。ドリフト部分は、ＭＯＳＦＥＴがオフの時にｐウェル５とｎ－型半導体層２１の間で空乏層が広がる領域であり、そのドリフト部分にＭＯＳＦＥＴのオン電流が流れるときの抵抗がドリフト抵抗Ｒｄである。
横型構造のＭＯＳＦＥＴ１２－１４においては、ｐｎ接合面は半導体基板２の表面に対して垂直方向に形成されるため、半導体基板２の厚さ（Ｔ２、Ｔ３）を厚くする必要はない。半導体基板２の厚さが薄い場合、ＭＯＳＦＥＴのオン時のドリフト層の抵抗が増すこととなるが、ワイドバンドギャップの半導体素子においてはｐｎ接合の空乏層の拡がりが小さいため横方向のドリフト長は短くてよく、ドリフト抵抗の増大は顕著にはならない。
ワイドバンドギャップの半導体は、高耐圧素子においても横方向の電界の拡がりが小さくて済むことに特徴がある。例えば、Ｇａ２Ｏ３の場合には、９００Ｖの耐圧を得るにも、ソース５１及びｐウェル５と貫通ドレイン５６との横方向の間隔Ｌ（Ｌ２、Ｌ３）は３μｍ程度と狭くてよい。ＭＯＳＦＥＴ１２－１４の構造は、ワイドバンドギャップの半導体の特徴を生かした構造である。
ワイドバンドギャップの半導体は、高耐圧素子においても横方向の電界の拡がりが小さくて済むことに特徴がある。例えば、Ｇａ２Ｏ３の場合には、９００Ｖの耐圧を得るにも、ソース５１及びｐウェル５と貫通ドレイン５６との横方向の間隔Ｌ（Ｌ２、Ｌ３）は３μｍ程度と狭くてよい。ＭＯＳＦＥＴ１２－１４の構造は、ワイドバンドギャップの半導体の特徴を生かした構造である。
（２）半導体素子の製造方法
本開示に係る半導体素子の製造方法は、化合物半導体の単結晶からなる半導体基板（２）に少なくとも３つの端子を具備する半導体素子（１）を形成する半導体素子の製造方法であって、予め半導体基板（２）の裏面（２０２）に仮支持基板（８１）が接合されている。仮支持基板８１の材料は特に限定されず、化合物半導体がＧａＮの場合には、Ｓｉ基板、サファイア基板等を用いることができる。また、化合物半導体がＧａ２Ｏ３の場合には、仮支持基板８１としてサファイア基板等を用いることができる。また、貼り合せ技術により半導体基板２を仮支持基板８１上に接合する場合には、仮支持基板８１の材料は問わない。
そして、半導体素子（１）の製造方法は、半導体基板（２）に第１電極及び第２電極（５１、５２）を形成し、半導体基板の主面（２０１）に制御電極（５３）を形成する素子形成工程と、半導体基板（２）を貫通し制御電極（５３）と電気的に接続される貫通電極部（５７、５９）を形成する貫通電極部形成工程と、第１電極及び第２電極（５１、５２）のうちの一方と電気的に接続されるように半導体基板の主面（２０１）側に導電性を有する支持基板（８）を貼り合わせる支持基板接合工程と、仮支持基板（８１）を除去する仮支持基板除去工程と、半導体基板の裏面（２０２）に金属層（７）からなる少なくとも２つの裏面端子（７６、７７）を形成すると共に、貫通電極部（５７、５９）を１つの裏面端子（７６）に電気的に接続し、第１電極及び第２電極（５１、５２）のうちの他方を別の裏面端子（７６）に電気的に接続する裏面端子形成工程と、を含む。
本開示に係る半導体素子の製造方法は、化合物半導体の単結晶からなる半導体基板（２）に少なくとも３つの端子を具備する半導体素子（１）を形成する半導体素子の製造方法であって、予め半導体基板（２）の裏面（２０２）に仮支持基板（８１）が接合されている。仮支持基板８１の材料は特に限定されず、化合物半導体がＧａＮの場合には、Ｓｉ基板、サファイア基板等を用いることができる。また、化合物半導体がＧａ２Ｏ３の場合には、仮支持基板８１としてサファイア基板等を用いることができる。また、貼り合せ技術により半導体基板２を仮支持基板８１上に接合する場合には、仮支持基板８１の材料は問わない。
そして、半導体素子（１）の製造方法は、半導体基板（２）に第１電極及び第２電極（５１、５２）を形成し、半導体基板の主面（２０１）に制御電極（５３）を形成する素子形成工程と、半導体基板（２）を貫通し制御電極（５３）と電気的に接続される貫通電極部（５７、５９）を形成する貫通電極部形成工程と、第１電極及び第２電極（５１、５２）のうちの一方と電気的に接続されるように半導体基板の主面（２０１）側に導電性を有する支持基板（８）を貼り合わせる支持基板接合工程と、仮支持基板（８１）を除去する仮支持基板除去工程と、半導体基板の裏面（２０２）に金属層（７）からなる少なくとも２つの裏面端子（７６、７７）を形成すると共に、貫通電極部（５７、５９）を１つの裏面端子（７６）に電気的に接続し、第１電極及び第２電極（５１、５２）のうちの他方を別の裏面端子（７６）に電気的に接続する裏面端子形成工程と、を含む。
前記素子形成工程において、半導体基板（２）にソース領域、ドレイン領域及びゲートからなるＭＯＳＦＥＴを形成し、第１電極及び第２電極（５１、５２）の一方はソース電極であり、他方はドレイン電極であり、制御電極（５３）はゲート電極であるように形成することができる。
また、半導体基板（２）はｎ型半導体であり、前記貫通電極部形成工程は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって貫通電極部（５７、５９）を形成することができる。目的とする半導体素子（１）の構造により、貫通電極部は、高濃度ｎ型（ｎ＋）部で形成することができる（貫通ｎ＋電極（５７））。貫通ｎ＋電極（５７）は、その周囲にｐ型層（ｐウェル）（５８）を形成することによって、ｎ－型半導体層（２１）と電気的に分離することができる。また、貫通電極部は、金属等の導電材料によって形成することができる（貫通メタル電極（５９））。貫通メタル電極（５９）は、シリコン酸化膜等の絶縁膜を設けることによって、ｎ－型半導体層（２１）と電気的に分離することができる。
製造方法の一実施形態として、図１に示した縦型構造のＭＯＳＦＥＴ（１１）の製造方法を挙げることができる。
図６及び７は、ＭＯＳＦＥＴ１１の製造工程の一例を示す模式的断面図である。予め、化合物半導体の単結晶からなる半導体基板２は、仮支持基板８１上に接合されている。
図６（ａ）は、素子形成工程において、半導体基板２の主面２０１側に、ｐ型層（ｐウェル）５及びソース領域５１を形成した状態を表している。更に高濃度ｎ型部５６１を形成することができる（図１参照）。ｐウェル５は、半導体基板２に不純物を選択的にイオン注入することにより形成される。次いで、ｐウェル５に選択的にｎ型不純物を注入することにより、ソース５１を形成する。隣り合うｐウェル５の間の領域は、ドレイン領域５２となる。
図６（ｂ）は、素子形成工程において、ｐウェル５の主面２０１上にゲート５３を形成した状態を表している。ゲート５３はゲート酸化膜とゲート金属とにより形成することができる。また、後に貫通メタル電極５９を形成するために、主面２０１上に金属膜からなる上面ゲート電極部５３１が形成されている。ゲート酸化膜はＳｉ酸化膜に限らず、種々の絶縁物を採用し得る。縦型構造のＭＯＳＦＥＴ１１のドレイン部は、主面２０１側のドレイン５２から始まり裏面ドレイン５２１（図７参照）に至る部分で構成される。
図６及び７は、ＭＯＳＦＥＴ１１の製造工程の一例を示す模式的断面図である。予め、化合物半導体の単結晶からなる半導体基板２は、仮支持基板８１上に接合されている。
図６（ａ）は、素子形成工程において、半導体基板２の主面２０１側に、ｐ型層（ｐウェル）５及びソース領域５１を形成した状態を表している。更に高濃度ｎ型部５６１を形成することができる（図１参照）。ｐウェル５は、半導体基板２に不純物を選択的にイオン注入することにより形成される。次いで、ｐウェル５に選択的にｎ型不純物を注入することにより、ソース５１を形成する。隣り合うｐウェル５の間の領域は、ドレイン領域５２となる。
図６（ｂ）は、素子形成工程において、ｐウェル５の主面２０１上にゲート５３を形成した状態を表している。ゲート５３はゲート酸化膜とゲート金属とにより形成することができる。また、後に貫通メタル電極５９を形成するために、主面２０１上に金属膜からなる上面ゲート電極部５３１が形成されている。ゲート酸化膜はＳｉ酸化膜に限らず、種々の絶縁物を採用し得る。縦型構造のＭＯＳＦＥＴ１１のドレイン部は、主面２０１側のドレイン５２から始まり裏面ドレイン５２１（図７参照）に至る部分で構成される。
同図（ｃ）は、支持基板接合工程において、半導体基板２の主面２０１側に支持基板接続用の金属膜７を形成した状態を表している。先ず、半導体基板２の主面２０１上に、フォトリソグラフィにより選択的に形成した絶縁層６を挟んで各電極用配線を行う相互配線層６５を形成する。絶縁層６は、Ｓｉ酸化膜６１及びポリイミドＰＩＱ膜６２を積層することが好ましい。相互配線層６５においてはソース５１、ゲート５３及び上面ゲート電極５３１が、それぞれ必要な配線によって電気的に接続される。例えば、ゲート５３は上面ゲート電極５３１と接続される。また、相互配線層６５の表面には、ソース５１と接続されたソース接続面が露出される。そして、相互配線層６５の表面上に、蒸着、スパッタ等によってＡｌ薄膜７１、Ｎｉ薄膜７２等からなる金属膜７が形成される。
その後、同図（ｄ）に示すように、金属膜７上に導電性の支持基板８（半導体基板又は金属基板）を接合する。支持基板８は、導電性樹脂、金属接合等によって金属膜７と接合可能である。これにより、支持基板８は外部接続用のソース端子７５を兼ねるようにすることができる。
その後、同図（ｄ）に示すように、金属膜７上に導電性の支持基板８（半導体基板又は金属基板）を接合する。支持基板８は、導電性樹脂、金属接合等によって金属膜７と接合可能である。これにより、支持基板８は外部接続用のソース端子７５を兼ねるようにすることができる。
半導体基板２の主面２０１側に支持基板８を接合した後、前記仮支持基板除去工程において、裏面２０２に接合されていた仮支持基板８１を除去する。仮支持基板８１を除去する方法は特に問わない。例えば、仮支持基板８１がサファイア基板であり、半導体基板２がＧａ２Ｏ３やＧａＮである場合には、レーザの照射（レーザリフトオフ）により剥離することができる。仮支持基板８１がＳｉである場合には、研削で大部分を除去した後に残りを化学エッチングで除去することができる。以後、半導体基板２を支持する機能は支持基板８が担うことになる。
引き続き、図７（ａ）に示すように、半導体基板２の裏面２０２側から、主面側に形成された上面ゲート電極部５３１に達する貫通孔５９１を形成する（貫通電極部形成工程）。貫通孔５９１は、テーパエッチにより半導体基板２の裏面２０２側で拡がるテーパ形状に形成することが好ましい。テーパは半導体単結晶の面方位で決まる傾斜角度により制御することができる。
同図（ｂ）及び（ｃ）は、半導体基板２の裏面２０２に裏面端子（７６、７７）を形成する前記裏面端子形成工程を表している。同図（ｂ）は、仮支持基板８１が除去された半導体基板２の裏面２０２に、選択的に絶縁層６を形成した状態を示している。絶縁層６は、Ｓｉ酸化膜６１の上にポリイミドＰＩＱ膜６２を積層することが好ましい。絶縁層６には、半導体基板２の下面に形成される裏面ドレイン５２１及び貫通孔５９１部が露出するように開口が設けられている。
同図（ｂ）及び（ｃ）は、半導体基板２の裏面２０２に裏面端子（７６、７７）を形成する前記裏面端子形成工程を表している。同図（ｂ）は、仮支持基板８１が除去された半導体基板２の裏面２０２に、選択的に絶縁層６を形成した状態を示している。絶縁層６は、Ｓｉ酸化膜６１の上にポリイミドＰＩＱ膜６２を積層することが好ましい。絶縁層６には、半導体基板２の下面に形成される裏面ドレイン５２１及び貫通孔５９１部が露出するように開口が設けられている。
同図（ｃ）は、絶縁層６を挟み、金属層７が選択的に形成された状態を示している。金属層７は、蒸着やスパッタによりＡｌ薄膜７１を形成し、その上にＮｉメッキ膜７２を形成することが好ましい。貫通孔５９１には、その金属層７（７１、７２）により貫通電極部（貫通メタル電極）５９が形成される。これにより、テーパ形状の貫通メタル電極５９を形成することができる。上面ゲート電極５３１へ至る電気的接続が確保される限り、貫通孔５９１が金属層７（７１、７２）により充填される必要はない。
裏面ドレイン５２１と接する金属層７部は、外部接続用のドレイン端子７６となる。また、貫通メタル電極５９と接する金属層７部は、ゲート端子７７となる。以上により、ＭＯＳＦＥＴ１１が形成される。
裏面ドレイン５２１と接する金属層７部は、外部接続用のドレイン端子７６となる。また、貫通メタル電極５９と接する金属層７部は、ゲート端子７７となる。以上により、ＭＯＳＦＥＴ１１が形成される。
また、製造方法の別の実施形態として、図２に示した横型構造のＭＯＳＦＥＴ１２の製造方法が挙げられる。
図８及び９は、ＭＯＳＦＥＴ１２の製造工程の一例を示す模式的断面図である。図３に示したＭＯＳＦＥＴ１３についても製造方法は同様である。予め、化合物半導体の単結晶からなる半導体基板２は、仮支持基板８１上に接合されている。仮支持基板８１については、前記ＭＯＳＦＥＴ１１の場合と同様である。
図８（ａ）は、素子形成工程において、半導体基板２を貫通するようにｐ型層（ｐウェル）５を形成した状態を表している。ｐウェル５は半導体基板２に不純物を選択的にイオン注入することにより形成される。同様にして、半導体基板２を縦方向に貫通するｐ型層（ｐウェル）５８を形成することができる。ｐウェル５と半導体基板２のｎ型層（ｎ－型半導体層２１）との界面であるｐｎ接合面は、半導体基板２の表面に対して垂直な平面状に形成することができる。
図８及び９は、ＭＯＳＦＥＴ１２の製造工程の一例を示す模式的断面図である。図３に示したＭＯＳＦＥＴ１３についても製造方法は同様である。予め、化合物半導体の単結晶からなる半導体基板２は、仮支持基板８１上に接合されている。仮支持基板８１については、前記ＭＯＳＦＥＴ１１の場合と同様である。
図８（ａ）は、素子形成工程において、半導体基板２を貫通するようにｐ型層（ｐウェル）５を形成した状態を表している。ｐウェル５は半導体基板２に不純物を選択的にイオン注入することにより形成される。同様にして、半導体基板２を縦方向に貫通するｐ型層（ｐウェル）５８を形成することができる。ｐウェル５と半導体基板２のｎ型層（ｎ－型半導体層２１）との界面であるｐｎ接合面は、半導体基板２の表面に対して垂直な平面状に形成することができる。
次に、同図（ｂ）に示すように、ｐウェル５の主面２０１側の表層から選択的に不純物を注入することにより、ソース５１を形成する。そして、ｐウェル５と一定の長さ（Ｌ２）離隔し半導体基板２を貫通するように、ドレイン接続用の高濃度ｎ型部（貫通ドレイン）５６を形成する。貫通ドレイン５６と半導体基板２のｎ－型半導体層２１との界面は、半導体基板２の表面に対して垂直な平面状に形成することができる。また、横方向にｐウェル５８に囲まれ且つ半導体基板２を縦方向に貫通するように、貫通電極部となる高濃度ｎ型部（貫通ｎ＋電極）５７を形成する。
更に、ｐウェル５の主面２０１上にゲート５３を形成する。ゲート５３はゲート酸化膜とゲート金属とにより形成することができる。ゲート酸化膜はＳｉ酸化膜に限らず、種々の絶縁物を採用可能である。ゲート５３と貫通ドレイン５６との間のｎ－型半導体層２１は、ドレイン５２となる。
貫通ｎ＋電極５７は、ｐウェル５８により半導体基板２（ｎ－型半導体層２１）とは電気的に分離されている。上記の貫通ドレイン５６及び貫通ｎ＋電極５７により、半導体基板２の裏面２０２からも、ドレイン電位及びゲート電位が取れるように構成できる。
尚、ｐウェル５及び５８との間に一定以上の距離をおいてそれらを囲むように、高濃度ｎ型部５６１を形成することができる（図２（ａ）参照）。
更に、ｐウェル５の主面２０１上にゲート５３を形成する。ゲート５３はゲート酸化膜とゲート金属とにより形成することができる。ゲート酸化膜はＳｉ酸化膜に限らず、種々の絶縁物を採用可能である。ゲート５３と貫通ドレイン５６との間のｎ－型半導体層２１は、ドレイン５２となる。
貫通ｎ＋電極５７は、ｐウェル５８により半導体基板２（ｎ－型半導体層２１）とは電気的に分離されている。上記の貫通ドレイン５６及び貫通ｎ＋電極５７により、半導体基板２の裏面２０２からも、ドレイン電位及びゲート電位が取れるように構成できる。
尚、ｐウェル５及び５８との間に一定以上の距離をおいてそれらを囲むように、高濃度ｎ型部５６１を形成することができる（図２（ａ）参照）。
同図（ｃ）は、支持基板接合工程において、半導体基板２の主面２０１上に支持基板接続用の金属膜７を形成した状態を表している。先ず、半導体基板２の主面２０１上に、フォトリソグラフィにより選択的に形成した絶縁層６を挟んで各電極用配線を行う相互配線層６５を形成する。絶縁層６は、Ｓｉ酸化膜６１及びポリイミドＰＩＱ膜６２を積層することが好ましい。相互配線層６５においてはソース電極５１、ゲート５３及び貫通ｎ＋電極５７が、それぞれ必要な配線によって接続される。例えば、ゲート５３は貫通ｎ＋電極５７と接続される。また、相互配線層６５の表面には、ソース５１と接続されたソース接続面が露出される。そして、相互配線層６５の表面上に、蒸着、スパッタ等によってＡｌ薄膜７１、Ｎｉ薄膜７２等からなる金属膜７が形成される。
その後、同図（ｄ）に示すように、金属膜７上に導電性の支持基板８（半導体基板又は金属基板）を接合する。支持基板８は、導電性樹脂、金属接合等によって金属膜７と接合可能である。これにより、支持基板８は外部接続用のソース端子７５を兼ねるようにすることができる。
その後、同図（ｄ）に示すように、金属膜７上に導電性の支持基板８（半導体基板又は金属基板）を接合する。支持基板８は、導電性樹脂、金属接合等によって金属膜７と接合可能である。これにより、支持基板８は外部接続用のソース端子７５を兼ねるようにすることができる。
半導体基板２に支持基板８を接合した後、前記仮支持基板除去工程において、半導体基板２の裏面２０２に接合されていた仮支持基板８１を除去する。仮支持基板８１を除去する方法は前記ＭＯＳＥＦＴ１１の場合と同様である。図９（ａ）は、仮支持基板８１を除去した状態を示している（図９では、支持基板８との接合面の金属膜７を省略する。）。以後、半導体基板２を支持する機能は支持基板８が担うことになる。
図９（ｂ）及び（ｃ）は、半導体基板２の裏面２０２に裏面端子（７６、７７）を形成する裏面端子形成工程を表している。同図（ｂ）は、仮支持基板８１が除去された半導体基板２の裏面２０２に、選択的に絶縁層６を形成した状態を示している。絶縁層６は、Ｓｉ酸化膜６１の上にポリイミドＰＩＱ膜６２を積層することが好ましい。絶縁層６には、半導体基板２に形成されている貫通ドレイン５６及び貫通ｎ＋電極５７が露出するように開口が設けられている。
同図（ｃ）は、絶縁層６を挟み、金属膜７が選択的に形成された状態を示している。金属膜７は、蒸着やスパッタによりＡｌ薄膜７１を形成し、その上にＮｉメッキ膜７２を形成することが好ましい。貫通ドレイン５６と接する金属膜７部は、外部接続用のドレイン端子７６となる。また、貫通ｎ＋電極５７と接する金属膜７部は、ゲート端子７７となる。以上により、ＭＯＳＦＥＴ１２が形成される。前記ＭＯＳＦＥＴ１３についても同様に形成することができる。
ＭＯＳＦＥＴは、図４に示したように半導体基板２の両面に形成することができる。図１０は、前記ＭＯＳＦＥＴ１４の製造工程の一例を示す模式的断面図である。ＭＯＳＦＥＴ１４は、半導体基板２の両面に形成される。前記ＭＯＳＦＥＴ１２の製造方法と共通する内容については説明を省略する。
図１０（ａ）は、ＭＯＳＦＥＴ１２と同様の方法（図９（ａ）参照）により、半導体素子層が形成された半導体基板２の主面２０１側に、絶縁層６、相互配線層６５及び金属層７（図示せず）を介して支持基板８が接合され、その後裏面２０２側に接合されていた仮支持基板８１が除去された状態を表している。半導体基板２には、半導体基板２を貫通し且つｐｎ接合面が基板面に対して垂直方向となるように、ｐウェル５が形成されている。また、ソース５１、ドレイン５２及び貫通ドレイン５６が形成されている。更に、半導体基板２を貫通するように形成されたｐウェル５８に囲まれ、高濃度ｎ型部（貫通ｎ＋電極）５７が設けられている。貫通ｎ＋電極５７はｐウェル５８によって半導体基板２から電気的に分離されている。
同図（ｂ）は、ｐウェル５の裏面２０２側に、主面２０１側と同様の方法でゲート５３を形成した状態を示している。
図１０（ａ）は、ＭＯＳＦＥＴ１２と同様の方法（図９（ａ）参照）により、半導体素子層が形成された半導体基板２の主面２０１側に、絶縁層６、相互配線層６５及び金属層７（図示せず）を介して支持基板８が接合され、その後裏面２０２側に接合されていた仮支持基板８１が除去された状態を表している。半導体基板２には、半導体基板２を貫通し且つｐｎ接合面が基板面に対して垂直方向となるように、ｐウェル５が形成されている。また、ソース５１、ドレイン５２及び貫通ドレイン５６が形成されている。更に、半導体基板２を貫通するように形成されたｐウェル５８に囲まれ、高濃度ｎ型部（貫通ｎ＋電極）５７が設けられている。貫通ｎ＋電極５７はｐウェル５８によって半導体基板２から電気的に分離されている。
同図（ｂ）は、ｐウェル５の裏面２０２側に、主面２０１側と同様の方法でゲート５３を形成した状態を示している。
同図（ｃ）は、ゲート５３が形成された半導体基板２の裏面２０２に、選択的に絶縁層６及び相互配線層６５を形成した状態を示している。相互配線層６５においてはゲート５３と貫通ｎ＋電極５７とが電気的に接続される。また、絶縁層６及び相互配線層６５には、半導体基板２に形成されている貫通ドレイン５６及び貫通ｎ＋電極５７が露出するように開口が設けられている。
同図（ｄ）は、半導体基板２の裏面２０２側に、絶縁層６及び相互配線層６５を挟み、金属層７（７１、７２）が選択的に形成された状態を示している。金属層７により、外部接続用のドレイン端子７６及びゲート端子７７がそれぞれ形成される。ドレイン端子７６は貫通ドレイン５６と電気的に接続され、ゲート端子７７は貫通ｎ＋電極５７と電気的に接続されている。以上により、ＭＯＳＦＥＴ１４が形成される。
同図（ｄ）は、半導体基板２の裏面２０２側に、絶縁層６及び相互配線層６５を挟み、金属層７（７１、７２）が選択的に形成された状態を示している。金属層７により、外部接続用のドレイン端子７６及びゲート端子７７がそれぞれ形成される。ドレイン端子７６は貫通ドレイン５６と電気的に接続され、ゲート端子７７は貫通ｎ＋電極５７と電気的に接続されている。以上により、ＭＯＳＦＥＴ１４が形成される。
以上の実施形態において、支持基板８は金属基板でもよいし、電気伝導性と熱伝導性の良い半導体基板、例えばＳｉＣ基板でもよい。支持基板８の接合方法は特に問わず、例えば、導電接着材を用いて貼り合わせる他、接合面を平坦化した後にプラズマ又はＦＡＢ(Fast Atomic Beam)により活性化し、直接貼り合せることも可能である。
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。また、ＭＯＳＦＥＴのみならず、ＭＩＳＦＥＴ、Ｊ－ＦＥＴ、ＩＧＢＴなどの素子にも同様に適用できる。また、貼り合せ基板技術との組み合わせも容易である。
ワイドバンドギャップ基板を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により放熱性に優れた高耐圧の化合物半導体素子を実現することができる。
１；半導体素子、１１、１２、１３，１４；ＭＯＳＦＥＴ、１５；能動層、２；半導体基板、２０１；主面、２０２；裏面、２１；ｎ－型半導体層、５；ｐ型層（ｐウェル）、５１；ソース、５２；ドレイン、５２１；裏面ドレイン、５３；ゲート、５３１；上面ゲート電極部、５６；高濃度ｎ型部（貫通ドレイン）、５６１；高濃度ｎ型部、５７；高濃度ｎ型部（貫通ｎ＋電極）、５８；ｐ型層（ｐウェル）、５９；貫通メタル電極、５９１；貫通孔、６；絶縁層、６１；シリコン酸化膜、６２；ＰＩＱ膜、６５；相互配線層、７；金属層、７１；Ａｌ薄膜、７２；Ｎｉメッキ膜、７５；ソース端子、７６；裏面端子（ドレイン端子）、７７；裏面端子（ゲート端子）、８；金属基板、８１；仮支持基板。
Claims (10)
- 化合物半導体の単結晶からなる半導体基板に形成され、少なくとも３つの端子を具備する半導体素子であって、
前記半導体基板にはソース領域、ドレイン領域及びゲートを備えるＭＯＳＦＥＴが形成されており、
前記半導体基板に形成されたソース電極、ドレイン電極及びゲート電極を含む少なくとも３つの電極と、
前記半導体基板の主面側に接合され、導電性を有し１つの端子を兼ねる支持基板と、
前記半導体基板の裏面に形成された金属層からなる少なくとも２つの裏面端子と、
ｎ型半導体からなる前記半導体基板を貫通するように形成されたｐ型層と、前記ｐ型層に形成された前記ソース領域と、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するように形成されたドレイン接続用の高濃度ｎ型部と、
を備えることを特徴とする半導体素子。 - 導電性を有し、前記半導体基板を貫通して形成された貫通電極部を備え、
前記ソース電極及び前記ドレイン接続用の高濃度ｎ型部のうちの一方は前記支持基板と電気的に接続されており、その他方及び前記貫通電極部はそれぞれ前記裏面端子と電気的に接続されている請求項１記載の半導体素子。 - 前記貫通電極部は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって形成されている請求項２記載の半導体素子。
- 前記ソース領域は前記半導体基板を貫通するように形成されている請求項１乃至３のいずれかに記載の半導体素子。
- 化合物半導体の単結晶からなる半導体基板に少なくとも３つの端子を具備する半導体素子を形成する半導体素子の製造方法であって、
前記半導体基板の裏面に仮支持基板が接合されており、
前記半導体基板に第１電極及び第２電極を形成し、前記半導体基板の主面に制御電極を形成する素子形成工程と、
前記半導体基板を貫通し前記制御電極と電気的に接続される貫通電極部を形成する貫通電極部形成工程と、
前記第１電極及び前記第２電極のうちの一方と電気的に接続されるように前記半導体基板の前記主面側に導電性を有する支持基板を貼り合わせる支持基板接合工程と、
前記仮支持基板を除去する仮支持基板除去工程と、
前記半導体基板の前記裏面に金属層からなる少なくとも２つの裏面端子を形成すると共に、前記貫通電極部を１つの前記裏面端子に電気的に接続し、前記第１電極及び前記第２電極のうちの他方を別の前記裏面端子に電気的に接続する裏面端子形成工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記素子形成工程において、前記半導体基板にソース領域、ドレイン領域及びゲートからなるＭＯＳＦＥＴを形成し、
前記第１電極及び前記第２電極の一方はソース電極であり、他方はドレイン電極であり、前記制御電極はゲート電極である請求項５記載の半導体素子の製造方法。 - 前記半導体基板はｎ型半導体であり、
前記貫通電極部形成工程は、前記ｎ型半導体とは電気的に分離された高濃度ｎ型部又は金属によって前記貫通電極部を形成する請求項５又は６に記載の半導体素子の製造方法。 - 前記素子形成工程において、前記半導体基板の前記主面側に前記ソース電極及び前記ゲート電極、前記裏面に前記ドレイン電極を形成し、
前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、
前記裏面端子形成工程において、前記ドレイン電極及び前記貫通電極部をそれぞれ前記裏面端子と電気的に接続する請求項６記載の半導体素子の製造方法。 - 前記素子形成工程において、前記半導体基板を貫通するようにｐ型層を形成し、前記ｐ型層に前記ソース領域を形成すると共に、前記ｐ型層と一定の長さ離隔して前記半導体基板を貫通するようにドレイン接続用の高濃度ｎ型部を形成し、
前記支持基板接合工程において、前記ソース電極を前記支持基板と電気的に接続し、
前記裏面端子形成工程において、前記貫通電極部及び前記ドレイン接続用の高濃度ｎ型部をそれぞれ前記裏面端子と電気的に接続する請求項６記載の半導体素子の製造方法。 - 前記素子形成工程において、前記半導体基板を貫通するように前記ソース領域を形成し、前記半導体基板の前記裏面に前記ゲート電極を更に形成する請求項６記載の半導体素子の製造方法。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097888A1 (fr) | 2001-05-25 | 2002-12-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur de puissance |
| WO2003054972A1 (fr) | 2001-12-12 | 2003-07-03 | Matsushita Electric Industrial Co., Ltd. | Condensateur variable et son procede de fabrication |
| JP2006203091A (ja) | 2005-01-24 | 2006-08-03 | Sony Corp | 半導体集積回路装置およびその製造方法 |
| JP2006286953A (ja) | 2005-03-31 | 2006-10-19 | Eudyna Devices Inc | 半導体装置およびその製造方法 |
| JP2009004519A (ja) | 2007-06-20 | 2009-01-08 | Toshiba Corp | 半導体装置 |
| WO2011024440A1 (ja) | 2009-08-27 | 2011-03-03 | パナソニック株式会社 | 窒化物半導体装置 |
| JP2014041879A (ja) | 2012-08-21 | 2014-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
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-
2017
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Patent Citations (8)
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