JP2006203091A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

【課題】縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を可能とする。
【解決手段】バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一基板１０に搭載した半導体集積回路装置１であって、バイポーラトランジスタ１００は、エミッタ層１２０、ベース層１１０、コレクタ層１３０が基板１０主面に対して垂直方向に配列されたものからなり、ベース層１１０に接続されるベース取り出し電極１１１が基板１０の主面側に設けられ、エミッタ層１２０に接続されるエミッタ取り出し電極１２１が基板１０の主面側に設けられ、コレクタ層１３０に接続されるコレクタ取り出し電極１３１が基板１０の主面とは反対の裏面側に設けられたものである。
【選択図】図１

Description

本発明は、セル面積を縮小することが容易な半導体集積回路装置およびその製造方法に関するものである。

バイポーラデバイスは高速動作が可能であるため、ＣＭＯＳデバイスと混載させてＢｉ−ＣＭＯＳデバイスとして使用されている。また、バイポーラデバイスは電流の線形性（リニアリティー）が良いため、アナログの回路素子として広く使用されている。

通常のＢｉ−ＣＭＯＳ構造を、図１５の概略構成断面図によって説明する。

図１５に示すように、半導体基板３００にＭＯＳトランジスタ形成領域とバイポーラトランジスタ形成領域とを分離する素子分離領域３１１が形成され、ＭＯＳトランジスタ形成領域には半導体基板３００にソース・ドレイン領域３２１、３２２が形成されたＭＯＳトランジスタ３２０が構成されている。またバイポーラトランジスタの形成領域には、半導体基板３００に形成されたコレクタ層３３３の上部にベース層３３１が形成され、そのベース層３３１の上層にエミッタ層３３２が形成され、半導体基板３００の表面側より、上記ベース層３３１、エミッタ層３３２、コレクタ層３３３に接続するベース取り出し電極３３４、エミッタ取り出し電極３３５、コレクタ取り出し電極３３６が形成されている。このため、バイポーラトランジスタ３３０のセル面積は、ＭＯＳトランジスタ３２０のセル面積と比較して広い面積が必要となっている。

また、ＳＯＩ基板の絶縁層に形成した溝にコレクタを形成するとともに素子分離領域により分離されたＳＯＩ基板の第１のシリコン層にベース、エミッタを形成してバイポーラトランジスタを構成し、またＳＯＩ基板の絶縁層に形成した溝にバックゲートを形成するとともに上記素子分離領域により分離されたＳＯＩ基板の第２のシリコン層にソース・ドレイン領域を形成してバックゲート型ＭＯＳトランジスタを構成する技術が開示されている（例えば、特許文献１参照。）。この技術では、バイポーラトランジスタは縦構造となっているが、バイポーラトランジスタのコレクタを、ＳＯＩ基板の絶縁層に形成した溝内に形成するという複雑な構造となっている。

また、バルクのシリコン基板の表面側にベース、エミッタが形成され、そのシリコン基板内部にコレクタが形成され、このコレクタに接続しかつシリコン基板の裏面側に達するように低抵抗領域が形成されたバイポーラトランジスタが開示されている（例えば、特許文献２参照。）。しかしながら、バイポーラトランジスタのコレクタの引き出し口は、ベースの引き出し口、エミッタの引き出し口と同様に、シリコン基板の表面側に形成され、各引き出し口には、ベース電極、エミッタ電極、コレクタ電極が形成されているため、バイポーラトランジスタのセル面積が大きくなっている。

特開平５−２０６１５７号公報 特開平３−２０９８７４号公報

解決しようとする問題点は、Ｂｉ−ＣＭＯＳ回路は、バイポーラトランジスタのセル面積をＭＯＳ型のトランジスタのセル面積と比較して小さくすることが困難なため、チップ面積を大幅に縮小させることが難しい点である。

本発明の半導体集積回路装置は、バイポーラトランジスタとＭＯＳ型トランジスタとを同一基板に搭載した半導体集積回路装置であって、前記バイポーラトランジスタは、エミッタ層、ベース層、コレクタ層が前記基板主面に対して垂直方向に配列されたものからなり、前記ベース層に接続されるベース取り出し電極が前記基板の主面側に設けられ、前記エミッタ層に接続されるエミッタ取り出し電極が前記基板の主面側に設けられ、前記コレクタ層に接続されるコレクタ取り出し電極が前記基板の主面とは反対の裏面側に設けられたことを最も主要な特徴とする。

本発明の半導体集積回路装置製造方法は、ＳＯＩ基板のシリコン層のバイポーラトランジスタ形成領域にエミッタ層、ベース層、コレクタ層が前記ＳＯＩ基板主面に対して垂直方向に配列されて垂直方向に駆動されるものからなるバイポーラトランジスタを形成するとともに、前記シリコン層のＭＯＳ型トランジスタ形成領域にＭＯＳ型トランジスタを形成する工程と、前記ＳＯＩ基板の前記バイポーラトランジスタおよび前記ＭＯＳ型トランジスタを形成した側に支持基板を固着する工程と、前記ＳＯＩ基板の裏面を除去して前記ＳＯＩ基板の埋め込み絶縁層を露出させる工程とを備えたことを最も主要な特徴とする。

本発明の半導体集積回路装置は、バイポーラトランジスタは、エミッタ層、ベース層、コレクタ層が基板主面に対して垂直方向に配列されたものからなるため、垂直方向に駆動できる方式となるので、デバイスの面積を大幅に縮小することができるという利点がある。さらに、エミッタ層、ベース層、コレクタ層の積層厚さを薄くすることで、バイポーラトランジスタ中のキャリア走行時間が短縮化されるので、高速動作が可能となるという利点がある。

本発明の半導体集積回路装置の製造方法は、ＳＯＩ基板のバイポーラトランジスタおよびＭＯＳ型トランジスタを形成した側に支持基板を固着し、ＳＯＩ基板の裏面を除去してＳＯＩ基板の埋め込み絶縁層を露出させるため、裏面側からバイポーラトランジスタのコレクタ層への電極取り出しが容易にできるという利点がある。また、埋め込み絶縁層上に絶縁膜を厚く形成することにより、裏面側の容量成分を大幅に低減することができるので、動作性能の高速化が図れる。この効果は、裏面側に形成される絶縁膜を誘電率の低いいわゆる低誘電率膜で形成することにより、より大きな容量低減効果が得られる。さらに、バイポーラトランジスタは、エミッタ層、ベース層、コレクタ層が基板主面に対して垂直方向に配列されたものからなるため、垂直方向に駆動できる方式となるので、デバイスの面積が大幅に縮小されたバイポーラトランジスタを製造することができるという利点がある。さらに、エミッタ層、ベース層、コレクタ層の積層厚さを薄くすることで、バイポーラトランジスタ中のキャリア走行時間が短縮化されるので、高速動作が可能なバイポーラトランジスタを製造することができるという利点がある。

バイポーラトランジスタとＭＯＳ型トランジスタとを同一基板上に搭載した半導体集積回路装置において、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を図るという目的を、縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで実現した。

本発明の半導体集積回路装置に係る第１実施例を、図１の概略構成断面図によって説明する。

図１に示すように、バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一の基板１０に搭載した半導体集積回路装置１である。上記基板１０にはＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とを分離する素子分離領域１４が形成されている。上記シリコン層１１のバイポーラトランジスタ形成領域には、バイポーラトランジスタ１００が形成され、上記ＭＯＳ型トランジスタ形成領域には、ＭＯＳ型トランジスタ２００が形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記バイポーラトランジスタ１００は、バイポーラトランジスタ形成領域のシリコン層１１の上層（基板１０の主面側）に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコン層１１中に形成されたものからなる。

また、上記ＭＯＳ型トランジスタ２００には、ＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２が設けられていて、また上記ゲート電極２１２両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４をそれぞれに介してソース・ドレイン領域２１５、２１６が形成されている。したがって、ＭＯＳ型トランジスタ２００は、ゲート絶縁膜２１１、ゲート電極２１２、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６とからなる。

また、シリコン層１１上には、上記バイポーラトランジスタ１００、ＭＯＳ型トランジスタ２００を被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

この層間絶縁膜２２には上記ベース層１１０に接続されるベース取り出し電極１１１が形成されている。この接続は、上記ベース層１１０上に形成されたシリサイド層１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０に接続されるエミッタ取り出し電極１２１が形成されている。この接続は、上記エミッタ層１２０上に形成されたシリサイド層１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５、２１６のそれぞれに接続するソース・ドレイン電極２１７、２１８が形成されている。この接続は、上記ソース・ドレイン領域２１５、２１６上に形成されたシリサイド層２１９、２２０を介してなされている。さらに、上記ソース・ドレイン電極２１７、２１８には、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記コレクタ層１３０に接続されるコレクタ取り出し電極１３１が形成されている。この接続は、上記コレクタ層１３０の下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２を介してなされている。また、上記コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

そして、上記基板１０の主面側を被覆するように絶縁膜５１が形成され、その絶縁膜５１上に接着層５２を介して支持基板５３が形成されている。また、基板１０の裏面側の層間絶縁膜２５面には絶縁膜６１が形成されている。

上記半導体集積回路装置１では、バイポーラトランジスタ１００が基板の主面に対して垂直方向に、エミッタ層１２０と、ベース層１１０と、コレクタ層１３０とが配列された縦構造を成しており、表面側にエミッタ取り出し部となるエミッタ取り出し電極１２２、ベース取り出し部となるベース取り出し電極１１２が形成されている。また基板１０の裏面側にコレクタ取り出し部となるコレクタ取り出し電極１３２が形成されているので、基板１０の主面に対して垂直方向に駆動させるものとなっている。したがって、従来は基板１０の主面側に形成していたコレクタ取り出し電極を基板１０の裏面側に配置することにより、基板１０の主面側にコレクタ取り出し部を形成する領域が不要となる分だけ、バイポーラトランジスタ形成領域の縮小化が可能になる。また、ＳＯＩ基板のシリコン層１１にバイポーラトランジスタのエミッタ層１２０、ベース層１１０、コレクタ層１３０が積層される状態に形成されていることから、シリコン層１１の厚さを適切に薄くすることにより、バイポーラトランジスタ１００中のキャリア走行時間を短縮することができるので、さらに高速動作が可能になる。

また、上記埋め込み絶縁層１２面に層間絶縁膜２４が形成されることから、埋め込み絶縁層１２のみの場合と比較して容量成分を大幅に低減することができる。さらに、上記層間絶縁膜２４に、有機絶縁膜や、炭素、窒素、フッ素等含有するシリコン酸化膜、さらにポーラスな有機、無機絶縁膜等、比誘電率が３．９以下のいわゆる低誘電率膜を採用することにより、容量の低減効果は、さらに高めることができる。

次に、本発明の半導体集積回路装置の製造方法に係る第１実施例を、図２および図３の製造工程断面図によって説明する。

図２（１）に示すように、バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを搭載した基板１０を用意する。上記基板１０にはＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とを分離する素子分離領域１４が形成されている。この素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。上記シリコン層１１のバイポーラトランジスタ形成領域には、バイポーラトランジスタ１００が形成され、上記ＭＯＳ型トランジスタ形成領域には、ＭＯＳ型トランジスタ２００が形成されている。

上記バイポーラトランジスタ１００は、バイポーラトランジスタ形成領域のシリコン層１１の上層（基板１０の主面側）に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコン層１１中に形成されたものからなる。

また、上記ＭＯＳ型トランジスタ２００には、ＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２が設けられていて、また上記ゲート電極２１２両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４をそれぞれに介してソース・ドレイン領域２１５、２１６が形成されている。したがって、ＭＯＳ型トランジスタ２００は、ゲート絶縁膜２１１、ゲート電極２１２、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６とからなる。

さらに、上記ベース層１１０上、エミッタ層１２０上、ソース・ドレイン領域２１５、２１６上には、それぞれに、シリサイド層１１２、１２２、２１９、２２０が形成されている。なお、図面では、一つのＭＯＳ型トランジスタを記載したが、このＭＯＳ型トランジスタは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成されるＣＭＯＳ型トランジスタとすることもできる。またゲート電極２１２上にもシリサイド層２２１が形成されていてもよい。

上記バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とはどちらから作ってもよいが、一般的には熱処理に対して感度の高いＭＯＳ型トランジスタ２００をバイポーラトランジスタ１００の形成後に作製することが好ましい。また、ＳＯＩ基板を使用する理由としては、ＳＯＩ基板を薄膜化する際のエッチングストッパーとして、埋め込み絶縁層１２〔例えば、埋め込み酸化膜（ＢＯＸ：buried oxide）〕を利用するためである。

また、シリコン層１１にＳＴＩ構造の素子分離領域１４を形成した後、ｎｐｎバイポーラトランジスタを形成する場合には、埋め込み絶縁層１２上のシリコン層１１にｎ型不純物、ｐ型不純物、ｎ型不純物のイオン注入を行って、ｎ型のコレクタ層１３０、ｐ型のベース層１１０、ｎ型のエミッタ層１２０を形成することでｎｐｎバイポーラトランジスタ１００を作製する。その後、ＭＯＳ型トランジスタ２００の低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６を形成して、ＭＯＳ型トランジスタを形成する。また、コンタクト抵抗を下げるためのシリサイド層１１２、１２２、２１９、２２０はバイポーラトランジスタ形成領域およびＭＯＳ型トランジスタ形成領域にて同時に形成する。シリサイド化の金属材料としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等を用いることができ、低温形成の点ではニッケルシリサイド（ＮｉＳｉ）を形成することが好ましい。その後、コンタクトエッチングを停止させるためのエッチング停止層２１を例えば窒化シリコン膜で形成する。

次に、図２（２）に示すように、基板１０の主面側に層間絶縁膜２２を形成する。続いて通常のコンタクト形成プロセスによって、層間絶縁膜２２に接続孔を形成した後、タングステン（Ｗ）等の導電性材料によるベース層１１０にシリサイド層１１２を介して接続するベース取り出し電極１１１、エミッタ層１２０にシリサイド層１２２を介して接続するエミッタ取り出し電極１２１、ソース・ドレイン領域１１５、１１６にシリサイド層１１９、１２０を介して接続するソース・ドレイン電極２１７、２１８を形成する。さらに、層間絶縁膜２２上に層間絶縁膜２３を形成し、例えば溝配線技術によって、各電極に接続する配線３１、３２、配線３３、３４を形成する。この配線３１〜３４は、溝配線で形成される場合には、例えば配線材料に銅もしくは銅合金を用いることができる。当然、上記配線３１〜３４は層間絶縁膜２２上に形成される通常の配線構造を採ることもでき、この場合には、タングステン（Ｗ）等の高融点金属、アルミニウム等を用いることができる。なお、図面では、配線層が一層の状態しか示していないが、通常の多層配線技術を用いて多層配線化も可能である。さらに、層間絶縁膜２３上に絶縁膜５１を形成する。

次に、図２（３）に示すように、ＳＯＩ基板の裏面を除去する際における機械的強度を確保するため、絶縁膜５１上に接着層５２を介して支持基板５３を接着する。上記接着層５２には、例えば、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリアリールエーテルのような樹脂を用いることができ、上記支持基板５３にはシリコン基板、酸化シリコン基板等を用いることができる。

その後、図３（４）に示すように、上記基板１０を反転させる。そして、ＳＯＩ基板の埋め込み絶縁層１２をストッパとして用いて、ＳＯＩ基板の裏面側（シリコン層１１とは反対側）の支持基板１３を埋め込み絶縁層１２が露出するまで除去する。この除去工程は、例えば研磨もしくはエッチング（例えば、ウエットエッチング）により行うことができる。

その結果、図３（５）に示すように、ＳＯＩ基板の埋め込み絶縁層１２をストッパとして利用して除去の選択比を取ることにより精度よく埋め込み絶縁層１２で除去加工を停止することができる。通常、ＳＯＩ基板の支持基板となる部分（除去される部分）はシリコンで形成され、埋め込み絶縁層１２は酸化シリコンで形成されているため、除去加工をエッチングで行っても、研磨で行っても精度良く埋め込み絶縁層１２表面で除去加工を停止させることができる。

次に、図３（６）に示すように、上記埋め込み絶縁層１２上に層間絶縁膜２４を形成する。次いで、通常のコンタクト形成プロセスによって、層間絶縁膜２４に接続孔を形成した後、タングステン（Ｗ）等の導電性材料によるコレクタ取り出し電極１３１を形成する。その際、コンタクト部のコレクタ層１３０表面をシリサイド化してシリサイド層１３２を形成しておくことが好ましい。さらに、層間絶縁膜２４上に層間絶縁膜２５を形成し、例えば溝配線技術によって、コレクタ取り出し電極１３１に接続する配線４１を形成する。この配線４１は、溝配線で形成される場合には、例えば配線材料に銅もしくは銅合金を用いることができる。当然、上記配線４１は層間絶縁膜２４上に形成される通常の配線構造を採ることもでき、この場合には、タングステン（Ｗ）等の高融点金属、アルミニウム等を用いることができる。なお、図面では、配線層が一層の状態しか示していないが、通常の多層配線技術を用いて多層配線化も可能である。さらに、層間絶縁膜２５上に絶縁膜６１を形成する。

また、コレクタとの接続部分の抵抗を下げるため、上記シリサイド層１３２を形成する代わりに、図４に示すように、コレクタ層１３０を形成する際に、埋め込み絶縁層１２側にコレクタ層１３０と同一導電型の不純物を高濃度に導入して高濃度領域１３３を形成してもよい。

次に、本発明の半導体集積回路装置に係る第２実施例を、図５の概略構成断面図によって説明する。第２実施例は、前記第１実施例において、バイポーラトランジスタ１００のベース層１１０をシリコンゲルマニウム（ＳｉＧｅ）層または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層で形成したものである。

図５に示すように、バイポーラトランジスタ１００のベース層１１０は、シリコンゲルマニウム（ＳｉＧｅ）層または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層で形成されている。その他の構成は、前記第１実施例と同様である。

すなわち、バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一の基板１０に搭載した半導体集積回路装置２である。上記基板１０には、シリコン層の上層の一部にシリコンゲルマニウム（ＳｉＧｅ）層１５（または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層）を形成したＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とを分離する素子分離領域１４が形成されている。上記シリコン層１１のバイポーラトランジスタ形成領域には、バイポーラトランジスタ１００が形成され、上記ＭＯＳ型トランジスタ形成領域には、ＭＯＳ型トランジスタ２００が形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記バイポーラトランジスタ１００は、バイポーラトランジスタ形成領域のシリコンゲルマニウム層１５に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコンゲルマニウム層１５およびシリコン層１１中に形成されたものからなる。

また、上記ＭＯＳ型トランジスタ２００には、ＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２が設けられていて、また上記ゲート電極２１２両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４をそれぞれに介してソース・ドレイン領域２１５、２１６が形成されている。したがって、ＭＯＳ型トランジスタ２００は、ゲート絶縁膜２１１、ゲート電極２１２、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６とからなる。

また、シリコン層１１上には、上記バイポーラトランジスタ１００、ＭＯＳ型トランジスタ２００を被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

この層間絶縁膜２２には上記ベース層１１０に接続されるベース取り出し電極１１１が形成されている。この接続は、上記ベース層１１０上に形成されたシリサイド層１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０に接続されるエミッタ取り出し電極１２１が形成されている。この接続は、上記エミッタ層１２０上に形成されたシリサイド層１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５、２１６のそれぞれに接続するソース・ドレイン電極２１７、２１８が形成されている。この接続は、上記ソース・ドレイン領域２１５、２１６上に形成されたシリサイド層２１９、２２０を介してなされている。さらに、上記ソース・ドレイン電極２１７、２１８には、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記コレクタ層１３０に接続されるコレクタ取り出し電極１３１が形成されている。この接続は、上記コレクタ層１３０の下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２を介してなされている。また、上記コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

上記半導体集積回路装置２は、バイポーラトランジスタ１００のベース層１１０をシリコンゲルマニウム層１５で形成したことから、シリコン層１１からなるコレクタ層１３０とバンドオフセット（Valence band：価電子帯）が形成できるため、エミッタ接地電流増幅率βを大きくさせることができる。さらにベース濃度を高濃度にしてかつ薄膜化できるため高速化が可能となる。また、上下間を適切に薄膜化することで、バイポーラトランジスタ１００中のキャリア走行時間を短縮化でき、さらに高速動作が可能となる。

次に、本発明の半導体集積回路装置に係る第３実施例を、図６の概略構成断面図によって説明する。第３実施例は、前記第３実施例において、ＭＯＳ型トランジスタ２００のソース・ドレイン領域２１５、２１６にストレッサーとしてシリコンゲルマニウム（ＳｉＧｅ）層を導入することで、歪シリコントランジスタを形成したものである。

図６に示すように、ＭＯＳ型トランジスタ２００のソース・ドレイン領域２１５、２１６にストレッサーとしてシリコンゲルマニウム（ＳｉＧｅ）層１６を導入することで、歪シリコントランジスタとしたものである。その他の構成は、前記第３実施例と同様である。

すなわち、バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一の基板１０に搭載した半導体集積回路装置３である。上記基板１０には、シリコン層の上層にシリコンゲルマニウム（ＳｉＧｅ）層１５（または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層）を形成したＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とを分離する素子分離領域１４が形成されている。上記シリコン層１１のバイポーラトランジスタ形成領域には、バイポーラトランジスタ１００が形成され、上記ＭＯＳ型トランジスタ形成領域には、ＭＯＳ型トランジスタ２００が形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記バイポーラトランジスタ１００は、バイポーラトランジスタ形成領域のシリコンゲルマニウム層１５に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコンゲルマニウム層１５およびシリコン層１１中に形成されたものからなる。

また、上記ＭＯＳ型トランジスタ２００には、ＭＯＳ型トランジスタ形成領域のシリコンゲルマニウム層１５上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２が設けられていて、また上記ゲート電極２１２両側のシリコンゲルマニウム層１５には低濃度拡散層領域（Ｈａｌｏ領域）２１３、２１４をそれぞれに介してソース・ドレイン領域２１５、２１６が形成されている。したがって、ＭＯＳ型トランジスタ２００は、ゲート絶縁膜２１１、ゲート電極２１２、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６とからなる。

また、シリコン層１１上には、上記バイポーラトランジスタ１００、ＭＯＳ型トランジスタ２００を被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

この層間絶縁膜２２には上記ベース層１１０に接続されるベース取り出し電極１１１が形成されている。この接続は、上記ベース層１１０上に形成されたシリサイド層１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０に接続されるエミッタ取り出し電極１２１が形成されている。この接続は、上記エミッタ層１２０上に形成されたシリサイド層１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５、２１６のそれぞれに接続するソース・ドレイン電極２１７、２１８が形成されている。この接続は、上記ソース・ドレイン領域２１５、２１６上に形成されたシリサイド層２１９、２２０を介してなされている。さらに、上記ソース・ドレイン電極２１７、２１８には、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記コレクタ層１３０に接続されるコレクタ取り出し電極１３１が形成されている。この接続は、上記コレクタ層１３０の下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２を介してなされている。また、上記コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

上記半導体集積回路装置３は、トランジスタのソースドレイン領域２１５、２１６にストレッサーとしてシリコンゲルマニウム層１５を導入したことで、歪シリコン（Ｓｉ）トランジスタを形成することができ、特にＰＭＯＳトランジスタを高速動作にできる。このシリコンゲルマニウム層１５の導入により、さらに高速高機能なＢｉ−ＣＭＯＳデバイスを形成することができる。上記シリコンゲルマニウム層１５は、バイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とに同時に形成することもできるが、それぞれの領域に最適な膜厚、ゲルマニウム濃度等にして形成することもできる。

上記実施例４の構成においては、ＭＯＳ型トランジスタのソース・ドレイン領域２１５、２１６のみ、シリコンゲルマニウム層１５を導入することも可能である。

次に、本発明の半導体集積回路装置の製造方法に係る第２実施例を、図７の製造工程断面図によって説明する。図７では、バイポーラトランジスタ形成領域およびＭＯＳ型トランジスタ形成領域の両方にシリコンゲルマニウム層を導入する製造方法を示す。

図７（１）に示すように、ＳＯＩ基板からなる基板１０のシリコン層１１に素子分離領域１４を形成する。この素子分離領域１４の形成方法は、例えば、通常のＳＴＩ（Shallow Trench Isolation）の形成方法によることができる。

まず、ＭＯＳ型トランジスタ形成領域において、シリコン層１１上にゲート絶縁膜２１１を介してゲート電極２１２を形成する。次いで、上記ゲート電極２１２両側のシリコン層１１に低濃度拡散層領域（Ｈａｌｏ領域）２１３、２１４を形成する。次いで、ゲート電極２１２の両側にサイドウォール絶縁膜２３１を形成する。このサイドウォール絶縁膜２３１は、通常のゲートサイドウォールを形成する技術によることができる。すなわち、サイドウォール絶縁膜を形成するための絶縁膜を、上記ゲート電極２１２を被覆するように全面に形成した後、ゲート電極２１２の両側のみにサイドウォール絶縁膜がのこるようにエッチバックすればよい。その後、素子分離領域１４、ゲート電極２１２、サイドウォール絶縁膜２３１等をエッチングマスクに用いて、シリコン層１１の上部を、例えばエッチングにより除去する。なお、このシリコン層１１のリセス工程は、バイポーラトランジスタ形成領域にコレクタ層１３０を形成する工程、例えばコレクタ層１３０を形成するイオン注入工程の後に行うことができる。

上記リセス工程において、バイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とでシリコン層１１のリセス（除去）量がことなる場合には、浅く形成する領域にレジストマスク等を形成することでエッチング量を調整することも可能である。

なお、上記低濃度拡散層領域（Ｈａｌｏ領域）２１３、２１４の形成は、後工程のシリコンゲルマニウム層を形成した後に行うことも可能である。

次に、図７（２）に示すように、シリコン層１１上にシリコンゲルマニウム層１５を選択的に成長させる。例えば、選択エピタキシャル成長法を用いることができる。その後、ＭＯＳ型トランジスタ形成領域にのみ、ソース・ドレイン領域を形成するための不純物を導入する。この結果、上記ゲート電極２１２の両側に、上記低濃度拡散領域２１３、２１４を介して、シリコンゲルマニウム層１５のＭＯＳ型トランジスタ形成領域にソース・ドレイン領域２１５、２１６が形成される。上記説明では、シリコンゲルマニウム層１５をシリコンゲルマニウムの選択成長により形成したが、化学的気相成長法等の成膜技術により、シリコンゲルマニウム層を堆積して形成することもできる。なお、堆積して形成する場合、ゲート電極２１２上、素子分離領域１４上等のシリコンゲルマニウム層が不要な領域のシリコンゲルマニウム層を除去する必要がある。

次に、図７（３）に示すように、全面に素子分離となる絶縁膜２３２を形成する。この絶縁膜２３２は、例えば酸化シリコン膜で形成することができ、例えば化学的気相成長法（例えば、減圧ＣＶＤ法）により堆積形成することができる。次いで、通常のレジスト塗布を行い、リソグラフィー技術により、レジストからなるエッチングマスクを形成した後、そのエッチングマスクを用いて、上記絶縁膜２３２をエッチングして、ベース層の取り出し領域上およびエミッタ形成領域上に開口部２３３、２３４を形成する。このとき、ＭＯＳ型トランジスタ形成領域は絶縁膜２３２に覆われた状態にしておく。

次に、図７（４）に示すように、シリコンゲルマニウム層１５が露出している部分、すなわち、上記開口部２３３、２３４内にシリコンをさらに選択成長させる。このとき、ＭＯＳ型トランジスタ形成領域は上記絶縁膜２３２に被覆されているため、選択成長は起こらない。

その後、選択成長させたシリコンのベース層１１０となる領域にＰ型不純物を導入し、選択成長させたシリコンのエミッタ層１２０となる領域にＮ型不純物を導入する。上記Ｐ型不純物の導入およびＮ型不純物の導入は、レジストマスクを用いたイオン注入法により行うことができる。このイオン注入では、ＭＯＳ型トランジスタ形成領域は、レジストによりマスクしておくことが好ましい。その後、上記ＭＯＳ型トランジスタ形成領域上の絶縁膜２３２を除去する。

次に、図７（５）に示すように、通常のシリサイド化技術によって、上記ゲート電極２１２上およびソース・ドレイン領域２１５、２１６上にシリサイド層を形成する。その後、絶縁膜上の余剰な金属膜を除去する。上記シリサイド化技術では、例えば、低温成膜が可能なニッケルシリサイド（ＮｉＳｉ）を形成する。もしくは、コバルトシリサイド、チタンシリサイド等を用いることもできる。その後、全面にエッチング停止層２１を形成する。このエッチング停止層２１は、例えば、プラズマＣＶＤ法によって、窒化シリコン膜で形成することができる。

その後、前記実施例２の製造方法の第１実施例で説明したように、前記図２（２）〜図３によって説明したような工程を行えばよい。

次に、本発明の半導体集積回路装置の製造方法に係る第３実施例を、図８および図９の製造工程断面図によって説明する。図８および図９では、バイポーラトランジスタ形成領域およびＭＯＳ型トランジスタ形成領域の両方にシリコンゲルマニウム層を導入する別の製造方法を示す。

図８（１）に示すように、ＳＯＩ基板からなる基板１０のシリコン層１１に素子分離領域１４を形成する。この素子分離領域１４の形成方法は、例えば、通常のＳＴＩ（Shallow Trench Isolation）の形成方法によることができる。

まず、ＭＯＳ型トランジスタ形成領域において、シリコン層１１上にゲート絶縁膜２１１を介してゲート電極２１２を形成する。次いで、上記ゲート電極２１２両側のシリコン層１１に低濃度拡散層領域（Ｈａｌｏ領域）２１３、２１４を形成する。次いで、ゲート電極２１２の両側にサイドウォール絶縁膜２３１を形成する。このサイドウォール絶縁膜２３１は、通常のゲートサイドウォールを形成する技術によることができる。すなわち、サイドウォール絶縁膜を形成するための絶縁膜を、上記ゲート電極２１２を被覆するように全面に形成した後、ゲート電極２１２の両側のみにサイドウォール絶縁膜がのこるようにエッチバックすればよい。その後、素子分離領域１４、ゲート電極２１２、サイドウォール絶縁膜２３１等をエッチングマスクに用いて、シリコン層１１の上部を、例えばエッチングにより除去する。なお、このシリコン層１１のリセス工程は、バイポーラトランジスタ形成領域にコレクタ層１３０を形成する工程、例えばコレクタ層１３０を形成するイオン注入工程の後に行うことができる。

上記リセス工程において、バイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とでシリコン層１１のリセス（除去）量がことなる場合には、浅く形成する領域にレジストマスク等を形成することでエッチング量を調整することも可能である。

なお、上記低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４の形成は、後工程のシリコンゲルマニウム層を形成した後に行うことも可能である。

次に、図８（２）に示すように、シリコン層１１上にシリコンゲルマニウム層１５を選択的に成長させる。例えば、選択エピタキシャル成長法を用いることができる。その後、ＭＯＳ型トランジスタ形成領域にのみ、ソース・ドレイン領域を形成するための不純物を導入する。この結果、上記ゲート電極２１２の両側に、上記低濃度拡散領域２１３、２１４を介して、シリコンゲルマニウム層１５のＭＯＳ型トランジスタ形成領域にソース・ドレイン領域２１５、２１６が形成される。上記説明では、シリコンゲルマニウム層１５をシリコンゲルマニウムの選択成長により形成したが、化学的気相成長法等の成膜技術により、シリコンゲルマニウム層を堆積して形成することもできる。なお、堆積して形成する場合、ゲート電極２１２上、素子分離領域１４上等のシリコンゲルマニウム層が不要な領域のシリコンゲルマニウム層を除去する必要がある。

次に、図８（３）に示すように、全面に素子分離となる絶縁膜２３２を形成する。この絶縁膜２３２は、例えば酸化シリコン膜で形成することができ、例えば化学的気相成長法（例えば、減圧ＣＶＤ法）により堆積形成することができる。次いで、通常のレジスト塗布を行い、リソグラフィー技術により、レジストからなるエッチングマスクを形成した後、そのエッチングマスクを用いて、上記絶縁膜２３２をエッチングして、ベース層の取り出し領域上およびエミッタ形成領域上に開口部２３３、２３４を形成する。このとき、ＭＯＳ型トランジスタ形成領域は絶縁膜２３２に覆われた状態にしておく。

次に、図８（４）に示すように、シリコンゲルマニウム層１５が露出している部分、すなわち、上記開口部２３３、２３４内にシリコンゲルマニウム層１５を選択成長させる。このとき、ＭＯＳ型トランジスタ形成領域は上記絶縁膜２３２に被覆されているため、選択成長は起こらない。

その後、選択成長させたシリコンゲルマニウム層１５のベース層１１０となる領域にＰ型不純物を導入し、選択成長させたシリコンゲルマニウム層１５のエミッタ層１２０となる領域にＮ型不純物を導入する。上記Ｐ型不純物の導入およびＮ型不純物の導入は、レジストマスクを用いたイオン注入法により行うことができる。このイオン注入では、ＭＯＳ型トランジスタ形成領域は、レジストによりマスクしておくことが好ましい。その後、上記ＭＯＳ型トランジスタ形成領域上の絶縁膜２３２を除去する。

次に、図９（５）に示すように、上記選択エピタキシャル成長させて得た各シリコンゲルマニウム層１５からなるベース層１１０上およびエピタキシャル層１２０上に、ポリシリコンを選択成長させる。そして、このポリシリコン成長の後、例えばレジストマスクを用いたイオン注入により、ベース層１１０に接続するポリシリコンにはＰ型不純物を導入してＰ型ポリシリコンとしてベース電極１１３を形成し、エミッタ層１２０に接続するポリシリコンにはＮ型不純物を導入してＮ型ポリシリコンとしてエミッタ電極１２３を形成する。

次に、図９（６）に示すように、通常のシリサイド化技術によって、上記ソース・ドレイン電極２１５、２１６上にシリサイド層２１９、２２０を形成するとともに上記ゲート電極２１２上にシリサイド層２２１を形成する。同時に、ベース電極１１３、エミッタ電極１２３上にもシリサイド層１１４、１２４を形成する。その後、絶縁膜上の余剰な金属膜を除去する。上記シリサイド化技術では、例えば、低温成膜が可能なニッケルシリサイド（ＮｉＳｉ）を形成する。もしくは、コバルトシリサイド、チタンシリサイド等を用いることもできる。その後、全面にエッチング停止層２１を形成する。このエッチング停止層２１は、例えば、プラズマＣＶＤ法によって、窒化シリコン膜で形成することができる。

その後、前記実施例２の製造方法の第１実施例で説明したように、前記図２（２）〜図３によって説明したような工程を行えばよい。

上記シリコンゲルマニウム層を形成する二つの製造方法では、シリコンゲルマニウム層の代わりに、炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層を形成することもできる。この場合も、シリコンゲルマニウム層と同等な効果を得ることができる。

また、上記ポリシリコンからなるベース電極１１３、エミッタ電極１２３を形成する技術は、前記製造方法の第１実施例のようにシリコンゲルマニウム層１５を形成しない製造方法においても採用することができる。すなわち、シリコン層１１に形成したベース層１１０、エミッタ層１２０上に上記ポリシリコン層からなるベース電極、エミッタ電極を形成することができる。

上記シリコンゲルマニウム層１５を形成する製造方法では、バイポーラトランジスタ１００のベース層１１０をシリコンゲルマニウム層１５で形成することから、シリコン層１１からなるコレクタ層１３０とバンドオフセット（Valence band：価電子帯）を形成することができるため、エミッタ接地電流増幅率βを大きくさせることができる。さらに、ベース濃度を高濃度にしてかつ薄膜化できるため、高速化が可能となる。また、上下間を適切に薄膜化することで、バイポーラトランジスタ１００中のキャリア走行時間を短縮化でき、さらに高速動作が可能となる。

また、上記ＭＯＳ型トランジスタのソース・ドレイン領域２１５、２１６にストレッサーとしてシリコンゲルマニウム層１５を導入することができ、それによって、歪シリコントランジスタを形成することができるので、特にＰＭＯＳトランジスタの高速動作化が図れる。このシリコンゲルマニウム層１５の導入により、さらに高速高機能なＢｉ−ＣＭＯＳデバイスを形成することができる。上記シリコンゲルマニウム層１５は、バイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とに同時に形成することもできるが、それぞれの領域に最適な膜厚、ゲルマニウム濃度等にして形成することもできる。

上記実施例では、ＭＯＳ型トランジスタをＳＯＩ型で説明してきた。このＭＯＳ型トランジスタをバルク型トランジスタとして構成することも可能である。

次に、本発明の半導体集積回路装置に係る第４実施例を、図１０の概略構成断面図によって説明する。図１０では、ＭＯＳ型トランジスタをバルク型トランジスタとした構成について説明する。

図１０に示すように、シリコン層１１に形成される素子分離領域１４は、ＳＯＩ基板の埋め込み絶縁層１２に達しない状態に形成されている。すなわち、素子分離領域１４の下部にはシリコン層１１がのこされている。また、バイポーラトランジスタ１００のベース層１１０は、シリコンゲルマニウム（ＳｉＧｅ）層または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層で形成されている。その他の構成は、前記第１実施例と同様である。

すなわち、バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一の基板１０に搭載した半導体集積回路装置４である。上記基板１０には、シリコン層の上層の一部にシリコンゲルマニウム（ＳｉＧｅ）層１５（または炭素を含むシリコンゲルマニウム（ＳｉＧｅＣ）層）を形成したＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とを分離する素子分離領域１４が形成されている。この素子分離領域１４は、ＳＯＩ基板の埋め込み絶縁層１２に達しないように形成されている。すなわち、素子分離領域１４の下部にはシリコン層１１が残された状態となっている。したがって、ＭＯＳ型トランジスタ形成領域におけるウエルが繋がった状態となるので、このＭＯＳ型トランジスタ２００はバルク型トランジスタとして動作する。

上記シリコン層１１のバイポーラトランジスタ形成領域には、バイポーラトランジスタ１００が形成され、上記ＭＯＳ型トランジスタ形成領域には、ＭＯＳ型トランジスタ２００が形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記バイポーラトランジスタ１００は、バイポーラトランジスタ形成領域のシリコンゲルマニウム層１５に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコンゲルマニウム層１５およびシリコン層１１中に形成されたものからなる。

また、上記ＭＯＳ型トランジスタ２００には、ＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２が設けられていて、また上記ゲート電極２１２両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４をそれぞれに介してソース・ドレイン領域２１５、２１６が形成されている。したがって、ＭＯＳ型トランジスタ２００は、ゲート絶縁膜２１１、ゲート電極２１２、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３、２１４およびソース・ドレイン領域２１５、２１６とからなる。

また、シリコン層１１上には、上記バイポーラトランジスタ１００、ＭＯＳ型トランジスタ２００を被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

この層間絶縁膜２２には上記ベース層１１０に接続されるベース取り出し電極１１１が形成されている。この接続は、上記ベース層１１０上に形成されたシリサイド層１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０に接続されるエミッタ取り出し電極１２１が形成されている。この接続は、上記エミッタ層１２０上に形成されたシリサイド層１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５、２１６のそれぞれに接続するソース・ドレイン電極２１７、２１８が形成されている。この接続は、上記ソース・ドレイン領域２１５、２１６上に形成されたシリサイド層２１９、２２０を介してなされている。さらに、上記ソース・ドレイン電極２１７、２１８には、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記コレクタ層１３０に接続されるコレクタ取り出し電極１３１が形成されている。この接続は、上記コレクタ層１３０の下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２を介してなされている。また、上記コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

上記第４実施例で説明した半導体集積回路装置４は、シリコン層１１は素子分離領域１４の深さよりも厚く形成されていることから、バルク型トランジスタとして動作させることが可能になる。また、前記第２実施例の半集積回路装置と同様に、バイポーラトランジスタ１００のベース層１１０をシリコンゲルマニウム層１５で形成したことから、シリコン層１１からなるコレクタ層１３０とバンドオフセット（Valence band：価電子帯）が形成できるため、エミッタ接地電流増幅率βを大きくさせることができる。さらにベース濃度を高濃度にしてかつ薄膜化できるため高速化が可能となる。また、上下間を適切に薄膜化することで、バイポーラトランジスタ１００中のキャリア走行時間を短縮化でき、さらに高速動作が可能となる。

また、前記第１実施例の半集積回路装置１においては、ＳＯＩ基板のシリコン層１１がＭＯＳ型トランジスタ２００の空乏層が伸びる深さよりも浅い厚さに形成されている。この場合、ＭＯＳ型トランジスタ２００の空乏層がＭＯＳ型トランジスタ形成領域のシリコン層１１の全域に広がるので、上記ＭＯＳ型トランジスタ２００を完全空乏型トランジスタとして動作させることが可能になる。このように完全空乏型とする場合、上記シリコン層１１の膜厚は５０ｎｍ以下とすることが求められている。例えば、一般的な６５ｎｍノードから４５ｎｍノードを有する半導体集積回路装置では、上記シリコン層１１の厚さを２０ｎｍ〜３０ｎｍとすることが好ましい。ただし、ウエル濃度やチャネル濃度によってシリコン層１１の厚さは多少の変動を必要とする。

一方、上記ＳＯＩ基板のシリコン層１１が上記ＭＯＳ型トランジスタ２００の空乏層が延びた状態で中性領域を有する場合には、上記ＭＯＳ型トランジスタ２００は部分空乏型トランジスタとして動作する。

上記説明したように、ＭＯＳ型トランジスタ２００は、ＳＯＩ構造のシリコン層１１に形成されるため、スイッチング速度を大幅に向上できる。また、活性層となるシリコン層１１の厚さの選択により完全空乏型トランジスタおよび部分空乏型トランジスタを形成することができ、ＭＯＳ型トランジスタの用途によりＳＯＩ基板のシリコン層１１の厚さを選択することで、完全空乏型のＭＯＳ型トランジスタにも部分空乏型のＭＯＳ型トランジスタにもできるという利点がある。

また、ＳＴＩ構造の素子分離領域１４をシリコン層１１の厚さより浅く形成するか、もしくは埋め込み絶縁層（ＢＯＸ層）１２上のシリコン層１１の厚さを通常のバルクトランジスタとして利用できる程度に厚いＳＯＩ基板を使用することにより、バルク型のトランジスタとしてＭＯＳ型トランジスタの設計ができるので、ＭＯＳ型トランジスタをＳＯＩ基板用に特別の設計をする必要が無いという利点がある。

次に、本発明の半導体集積回路装置に係る第５実施例を、図１１の概略構成断面図および図１２の回路図によって説明する。図１１では、ＣＭＯＳ型トランジスタとバイポーラトランジスタとを同一のＳＯＩ基板に搭載してインバータ回路を構成した一例を示す。

図１１に示すように、バイポーラトランジスタ（ｎｐｎバイポーラトランジスタ）１００とＮＭＯＳ型トランジスタ２００ＮとＰＭＯＳ型トランジスタ２００Ｐとを同一の基板１０に搭載した半導体集積回路装置５である。上記基板１０にはＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはバイポーラトランジスタ形成領域とＮＭＯＳトランジスタ形成領域とＰＭＯＳトランジスタ形成領域とを分離する素子分離領域１４が形成されている。上記シリコン層１１の二つのバイポーラトランジスタ形成領域には、それぞれにバイポーラトランジスタ１００が形成され、上記二つのＭＯＳトランジスタ形成領域には、一方にＮＭＯＳトランジスタ２００Ｎが形成され、他方にＰＭＯＳトランジスタ２００Ｐが形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記各バイポーラトランジスタ１００は、各バイポーラトランジスタ形成領域のシリコン層１１の上層（基板１０の主面側）に形成されたベース層１１０と、このベース層１１０の上層に形成されたエミッタ層１２０と、上記ベース層１１０の下層に接合するコレクタ層１３０とから構成されている。したがって、各バイポーラトランジスタ１００は、上記エミッタ層１２０、ベース層１１０およびコレクタ層１３０が上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコン層１１中に形成されたものからなる。

また、上記ＮＭＯＳトランジスタ２００Ｎには、ＮＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２Ｎが設けられていて、また上記ゲート電極２１２Ｎ両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｎ、２１４Ｎをそれぞれに介してソース・ドレイン領域２１５Ｎ、２１６Ｎが形成されている。したがって、ＮＭＯ型トランジスタ２００Ｎは、ゲート絶縁膜２１１、ゲート電極２１２Ｎ、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｎ、２１４Ｎおよびソース・ドレイン領域２１５Ｎ、２１６Ｎとからなる。

また、上記ＰＭＯＳ型トランジスタ２００Ｐには、ＰＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２Ｐが設けられていて、また上記ゲート電極２１２Ｐ両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｐ、２１４Ｐをそれぞれに介してソース・ドレイン領域２１５Ｐ、２１６Ｐが形成されている。したがって、ＰＭＯＳトランジスタ２００Ｐは、ゲート絶縁膜２１１、ゲート電極２１２Ｐ、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｐ、２１４Ｐおよびソース・ドレイン領域２１５Ｐ、２１６Ｐとからなる。

また、シリコン層１１上には、上記各バイポーラトランジスタ１００、ＮＭＯＳトランジスタ２００Ｎ、ＰＭＯＳトランジスタ２００Ｐを被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

この層間絶縁膜２２には上記ベース層１１０に接続されるベース取り出し電極１１１が形成されている。この接続は、上記ベース層１１０上に形成されたシリサイド層１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０に接続されるエミッタ取り出し電極１２１が形成されている。この接続は、上記エミッタ層１２０上に形成されたシリサイド層１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５Ｎ、２１６Ｎのそれぞれに接続するソース・ドレイン電極２１７Ｎ、２１８Ｎが形成され、上記ソース・ドレイン領域２１５Ｐ、２１６Ｐのそれぞれに接続するソース・ドレイン電極２１７Ｐ、２１８Ｐが形成されている。この接続は、上記ソース・ドレイン領域２１５Ｎ、２１６Ｎ上および上記ソース・ドレイン領域２１５Ｐ、２１６Ｐ上に形成されたシリサイド層２１９、２２０およびシリサイド層２１９、２２０を介してなされている。さらに、上記ソース・ドレイン電極２１７Ｎ、２１８Ｎには、それぞれに配線３３、３４が形成され、上記ソース・ドレイン電極２１７Ｐ、２１８Ｐには、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２Ｎ、２１２Ｐ上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記各コレクタ層１３０に接続されるコレクタ取り出し電極１３１が形成されている。この接続は、上記各コレクタ層１３０の下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２を介してなされている。また、上記各コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

図示はしないが、上記基板１０の主面側を被覆するように絶縁膜が形成され、その絶縁膜上に接着層を介して支持基板が形成されている。また、基板１０の裏面側の層間絶縁膜２５面には絶縁膜が形成されている。

そして図１２に示すように、ＭＯＳ型トランジスタ２００Ｎ、２００Ｐの出力後にｎｐｎのバイポーラトランジスタ１００を直列接続することで、駆動能力を大幅に向上させたインバータ回路を実現している。

Ｂｉ−ＣＭＯＳの構造はインバータ回路にとどまらず、通常のロジック回路として適用されるＮＡＮＤ回路やＮＯＲ回路に適用できる。また、図１１では、ＭＯＳとバイポーラを隣接させたレイアウトを示しているが、この他のレイアウトにも適用できる。また、上記ＭＯＳ型トランジスタ２００は、その最大空乏層の延びる深さよりもシリコン層１１の深さを浅く形成することで、完全空乏型の構成を成すことができるが、素子分離領域１４をシリコン層１１よりも浅く形成することによって、ウエル間が繋がるように形成することで、部分空乏型のような構成とすることも可能である。

次に、本発明の半導体集積回路装置に係る第６実施例を、図１３の概略構成断面図によって説明する。図１３では、ＣＭＯＳ型トランジスタとバイポーラトランジスタとを同一のＳＯＩ基板に搭載してインバータ回路を構成した一例を示す。

図１３に示すように、ｎｐｎバイポーラトランジスタ１００Ｎとｐｎｐバイポーラトランジスタ１００ＰとＮＭＯＳ型トランジスタ２００ＮとＰＭＯＳ型トランジスタ２００Ｐとを同一の基板１０に搭載した半導体集積回路装置６である。上記基板１０にはＳＯＩ（Silicon on insulator）基板が用いられ、ＳＯＩ基板のシリコン層１１にはｎｐｎバイポーラトランジスタ形成領域とｐｎｐバイポーラトランジスタ形成領域とＮＭＯＳトランジスタ形成領域とＰＭＯＳトランジスタ形成領域とを分離する素子分離領域１４が形成されている。上記シリコン層１１の二つのバイポーラトランジスタ形成領域には、一方にｎｐｎバイポーラトランジスタ１００Ｎが形成され、他方にｐｎｐバイポーラトランジスタ１００Ｐが形成され、上記二つのＭＯＳトランジスタ形成領域には、一方にＮＭＯＳトランジスタ２００Ｎが形成され、他方にＰＭＯＳトランジスタ２００Ｐが形成されている。なお、ＳＯＩ基板は、シリコン層１１と埋め込み絶縁層１２の部分が基板１０として用いられている。

上記ｎｐｎバイポーラトランジスタ１００Ｎは、バイポーラトランジスタ形成領域のシリコン層１１の上層（基板１０の主面側）に形成されたｐ型のベース層１１０Ｎと、このベース層１１０Ｎの上層に形成されたｎ型のエミッタ層１２０Ｎと、上記ベース層１１０Ｎの下層に接合するｎ型のコレクタ層１３０Ｎとから構成されている。したがって、ｎｐｎバイポーラトランジスタ１００Ｎは、上記ｎ型のエミッタ層１２０Ｎ、ｐ型のベース層１１０Ｎおよびｎ型のコレクタ層１３０Ｎが上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコン層１１中に形成されたものからなる。

また、上記ｐｎｐバイポーラトランジスタ１００Ｐは、バイポーラトランジスタ形成領域のシリコン層１１の上層（基板１０の主面側）に形成されたｎ型のベース層１１０Ｐと、このベース層１１０Ｐの上層に形成されたｐ型のエミッタ層１２０Ｐと、上記ベース層１１０Ｐの下層に接合するｐ型のコレクタ層１３０Ｐとから構成されている。したがって、ｐｎｐバイポーラトランジスタ１００Ｐは、上記ｐ型のエミッタ層１２０Ｐ、ｎ型のベース層１１０Ｐおよびｐ型のコレクタ層１３０Ｐが上記基板１０の主面（表面）に対して垂直方向に、かつ上記シリコン層１１中に形成されたものからなる。

また、上記ＮＭＯＳトランジスタ２００Ｎには、ＮＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２Ｎが設けられていて、また上記ゲート電極２１２Ｎ両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｎ、２１４Ｎをそれぞれに介してソース・ドレイン領域２１５Ｎ、２１６Ｎが形成されている。したがって、ＮＭＯ型トランジスタ２００Ｎは、ゲート絶縁膜２１１、ゲート電極２１２Ｎ、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｎ、２１４Ｎおよびソース・ドレイン領域２１５Ｎ、２１６Ｎとからなる。

また、上記ＰＭＯＳ型トランジスタ２００Ｐには、ＰＭＯＳ型トランジスタ形成領域のシリコン層１１上（基板１０の主面側）に形成されたゲート絶縁膜２１１を介してゲート電極２１２Ｐが設けられていて、また上記ゲート電極２１２Ｐ両側のシリコン層１１には低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｐ、２１４Ｐをそれぞれに介してソース・ドレイン領域２１５Ｐ、２１６Ｐが形成されている。したがって、ＰＭＯＳトランジスタ２００Ｐは、ゲート絶縁膜２１１、ゲート電極２１２Ｐ、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｐ、２１４Ｐおよびソース・ドレイン領域２１５Ｐ、２１６Ｐとからなる。

また、シリコン層１１上には、上記ｎｐｎバイポーラトランジスタ１００Ｎ、ｐｎｐバイポーラトランジスタ１００Ｐ、ＮＭＯＳトランジスタ２００Ｎ、ＰＭＯＳトランジスタ２００Ｐを被覆するエッチング停止層２１が形成され、さらに層間絶縁膜２２が形成されている。上記エッチング停止層２１は、例えば窒化シリコン膜で形成されている。

上記層間絶縁膜２２には上記ベース層１１０Ｎ、１１０Ｐに接続されるベース取り出し電極１１１Ｎ、１１１Ｐが形成されている。この接続は、上記ベース層１１０Ｎ、１１０Ｐ上に形成されたシリサイド層１１２、１１２を介してなされている。同様に、層間絶縁膜２２には上記エミッタ層１２０Ｎ、１２０Ｐに接続されるエミッタ取り出し電極１２１Ｎ、１２１Ｐが形成されている。この接続は、上記エミッタ層１２０Ｎ、１２０Ｐ上に形成されたシリサイド層１２２、１２２を介してなされている。また、上記ベース取り出し電極１１１、エミッタ取り出し電極１２１には、それぞれに配線３１、配線３２が接続されている。

また、上記層間絶縁膜２２には、上記ソース・ドレイン領域２１５Ｎ、２１６Ｎのそれぞれに接続するソース・ドレイン電極２１７Ｎ、２１８Ｎが形成され、上記ソース・ドレイン領域２１５Ｐ、２１６Ｐのそれぞれに接続するソース・ドレイン電極２１７Ｐ、２１８Ｐが形成されている。この接続は、上記ソース・ドレイン領域２１５Ｎ、２１６Ｎ上および上記ソース・ドレイン領域２１５Ｐ、２１６Ｐ上に形成されたシリサイド層２１９Ｎ、２２０Ｎおよびシリサイド層２１９Ｐ、２２０Ｐを介してなされている。さらに、上記ソース・ドレイン電極２１７Ｎ、２１８Ｎには、それぞれに配線３３、３４が形成され、上記ソース・ドレイン電極２１７Ｐ、２１８Ｐには、それぞれに配線３３、３４が形成されている。また、ゲート電極２１２Ｎ、２１２Ｐ上にもシリサイド層２２１が形成されていてもよい。

さらに各配線３１、３２、配線３３、３４を埋め込むように層間絶縁膜２３が形成されている。

さらに層間絶縁膜２３上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

一方、基板１０の裏面側には、層間絶縁膜２４が形成されている。

上記層間絶縁膜２４には上記コレクタ層１３０Ｎ、１３０Ｐに接続されるコレクタ取り出し電極１３１、１３１が形成されている。この接続は、上記各コレクタ層１３０Ｎ、１３０Ｐの下面側（図面においてシリコン層１１の下面側）に形成されたシリサイド層１３２、１３２を介してなされている。また、上記各コレクタ取り出し電極１３１には、配線４１が接続されている。さらに、層間絶縁膜２４面には上記各配線４１を埋め込むように層間絶縁膜２５が形成されている。

さらに層間絶縁膜２５上に多層配線を構成する場合には、通常の多層配線技術により、層間絶縁膜に配線およびプラグを形成することで構成される。

そして、図示はしないが、上記基板１０の主面側を被覆するように絶縁膜が形成され、その絶縁膜上に接着層を介して支持基板が形成されている。また、基板１０の裏面側の層間絶縁膜２５面には絶縁膜が形成されている。

また、上記各実施例で説明した素子分離領域１４の深さは、上記素子分離領域１４をＳＴＩ構造で形成した場合、２００ｎｍ〜６００ｎｍとする。

上記実施例１〜７におけるＭＯＳ型トランジスタ１００は、実施例８、９で説明したように、ＮＭＯＳトランジスタ１００ＮとＰＭＯＳトランジスタ１００ＰとからなるＣＭＯＳ構成を採ることができる。次に、ＣＭＯＳトランジスタの製造方法の一例を、図１４の製造工程断面図によって説明する。

図１４（１）に示すように、ＳＯＩ基板のシリコン層１１にＮＭＯＳトランジスタ形成領域およびＰＭＯＳトランジスタ形成領域を分離する素子分離領域１４を形成した後、ゲート絶縁膜２１１を介してＮＭＯＳトランジスタ形成領域にゲート電極２１２Ｎを形成するとともに、ＰＭＯＳトランジスタ形成領域にゲート電極２１２Ｐを形成する。次いで、ＰＭＯＳトランジスタ形成領域を被覆しＮＭＯＳトランジスタ形成領域上を開口したマスク（図示せず）を用いて、例えばイオン注入法によって、例えば、ヒ素（Ａｓ）、リン（Ｐ）等のＮ型不純物を導入し、上記ゲート電極２１２Ｎの両側のシリコン層１１に、ショートチャネルを抑制するために、Ｈａｌｏと呼ばれるＰ型のホウ素（Ｂ）、二フッ化ホウ素（ＢＦ₂）をイオン注入して、さらにＤｅｅｐ領域よりは薄い濃度のＥｘｔｅｎｓｉｏｎ層をＮ型のヒ素（Ａｓ）、リン（Ｐ）等をイオン注入して、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｎ、２１４Ｎを形成する。その後、上記マスクを除去した後、ＮＭＯＳトランジスタ形成領域を被覆しＰＭＯＳトランジスタ形成領域上を開口したマスク（図示せず）を用いて、例えばイオン注入法によって、ショートチャネルを抑制するために、Ｈａｌｏと呼ばれるＮ型のヒ素（Ａｓ）、リン（Ｐ）をイオン注入して、さらにＤｅｅｐ領域よりは薄い濃度のＥｘｔｅｎｓｉｏｎ層をホウ素（Ｂ）、二フッ化ホウ素（ＢＦ₂））等をイオン注入して、低濃度拡散層領域（Ｅｘｔｅｎｓｉｏｎ/Ｈａｌｏ領域）２１３Ｐ、２１４Ｐを形成する。

次に、図１４（２）に示すように、各ゲート電極２１２Ｎ、２１２Ｐの両側にサイドウォール絶縁膜２３１を形成する。このサイドウォール絶縁膜２３１は、通常のゲートサイドウォールを形成する技術によることができる。すなわち、サイドウォール絶縁膜を形成するための絶縁膜を、上記ゲート電極２１２Ｎ、２１２Ｐを被覆するように全面に形成した後、各ゲート電極２１２Ｎ、２１２Ｐの両側のみにサイドウォール絶縁膜が残るようにエッチバックすればよい。

次に、図１４（３）に示すように、ＰＭＯＳトランジスタ形成領域を被覆しＮＭＯＳトランジスタ形成領域上を開口したマスク（図示せず）を用いて、例えばイオン注入法によって、ＮＭＯＳトランジスタ形成領域にのみ、ソース・ドレイン領域を形成するための不純物（例えば、ヒ素（Ａｓ）、リン（Ｐ）等）を導入する。この結果、上記ゲート電極２１２Ｎの両側に、上記低濃度拡散領域２１３Ｎ、２１４Ｎを介して、シリコン層１１のＮＭＯＳトランジスタ形成領域にソース・ドレイン領域２１５Ｎ、２１６Ｎが形成される。その後、上記マスクを除去した後、ＮＭＯＳトランジスタ形成領域を被覆しＰＭＯＳトランジスタ形成領域上を開口したマスク（図示せず）を用いて、例えばイオン注入法によって、ＰＭＯＳトランジスタ形成領域にのみ、ソース・ドレイン領域を形成するための不純物（例えば、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ₂）等）を導入する。この結果、上記ゲート電極２１２Ｐの両側に、上記低濃度拡散領域２１３Ｐ、２１４Ｐを介して、シリコン層１１のＰＭＯＳトランジスタ形成領域にソース・ドレイン領域２１５Ｐ、２１６Ｐが形成される。

次に、図１４（４）に示すように、通常のシリサイド化技術によって、上記ソース・ドレイン領域２１５Ｎ、２１６Ｎ、２１５Ｐ、２１６Ｐ上および上記ゲート電極２１２Ｎ、２１２Ｐ上にシリサイド層２１９、２２０、２１９、２２０および２２１、２２１を形成する。その後、絶縁膜上の余剰なシリサイド化に用いた金属膜を除去する。上記シリサイド化技術では、例えば、低温成膜が可能なニッケルシリサイド（ＮｉＳｉ）を形成する。もしくは、コバルトシリサイド、チタンシリサイド等を用いることもできる。

本発明の半導体集積回路装置およびその製造方法は、各種電子機器のＢｉ−ＣＭＯＳ型の半導体集積回路装置に適用できる。

本発明の半導体集積回路装置に係る第１実施例を示した概略構成断面図である。 本発明の半導体集積回路装置の製造方法に係る第１実施例を示した製造工程断面図である。 本発明の半導体集積回路装置の製造方法に係る第１実施例を示した製造工程断面図である。 本発明の半導体集積回路装置の製造方法に係る第１実施例を示した製造工程断面図である。 本発明の半導体集積回路装置に係る第２実施例を示した概略構成断面図である。 本発明の半導体集積回路装置に係る第３実施例を示した概略構成断面図である。 本発明の半導体集積回路装置の製造方法に係る第２実施例を示した製造工程断面図である。 本発明の半導体集積回路装置の製造方法に係る第３実施例を示した製造工程断面図である。 本発明の半導体集積回路装置の製造方法に係る第３実施例を示した製造工程断面図である。 本発明の半導体集積回路装置に係る第４実施例を示した概略構成断面図である。 本発明の半導体集積回路装置に係る第５実施例を示した概略構成断面図である。 本発明の半導体集積回路装置に係る第５実施例を示した回路図である。 本発明の半導体集積回路装置に係る第６実施例を示した概略構成断面図である。 本発明の半導体集積回路装置の製造方法に係るＣＭＯＳトランジスタの製造方法を示した製造工程断面図である。 従来のＢｉ−ＣＭＯＳ構造の半導体集積回路装置を示した概略構成断面図である。

符号の説明

１…半導体集積回路装置、１０…基板、１００…バイポーラトランジスタ、１１０…ベース層、１１１…ベース取り出し電極、１２０…エミッタ層、１２１…エミッタ取り出し電極、１３０…コレクタ層、１３１…コレクタ取り出し電極、２００…ＭＯＳ型トランジスタ

Claims (15)

1. バイポーラトランジスタとＭＯＳ型トランジスタとを同一基板に搭載した半導体集積回路装置であって、
   前記バイポーラトランジスタは、エミッタ層、ベース層、コレクタ層が前記基板主面に対して垂直方向に配列されたものからなり、
   前記ベース層に接続されるベース取り出し電極が前記基板の主面側に設けられ、
   前記エミッタ層に接続されるエミッタ取り出し電極が前記基板の主面側に設けられ、
   前記コレクタ層に接続されるコレクタ取り出し電極が前記基板の主面とは反対の裏面側に設けられた
   ことを特徴とする半導体集積回路装置。
2. 前記基板はＳＯＩ基板からなり、
   前記ＳＯＩ基板のシリコン層は素子分離領域によりバイポーラトランジスタ形成領域とＭＯＳ型トランジスタ形成領域とに分離され、
   前記バイポーラトランジスタ形成領域のシリコン層に前記バイポーラトランジスタが形成され、
   前記ＭＯＳ型トランジスタ形成領域のシリコン層に前記ＭＯＳ型トランジスタが形成される
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記ＭＯＳ型トランジスタ形成領域のシリコン層は、素子分離領域によりＮＭＯＳトランジスタ形成領域とＰＭＯＳトランジスタ形成領域とに分離され、前記ＮＭＯＳトランジスタ形成領域にはＮＭＯＳトランジスタが形成され、前記ＰＭＯＳトランジスタ形成領域にはＰＭＯＳトランジスタが形成される
   ことを特徴とする請求項２記載の半導体集積回路装置。
4. 前記バイポーラトランジスタのベースはＳｉＧｅ層またはＳｉＧｅＣ層で形成されている
   ことを特徴とする請求項１記載の半導体集積回路装置。
5. 前記トランジスタのソース・ドレイン領域はＳｉＧｅ層またはＳｉＧｅＣ層で形成されている
   ことを特徴とする請求項３記載の半導体集積回路装置。
6. 前記ベース層、エミッタ層、コレクタ層の各取り出し電極との接続領域にシリサイド層が形成されている
   ことを特徴とする請求項１記載の半導体集積回路装置。
7. 前記ＳＯＩ基板のシリコン層は前記ＭＯＳ型トランジスタの空乏層が延びる深さよりも浅い厚さを有する
   ことを特徴とする請求項２記載の半導体集積回路装置。
8. 前記ＳＯＩ基板のシリコン層は前記ＭＯＳ型トランジスタの空乏層が延びた状態で中性領域を有する
   ことを特徴とする請求項２記載の半導体集積回路装置。
9. 前記ＳＯＩ基板のシリコン層は前記ＭＯＳ型トランジスタの空乏層が延びた状態で中性領域を有し、ウエルが前記素子分離領域下で繋がっている
   ことを特徴とする請求項２記載の半導体集積回路装置。
10. 前記素子分離領域と前記ＳＯＩ基板の埋め込み絶縁層との間に前記シリコン層を有する
    ことを特徴とする請求項２記載の半導体集積回路装置。
11. 前記ＳＯＩ基板の埋め込み絶縁層の前記シリコン層とは反対側の面に層間絶縁膜が形成されている
    ことを特徴とする請求項２記載の半導体集積回路装置。
12. 前記層間絶縁膜は、比誘電率３．９以下の低誘電率膜が用いられている
    ことを特徴とする請求項１１記載の半導体集積回路装置。
13. ＳＯＩ基板のシリコン層のバイポーラトランジスタ形成領域にエミッタ層、ベース層、コレクタ層が前記ＳＯＩ基板主面に対して垂直方向に配列されて垂直方向に駆動されるものからなるバイポーラトランジスタを形成するとともに、前記シリコン層のＭＯＳ型トランジスタ形成領域にＭＯＳ型トランジスタを形成する工程と、
    前記ＳＯＩ基板の前記バイポーラトランジスタおよび前記ＭＯＳ型トランジスタを形成した側に支持基板を固着する工程と、
    前記ＳＯＩ基板の裏面を除去して前記ＳＯＩ基板の埋め込み絶縁層を露出させる工程と
    を備えたことを特徴とする半導体集積回路装置の製造方法。
14. 前記埋め込み絶縁層上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜および前記埋め込み絶縁層を貫通して前記コレクタ層に達するコレクタ取り出し電極を形成する工程と
    を備えたことを特徴とする請求項１３記載の半導体集積回路装置の製造方法。
15. 前記コレクタ取り出し電極を形成する前に、前記コレクタ層のコレクタ取り出し電極との接続領域にシリサイド層を形成する
    ことを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
    

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