CN108122831B - 形成保护层以防止形成泄漏路径 - Google Patents

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Abstract

在衬底上方形成栅极结构。栅极结构包括栅电极和位于栅电极上方的硬掩模。硬掩模包括第一介电材料。在栅极结构上方形成第一层间电介质(ILD)。第一ILD包括不同于第一介电材料的第二介电材料。在第一ILD中形成第一通孔。通过包括第一介电材料的间隔件围绕第一通孔的侧壁。在第一ILD上方形成第二ILD。在第二ILD中形成贯通孔。贯通孔暴露第一通孔。在贯通孔中形成保护层。去除保护层的底部。之后实施蚀刻工艺。保护层的剩余部分防止在蚀刻工艺期间蚀刻间隔件。本发明实施例涉及一种制造半导体器件的方法。

Description

形成保护层以防止形成泄漏路径
技术领域
本发明实施例涉及一种制造半导体器件的方法，更具体地，涉及形成保护层以防止形成泄漏路径。
背景技术
半导体集成电路(IC)产业已经经历了快速发展。IC材料和设计上的技术进步已经产生了一代又一代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂程度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演化过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。
然而，现有的半导体制造仍然可能具有特定缺点。一个缺点是，随着半导体器件按比例不断缩小，特定制造工艺可能导致意外的后果。例如，导电通孔/接触件的形成可以涉及蚀刻硬掩模。该蚀刻工艺可能导致其他组件(与硬掩模具有相同或类似的材料组成)被无意地蚀刻穿过。结果，可能产生泄漏路径，这可能产生不期望的电短路，不期望的电短路可导致降低的器件性能或故障。
因此，虽然现有的半导体器件及其制造通常已经满足它们的预期目的，但是它们还没有在每个方面完全令人满意。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：接收半导体器件，所述半导体器件包括第一层间电介质(ILD)和设置在所述第一层间电介质上方的第二层间电介质，其中，第一通孔设置在所述第一层间电介质中，并且其中，间隔件设置在所述第一通孔的侧壁上；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；在所述贯通孔中形成保护层；以及在形成所述保护层之后实施蚀刻工艺。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括第一介电材料；在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括不同于所述第一介电材料的第二介电材料；在所述第一层间电介质中形成第一通孔，其中，通过间隔件围绕所述第一通孔的侧壁，所述间隔件包括所述第一介电材料；在所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；在所述贯通孔中形成保护层；去除所述保护层的底部；以及之后实施蚀刻工艺，其中，所述保护层的剩余部分防止在蚀刻工艺期间蚀刻所述间隔件。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括氮化硅；在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括氧化硅；在所述第一层间电介质中形成第一通孔，其中，通过包括氮化硅的间隔件围绕所述第一通孔的侧壁；在所述第一层间电介质上方形成第二层间电介质，其中，所述第二层间电介质包括氮化硅；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述通孔并且暴露所述间隔件的第一部分；在所述贯通孔中形成保护层，其中，所述保护层包括聚合物；去除所述保护层的底部，其中，所述保护层的剩余部分仍覆盖所述间隔件的第一部分；以及实施蚀刻工艺以去除所述硬掩模的部分，从而暴露所述栅电极的部分，其中，所述聚合物对于所述氮化硅具有蚀刻选择性，从而使得所述保护层的剩余部分防止在所述蚀刻工艺期间所述间隔件被无意蚀刻。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以任意增大或减小。
图1-图4和图6是根据本发明的各个实施例的在各个制造阶段处的半导体器件的截面侧视图。
图5是示出泄漏路径的形成的半导体器件的截面侧视图。
图7示出了示例性FinFET器件的透视图。
图8是根据本发明的实施例的用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，示例性术语“在...下面”可包括在...之上和在...下面的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
随着半导体制造技术节点进展到较小的代，可以在单个IC芯片上实现更多的晶体管。这改进了IC芯片的性能，同时降低了它们的成本。然而，传统的半导体制造方法仍然可能具有缺点。例如，半导体器件的制造涉及形成互连结构以提供至半导体器件的各个部件(例如，栅极、源极、漏极)的电连接。其中，互连结构可以包括形成为电连接至半导体器件的导电通孔/接触件。通常通过在电绝缘层中蚀刻通孔/接触孔，并且然后用导电材料填充通孔/接触孔来形成通孔/接触件。随着半导体器件尺寸继续按比例缩小，通孔/接触孔的蚀刻(例如，在栅极上方的硬掩模中蚀刻开口)可能无意地刺穿具有与硬掩模相同或类似的材料组成的其他层。然后，这些无意地刺穿的层可能产生泄漏路径，当其由导电材料填充时，该泄漏路径变得导电(作为沉积工艺的结果形成通孔/接触件)。这种导电泄漏路径可能导致不期望的电短路(例如，半导体器件的栅极和其他通孔/接触件之间的短路)，这导致降低的器件性能或器件故障。
为了克服上述问题，本发明在通孔/接触孔的侧壁上形成保护层。该保护层防止层的无意蚀刻，并且因此降低形成将导致电短路的泄漏路径的可能性。下面参照图1-图5和图7-图8更详细地讨论本发明的各个方面。
图1-图6是在各个制造阶段期间的半导体器件35的简化的示意性截面侧视图。半导体器件35可以是集成电路(IC)芯片的部分，片上系统(SoC)或其部分。其可以包括诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、横向扩散的MOS(LDMOS)晶体管、高功率MOS晶体管或其他类型的晶体管的各个无源和有源微电子器件。应当理解，为了更好地理解本发明的发明构思，已经简化了图1-图6。因此，应当注意，可以在图1-图6所示的工艺之前、期间和之后提供额外的工艺以完成半导体器件35的制造，并且本文中可以仅简要描述一些其他工艺。
参考图1，半导体器件35包括衬底40。衬底40可以是掺杂有诸如硼的P型掺杂剂的硅衬底(例如P型衬底)。可选地，衬底40可以是另一合适的半导体材料。例如，衬底40可以是掺杂有诸如磷或砷的N型掺杂剂的硅衬底(N型衬底)。衬底40可以可选地由诸如金刚石或锗的一些其他合适的元素半导体；诸如碳化硅、砷化铟或磷化铟的合适的化合物半导体；或诸如碳化硅锗、磷砷化镓或磷化镓铟的合适的合金半导体制成。在一些实施例中，衬底40可以包括外延层(epi层)，可以应变衬底以用于性能增强，并且衬底40可以包括绝缘体上硅(SOI)结构。
衬底40的所示部分可以是有源区(OD)。可以在有源区中形成多个源极/漏极区(例如源极/漏极区50-51)。源极/漏极区50-51可以用作诸如FinFET晶体管的晶体管的源极/漏极组件。
在衬底40上方形成层间电介质(ILD)70。在一些实施例中，ILD 70包括氧化硅(SiO2)。可以通过合适的沉积工艺来形成ILD 70，接着进行诸如化学机械抛光(CMP)的抛光工艺以平坦化ILD 70的上表面。ILD 70还可以称为ILD0层。
在衬底40上方形成多个栅极结构，例如栅极结构100-103。栅极结构100-103包括栅极介电层110-113。可以通过例如原子层沉积(ALD)、化学汽相沉积(CVD)或物理汽相沉积(PVD)等的合适的沉积工艺形成栅极介电层110-113。在一些实施例中，栅极介电层110-113包括高k介电材料。高k介电材料是介电常数大于SiO2的介电常数(为约4)的材料。在实施例中，栅极介电层110-113包括氧化铪(HfO2)，其具有在从约18至约40的范围内的介电常数。在可选实施例中，栅极介电层110-113可以包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO和SrTiO的一种。
栅极结构100-103包括栅电极层120-123。栅电极层120-123分别位于栅极介电层110-113上方。在一些实施例中，栅电极层120-123包括金属栅电极。金属栅电极可以包括功函数金属组件和填充金属组件。功函数金属组件配置为调节其对应的FinFET的功函数以实现期望的阈值电压Vt。在各个实施例中，功函数金属组件可以包括：TiAl、TiAlN、TaCN、TiN、WN或W或它们的组合。填充金属组件配置为用作功能栅极结构320的主要导电部分。在各个实施例中，填充金属组件可以包括铝(Al)、钨(W)、铜(Cu)或它们的组合。
栅极结构100-103包括硬掩模130-133。硬掩模130-133分别位于栅电极层120-123上方。硬掩模130-133通过图案化工艺形成，并且可以包括介电材料。在一些实施例中，硬掩模130-133包括氮化硅(Si3N4)。在一些其他实施例中，硬掩模130-133包括氮化硅层和氧化硅层。
在一些实施例中，可以通过栅极替代工艺形成栅极结构100-103，其中通过栅极结构100-103替代伪栅极结构。例如，伪栅极结构的每个可以包括多晶硅伪栅电极。在形成源极/漏极区50-51之后，去除伪栅电极，并且栅电极120-123形成为替代伪栅电极。在一些其他实施例中，栅极替代工艺还可以涉及形成用于每个栅极结构的伪栅极介电层。伪栅极介电层可以包括氧化硅。还可以通过栅极介电层110-113(例如，包括高k介电材料)替代伪栅极介电层(与伪栅电极层一起被替代)。
在栅极结构100-103的侧壁上形成多个栅极间隔件。例如，在栅极结构100的相对侧壁上形成栅极间隔件150A-150A，在栅极结构101的相对侧壁上形成栅极间隔件151A-151A，在栅极结构102的相对侧壁上形成栅极间隔件152A-152A，并且在栅极结构103的相对侧壁上形成栅极间隔件153A-153A。栅极间隔件150A-153A和150B-153B包括介电材料。在一些实施例中，栅极间隔件150A-153A和150B-153B包括氮化硅(Si3N4)，其是与硬掩模130-133相同的材料。
多个通孔形成在衬底40上方，并且以提供至源极/漏极区50-51的电连接。例如，在源极/漏极区50上方(并且在栅极结构100-101之间)形成通孔180，并且在源极/漏极区51上方(并且在栅极结构102-103之间)形成通孔181。通孔180-181垂直地延伸穿过ILD 70。例如，可以通过在ILD 70中蚀刻开口(通孔)，并且后续用导电材料填充开口来形成通孔180-181。导电材料可以包括钨、铜、铝或它们的组合。
在ILD 70上方、栅极结构100-103上方以及通孔180-181上方形成蚀刻停止层200。蚀刻停止层200形成为用作双重图案化的蚀刻停止层。蚀刻停止层200包括介电材料。在一些实施例中，介电材料是氮化硅(Si3N4)，其是与硬掩模130-133相同的材料。
在蚀刻停止层200上方形成层间电介质(ILD)220。在一些实施例中，ILD 220包含氧化硅(SiO2)。可以通过合适的沉积工艺来形成ILD 220，接着进行诸如化学机械抛光(CMP)的抛光工艺，以平坦化ILD 220的上表面。ILD 220还可以称为ILD1层。
导电通孔230-231分别形成在通孔180-181上，以提供至通孔180-181(以及因此至源极/漏极区50-51)的电连接。通孔230-231垂直地延伸穿过ILD 220。例如，可以通过在ILD220中蚀刻开口(贯通孔)，并且后续用导电材料填充开口来形成通孔230-231。导电材料可以包括钨、铜、铝或它们的组合。在所示实施例中，通孔230的侧壁与间隔件240A-240B直接物理接触，并且通孔231的侧壁与间隔件241A-241B直接物理接触。可以首先形成间隔件240A-240B和241A-241B，并且稍后形成通孔230-231。间隔件240A-240B和241A-241B包括介电材料。在一些实施例中，介电材料是氮化硅(Si3N4)，其是与硬掩模130-133和蚀刻停止层200相同的材料。间隔件240A-240B和241A-241B的每个具有厚度245。在一些实施例中，厚度245在从0.5微米至100微米的范围内。
在ILD 220上方和在通孔230-231上方形成另一层间电介质(ILD)250。在一些实施例中，ILD 250包括氧化硅(SiO2)。可以通过合适的沉积工艺来形成ILD 250，接着通过诸如CMP的抛光工艺以平坦化ILD 250的上表面。ILD 250还可以称为ILD2层。
然后贯通孔270和273形成为通孔的部分，以提供至通孔230和栅极结构103的电连接。更详细地，使用蚀刻工艺，在ILD 250和220中蚀刻贯通孔273(垂直延伸穿过ILD 250和220)，直到到达蚀刻停止层200，这是由于ILD 250/220的氧化硅材料和蚀刻停止层200的氮化硅材料之间的蚀刻选择性。
通过形成贯通孔273的相同蚀刻工艺，在ILD 250中蚀刻贯通孔270(并且垂直延伸穿过ILD250)直到暴露通孔230，这是由于ILD250的氧化硅材料和通孔230的导电材料之间的蚀刻选择性。稍后用导电材料填充贯通孔270和273以在其中形成导电通孔。
应当理解，由于工艺限制，贯通孔270不与通孔230完美地对准。如果贯通孔270偏移(例如，横向地向左或向右)，则间隔件240A-240B的上表面的部分可以通过贯通孔270暴露。可选地，即使贯通孔270和通孔230之间的对准是完美的，贯通孔270仍然形成为比通孔230的上表面更宽，这也将暴露间隔件240A或240B的上表面的部分。当稍后实施蚀刻工艺时，间隔件240A-240B的这种无意暴露(通过贯通孔270暴露)可能导致形成泄漏路径。为了解决这个问题，本发明降低了暴露间隔件240A-240B的可能性，如下面更详细讨论的。
现参考图2，在贯通孔270中形成保护层300，并且在贯通孔273中形成保护层303。保护层300的形成是本发明的新颖方面之一，其不在传统半导体制造工艺中实施。在稍后将实施的通孔蚀刻工艺期间(下面更详细地讨论)，保护层300和303有助于防止各个元件的无意刺穿。换言之，保护层300-303降低了无意地产生稍后将导致不期望的电短路问题的泄漏路径的可能性。其中，即使贯通孔270相对于通孔230横向偏移，保护层300可以帮助覆盖间隔件240A-240B。这有助于防止间隔件240A-240B的无意蚀刻。将在下面参考图3-图4更详细地讨论保护层300-303的功能。
为了充分地发挥它们的保护功能，保护层300-303具有使得它们对于间隔件240A-240B、蚀刻停止层200和硬掩模130-133的材料具有足够的蚀刻选择性的材料组成。在所示实施例中，这意味着保护层300-303具有对于氮化硅的蚀刻选择性。这意味着保护层300-303和氮化硅在蚀刻工艺中将具有大致不同的蚀刻速率。在一些实施例中，将以比保护层300-303显著更高的速率(例如，10倍或20倍高)蚀刻掉氮化硅。作为实例，保护层300-303包括聚合物材料。在各个实施例中，聚合物材料可包括诸如CH4的甲烷，或其可包括诸如
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的亚甲基或亚甲基桥。在可选实施例中，保护层300-303可以包括相对于间隔件240A-240B和硬掩模130-133的材料具有足够高的蚀刻选择性的另一合适的材料(例如，相对于氮化硅具有高蚀刻选择性)。
可以使用沉积工艺310形成保护层300-303。在一些实施例中，在具有CH4前体的沉积室中实施沉积工艺310。沉积室可填充有等离子体(具有活性阴离子)。沉积工艺310可以具有在2毫托(m-Torr)和8m-Torr之间(例如5m-Torr)的压力。沉积工艺310可以使用在400瓦(W)和800W之间(例如600W)的热-色谱脉冲(TCP)射频(RF)功率。沉积工艺310可以具有在10秒和30秒之间(例如19秒)的工艺时间(或持续时间)。沉积工艺310可以具有在40摄氏度和60摄氏度之间的温度。
保护层300形成为具有厚度320。在一些实施例中，厚度320在4纳米(nm)和6nm之间的范围内。厚度范围配置为使得即使在去除保护层300的底部之后(在后续将实施的聚合物“穿透”工艺中)，保护层300的剩余部分仍然可以充分地覆盖间隔件240A或240B的任何潜在暴露部分。
现参考图3，实施蚀刻工艺330以“穿透”保护层300和303。如图3所示，通过蚀刻工艺330去除保护层300-303的底部(位于通孔230和蚀刻停止层200上方的部分)。保护层300-303的底部的去除暴露了蚀刻停止层200(并且还暴露通孔230)。蚀刻停止层200的暴露允许实施一个或多个后续蚀刻工艺以蚀刻穿过蚀刻停止层200并穿过硬掩模133，从而使得可以暴露栅电极123。同时，在实施蚀刻工艺330之后，仍然保留保护层300和303的侧部(设置在ILD250和220的侧壁上)，因此它们仍然可以在后续蚀刻工艺中起到它们的保护功能。
现参考图4，实施蚀刻工艺360以使贯通孔273进一步向下延伸穿过蚀刻停止层200并穿过硬掩模133。蚀刻工艺360配置为使得其蚀刻掉氮化硅(蚀刻停止层200和硬掩模133的材料组成)而基本上不蚀刻掉保护层300-303。因此，作为蚀刻工艺360的结果，暴露栅电极123。
如上所述，由保护层300提供的保护是重要的，因为它防止形成不期望的泄漏路径。更详细地，如果没有形成保护层300，则通过蚀刻工艺360将会无意地形成了泄漏路径。这在图5中示出，其中如果没有形成保护层300，作为蚀刻工艺360的结果可以形成示例性泄漏路径400。
例如，如上所述，贯通孔270可以无意地暴露间隔件240A或间隔件240B的部分。由于用于间隔件240A-240B、蚀刻停止层200和硬掩模130-133的材料组成是氮化硅，这意味着如果间隔件240A或240B由贯通孔270暴露，通过蚀刻工艺360对硬掩模133进行“开口”以暴露栅电极123也可无意地蚀刻掉间隔件240A或240B。在所示的实例中，在蚀刻工艺360期间，间隔件240B的部分(由于通过贯通孔270暴露)被蚀刻掉，同时也一起蚀刻掉蚀刻停止层200、硬掩模131和可能的间隔件151A的部分。因此，暴露栅电极121的部分。当稍后实施沉积工艺以用导电材料填充通孔270和273时，导电材料还将填充泄漏路径400。因此，栅电极121将通过填充泄漏路径400的导电材料电连接至通孔230。换言之，栅电极121将与通孔230电短路，这可能产生不可预见的问题，并且可能导致IC故障或甚至遭受失败。
再次参考图4,，本发明通过形成保护层300以覆盖间隔件240A-240B的潜在暴露部分来解决这个问题。随着实施蚀刻工艺360以进一步向下蚀刻贯通孔273(直到暴露栅电极123)，保护层300保护下面的间隔件240A-240B免于蚀刻。如上所述，这是由于保护层300(具有聚合物材料组成)和间隔件240A-240B(具有氮化硅材料组成)之间的蚀刻选择性。因此，不可能形成泄漏路径(例如，类似于上面参考图5讨论的泄漏路径400的泄漏路径)。因此，将不会发生通孔230和栅电极120-121之间的电短路。
现参考图6，去除保护层300-303。例如，可以使用氧和/或氢等离子体来实施保护层300-303的去除。然后，实施沉积工艺450以填充贯通孔270和273，以在其中形成导电通孔470和473。通孔470电连接至通孔230和180，并且因此通过通孔230和180提供至源极/漏极区50的电连接。通孔473电连接至栅电极123。再次，如果没有形成保护层300，则通孔230和470可能与栅电极120或121电短路。这将在栅极100/101和源极/漏极区域50之间产生电短路，这将干扰晶体管的预期操作。保护层300的形成防止了这种潜在的器件缺陷的发生，并且因此改进了半导体器件35的质量和完整性。
应当理解，上述工艺可以应用于如半导体器件35的FinFET器件。FinFET器件的使用在半导体产业中越来越受欢迎。FinFET器件是鳍式场效应晶体管器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。
参考图7，示出了示例性FinFET器件550的透视图。FinFET器件550是在衬底(诸如块状衬底)上方构建的非平面多栅极晶体管。薄硅“鳍式”结构(称为鳍)形成了FinFET器件550的主体。鳍具有鳍宽W鳍。FinFET器件550的栅极560包裹环绕这个鳍。Lg表示栅极560的长度(或宽度，取决于透视图)。栅极560可以包括栅电极组件560A和栅极介电组件560B。栅极电介质560B具有厚度tox。栅极560的部分位于诸如浅沟槽隔离(STI)的介电隔离结构上。在栅极560的相对侧上的鳍的延伸件中形成FinFET器件550的源极570和漏极580。鳍自身用作沟道。通过鳍的尺寸确定FinFET器件550的有效沟道长度。
FinFET器件提供了超过传统的金属氧化物半导体场效应晶体管(MOSFET)器件(还称为平面器件)的若干优势。这些优势可包括更好的芯片区域效率、改进的载流子迁移率和与平面器件的制造处理兼容的制造处理。因此，期望使用FinFET器件为IC芯片的部分或整个IC芯片设计集成电路(IC)芯片。然而，应当理解，上面讨论的本发明的工艺还可以应用于非FinFET器件，例如传统的平面器件。
图8是根据本发明的各个方面的用于制造半导体器件的方法600的流程图。方法600包括接收半导体器件的步骤610，半导体器件包括第一层间电介质(ILD)和设置在第一ILD上方的第二ILD。第一通孔设置在第一ILD中，并且其中间隔件设置在第一通孔的侧壁上。在一些实施例中，间隔件具有第一材料组成，并且第一ILD或第二ILD具有不同于第一材料组成的第二材料组成。
方法600包括在第二ILD中形成贯通孔的步骤620。贯通孔暴露第一通孔。
方法600包括在贯通孔中形成保护层的步骤630。在一些实施例中，保护层的形成包括形成保护层，该保护层包括不同于第一介电材料的材料。
方法600包括在形成保护层之后实施蚀刻工艺的步骤640。在一些实施例中，蚀刻工艺配置为蚀刻掉第一介电材料，并且间隔件包括第一介电材料。在一些实施例中，在蚀刻工艺期间，保护层的材料相对于第一介电材料具有蚀刻选择性。在一些实施例中，第一介电材料包括氮化硅，并且保护层的材料包括聚合物。
在一些实施例中，半导体器件还包括设置在第一ILD下面的栅极。该栅极包括栅电极和设置在栅电极上方的硬掩模，并且蚀刻工艺去除硬掩模的部分以暴露栅电极。在一些实施例中，硬掩模和间隔件具有相同的材料组成。
应该理解，可以步骤610-640之前、期间或之后实施额外的步骤。例如，方法600可以包括以下步骤：在蚀刻工艺之前，去除保护层的底部。在形成保护层之前，通过贯通孔暴露间隔件的第一部分。在去除底部之后，保护层的剩余部分仍然覆盖间隔件的第一部分。在一些实施例中，保护层的剩余部分保护间隔件的第一部分在蚀刻工艺中免于蚀刻。作为另一实例，方法600可以包括去除保护通孔，并且然后在贯通孔中形成第二导电通孔的步骤。
基于以上讨论，可以看出，本发明提供了超过传统的半导体器件制造的优势。然而，应当理解，其他实施例可以提供额外的优势，并且不是所有的优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是通过如上所述在贯通孔中形成保护层，本发明防止形成可能导致电短路的泄漏路径。保护层覆盖通孔周围的间隔件，否则可以通过贯通孔暴露。由于间隔件和硬掩模具有相同的材料组成(例如，氮化硅)，所以实施对硬掩模(作为形成通孔的部分以提供至栅电极的电连接)进行开口的蚀刻工艺还可能无意地蚀刻掉无意暴露的间隔件，其可以在通孔和下面的栅电极之间形成泄漏路径。当实施后续沉积工艺以填充贯通孔时，栅电极可能与通孔电短路。这里，保护层的存在大致降低了这种风险，因为在蚀刻工艺期间保护层相对于间隔件和硬掩模具有高的蚀刻选择性。因此，保护层可以防止在蚀刻工艺期间无意蚀刻间隔件，从而降低在通孔和栅电极之间产生电短路情况的可能性。其他优势包括与现有处理步骤的兼容性和易于实现。因此，实施本发明将不会显著地增加制造成本。
本发明的一个方面涉及一种制造半导体器件的方法。接收半导体器件。半导体器件包括第一层间电介质(ILD)和设置在第一ILD上方的第二ILD。第一通孔设置在第一ILD中，并且间隔件设置在第一通孔的侧壁上。在第二ILD中形成贯通孔。贯通孔暴露第一通孔。在贯通孔中形成保护层。在形成保护层之后实施蚀刻工艺。
本发明的另一方面涉及一种制造半导体器件的方法。在衬底上方形成栅极结构。栅极结构包括栅电极和位于栅电极上方的硬掩模。硬掩模包括第一介电材料。在栅极结构上方形成第一层间电介质(ILD)。第一ILD包括不同于第一介电材料的第二介电材料。在第一ILD中形成第一通孔。通过包括第一介电材料的间隔件围绕第一通孔的侧壁。在第一ILD上方形成第二ILD。在第二ILD中形成贯通孔。贯通孔暴露第一通孔。在贯通孔中形成保护层。去除保护层的底部。此后，实施蚀刻工艺。保护层的剩余部分防止在蚀刻工艺期间蚀刻间隔件。
本发明的另一方面涉及一种制造半导体器件的方法。在衬底上方形成栅极结构。栅极结构包括栅电极和位于栅电极上方的硬掩模。硬掩模包括氮化硅。在栅极结构上方形成第一层间电介质(ILD)。第一ILD包括氧化硅。在第一ILD中形成第一通孔。通过包括氮化硅的间隔件围绕第一通孔的侧壁。在第一ILD上方形成第二ILD。第二ILD包括氮化硅。在第二ILD中形成贯通孔。贯通孔暴露通孔并暴露间隔件的第一部分。在贯通孔中形成保护层。保护层包括聚合物。去除保护层的底部。保护层的剩余部分仍然覆盖间隔件的第一部分。实施蚀刻工艺以去除硬掩模的部分，从而使得暴露栅电极的部分。聚合物具有对于氮化硅的蚀刻选择性，从而使得保护层的剩余部分防止在蚀刻工艺期间无意蚀刻间隔件。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：接收半导体器件，所述半导体器件包括第一层间电介质(ILD)和设置在所述第一层间电介质上方的第二层间电介质，其中，第一通孔设置在所述第一层间电介质中，并且其中，间隔件设置在所述第一通孔的侧壁上；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；在所述贯通孔中形成保护层；以及在形成所述保护层之后实施蚀刻工艺。
在上述方法中，还包括：在所述蚀刻工艺之前，去除所述保护层的底部。
在上述方法中，在形成所述保护层之前，通过所述贯通孔暴露所述间隔件的第一部分；以及在去除所述底部之后，所述保护层的剩余部分仍然覆盖所述间隔件的第一部分。
在上述方法中，所述保护层的所述剩余部分保护所述间隔件的所述第一部分在所述蚀刻工艺中免受蚀刻。
在上述方法中，所述蚀刻工艺配置为蚀刻掉第一介电材料；以及所述间隔件包括所述第一介电材料。
在上述方法中，所述保护层的形成包括形成所述保护层，所述保护层的材料不同于所述第一介电材料。
在上述方法中，在所述蚀刻工艺期间，所述保护层的材料对于所述第一介电材料具有蚀刻选择性。
在上述方法中，所述第一介电材料包括氮化硅；以及所述保护层的材料包括聚合物。
在上述方法中，所述间隔件具有第一材料组成，并且所述第一层间电介质或所述第二层间电介质具有不同于所述第一材料组成的第二材料组成。
在上述方法中，所述半导体器件还包括设置在所述第一层间电介质下面的栅极；所述栅极包括栅电极和位于所述栅电极上方的硬掩模；以及所述蚀刻工艺去除所述硬掩模的部分以暴露所述栅电极。
在上述方法中，所述硬掩模和所述间隔件具有相同的材料组成。
在上述方法中，还包括：在所述贯通孔中形成第二导电通孔。
在上述方法中，还包括：在形成所述第二导电通孔之前，去除所述保护层。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括第一介电材料；在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括不同于所述第一介电材料的第二介电材料；在所述第一层间电介质中形成第一通孔，其中，通过间隔件围绕所述第一通孔的侧壁，所述间隔件包括所述第一介电材料；在所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；在所述贯通孔中形成保护层；去除所述保护层的底部；以及之后实施蚀刻工艺，其中，所述保护层的剩余部分防止在蚀刻工艺期间蚀刻所述间隔件。
在上述方法中，所述蚀刻工艺配置为蚀刻掉所述第一介电材料；以及在所述蚀刻工艺期间，所述保护层包括对所述第一介电材料具有蚀刻选择性的材料。
在上述方法中，所述第一介电材料包括氮化硅；以及所述保护层的材料包括聚合物。
在上述方法中，所述蚀刻工艺配置为蚀刻掉所述硬掩模的部分以暴露所述栅电极。
在上述方法中，还包括：在所述蚀刻工艺之后，去除所述保护层；以及在去除所述保护层之后，在所述贯通孔中形成第二导电通孔。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括氮化硅；在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括氧化硅；在所述第一层间电介质中形成第一通孔，其中，通过包括氮化硅的间隔件围绕所述第一通孔的侧壁；在所述第一层间电介质上方形成第二层间电介质，其中，所述第二层间电介质包括氮化硅；在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述通孔并且暴露所述间隔件的第一部分；在所述贯通孔中形成保护层，其中，所述保护层包括聚合物；去除所述保护层的底部，其中，所述保护层的剩余部分仍覆盖所述间隔件的第一部分；以及实施蚀刻工艺以去除所述硬掩模的部分，从而暴露所述栅电极的部分，其中，所述聚合物对于所述氮化硅具有蚀刻选择性，从而使得所述保护层的剩余部分防止在所述蚀刻工艺期间所述间隔件被无意蚀刻。
在上述方法中，还包括：在所述蚀刻工艺之后，去除所述保护层；以及之后在所述贯通孔中形成第二导电通孔。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
接收半导体器件，所述半导体器件包括第一层间电介质(ILD)和设置在所述第一层间电介质上方的第二层间电介质，其中，第一通孔设置在所述第一层间电介质中，并且其中，间隔件设置在所述第一通孔的侧壁上；
在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；
在所述贯通孔中形成保护层；以及
在去除所述保护层的底部之后实施蚀刻工艺，
其中，在形成所述保护层之前，通过所述贯通孔暴露所述间隔件的第一部分；以及
在去除所述底部之后，所述保护层的剩余部分仍然覆盖所述间隔件的第一部分。
2.根据权利要求1所述的方法，还包括：在所述蚀刻工艺之后，去除所述保护层的剩余部分。
3.根据权利要求1所述的方法，其中：
形成所述保护层包括将甲烷、亚甲基或亚甲基桥形成为所述保护层。
4.根据权利要求3所述的方法，其中，所述保护层的所述剩余部分保护所述间隔件的所述第一部分在所述蚀刻工艺中免受蚀刻。
5.根据权利要求1所述的方法，其中：
所述蚀刻工艺配置为蚀刻掉第一介电材料；以及
所述间隔件包括所述第一介电材料。
6.根据权利要求5所述的方法，其中，所述保护层的形成包括形成所述保护层，所述保护层的材料不同于所述第一介电材料。
7.根据权利要求6所述的方法，其中，在所述蚀刻工艺期间，所述保护层的材料对于所述第一介电材料具有蚀刻选择性。
8.根据权利要求6所述的方法，其中：
所述第一介电材料包括氮化硅；以及
所述保护层的材料包括聚合物。
9.根据权利要求1所述的方法，其中，所述间隔件具有第一材料组成，并且所述第一层间电介质或所述第二层间电介质具有不同于所述第一材料组成的第二材料组成。
10.根据权利要求1所述的方法，其中：
所述半导体器件还包括设置在所述第一层间电介质下面的栅极；
所述栅极包括栅电极和位于所述栅电极上方的硬掩模；以及
所述蚀刻工艺去除所述硬掩模的部分以暴露所述栅电极。
11.根据权利要求10所述的方法，其中，所述硬掩模和所述间隔件具有相同的材料组成。
12.根据权利要求1所述的方法，还包括：在所述贯通孔中形成第二导电通孔。
13.根据权利要求12所述的方法，还包括：在形成所述第二导电通孔之前，去除所述保护层。
14.一种制造半导体器件的方法，包括：
在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括第一介电材料；
在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括不同于所述第一介电材料的第二介电材料；
在所述第一层间电介质中形成第一通孔，其中，通过间隔件围绕所述第一通孔的侧壁，所述间隔件包括所述第一介电材料；
在所述第一层间电介质上方形成第二层间电介质；
在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述第一通孔；
在所述贯通孔中形成保护层；
去除所述保护层的底部；以及
之后实施蚀刻工艺，其中，所述保护层的剩余部分防止在蚀刻工艺期间蚀刻所述间隔件。
15.根据权利要求14所述的方法，其中：
所述蚀刻工艺配置为蚀刻掉所述第一介电材料；以及
在所述蚀刻工艺期间，所述保护层包括对所述第一介电材料具有蚀刻选择性的材料。
16.根据权利要求15所述的方法，其中：
所述第一介电材料包括氮化硅；以及
所述保护层的材料包括聚合物。
17.根据权利要求14所述的方法，其中，所述蚀刻工艺配置为蚀刻掉所述硬掩模的部分以暴露所述栅电极。
18.根据权利要求14所述的方法，还包括：
在所述蚀刻工艺之后，去除所述保护层；以及
在去除所述保护层之后，在所述贯通孔中形成第二导电通孔。
19.一种制造半导体器件的方法，包括：
在衬底上方形成栅极结构，所述栅极结构包括栅电极和位于所述栅电极上方的硬掩模，其中，所述硬掩模包括氮化硅；
在所述栅极结构上方形成第一层间电介质(ILD)，其中，所述第一层间电介质包括氧化硅；
在所述第一层间电介质中形成第一通孔，其中，通过包括氮化硅的间隔件围绕所述第一通孔的侧壁；
在所述第一层间电介质上方形成第二层间电介质，其中，所述第二层间电介质包括氮化硅；
在所述第二层间电介质中形成贯通孔，所述贯通孔暴露所述通孔并且暴露所述间隔件的第一部分；
在所述贯通孔中形成保护层，其中，所述保护层包括聚合物；
去除所述保护层的底部，其中，所述保护层的剩余部分仍覆盖所述间隔件的第一部分；以及
实施蚀刻工艺以去除所述硬掩模的部分，从而暴露所述栅电极的部分，其中，所述聚合物对于所述氮化硅具有蚀刻选择性，从而使得所述保护层的剩余部分防止在所述蚀刻工艺期间所述间隔件被无意蚀刻。
20.根据权利要求19所述的方法，还包括：
在所述蚀刻工艺之后，去除所述保护层；以及
之后在所述贯通孔中形成第二导电通孔。
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