JP2011044494A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】低コストで性能向上が可能なBiCMOS型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】n型の半導体基板1の表面から所定の深さに、コレクタ領域を構成するn型の不純物領域26を備える。当該不純物領域26の上方、かつ半導体基板1に形成されたシャロートレンチ分離14で挟まれた領域18にはp型のベース領域20を備える。ベース領域20には、n型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域26がベース領域20下からシャロートレンチ分離14下まで延在し、当該シャロートレンチ分離14を貫通して不純物領域26に電気的に接続するコンタクトプラグ52を備える。
【選択図】図15
【解決手段】n型の半導体基板1の表面から所定の深さに、コレクタ領域を構成するn型の不純物領域26を備える。当該不純物領域26の上方、かつ半導体基板1に形成されたシャロートレンチ分離14で挟まれた領域18にはp型のベース領域20を備える。ベース領域20には、n型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域26がベース領域20下からシャロートレンチ分離14下まで延在し、当該シャロートレンチ分離14を貫通して不純物領域26に電気的に接続するコンタクトプラグ52を備える。
【選択図】図15
Description
本発明は、半導体装置およびその製造方法に関し、特に、ヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor;HBT)単体およびこのバイポーラトランジスタとともにMOS型トランジスタ(Metal Oxide Semiconductor Field Effect Transistor;MOSFET)を備えるバイシーモス(以下、BiCMOS)型半導体集積回路装置の構造とその製造方法に関する。
インターネット通信網高速化や移動体通信端末などによる大容量データの高速送受信処理など超高速通信技術の発達に伴い、高速動作性・高電流駆動能力を有するバイポーラトランジスタの開発が進んでいる。特に、シリコンとゲルマニウム、それにさらにカーボンを添加した組み合わせなどの2つの異なった材料からなるpnヘテロ接合で構成されたHBTは優れた高速動作性・高電流駆動能力を有する。例えば、Si/SixGey(以下、SiGeという。)もしくはSi/SixGeyCz(以下、SiGeCという。)などのヘテロ接合構造を用いたHBTは、従来GaAs等の化合物半導体を用いたトランジスタでなければ動作させることのできなかった高周波領域でも動作が可能である。また、上述のシリコン系のHBTはシリコン基板上に形成するため、CMOSトランジスタとの製造工程の面での親和性も高く、既に確立されているSiプロセスの特長をそのまま保持・利用できる。したがって、低コスト化の面で大きな利点を有している。
シリコン系のHBTでは一般に、エピタキシャル成長により形成された、SiGe、SiGeCといったIV族同士のヘテロ接合構造がベース層に適用される。SiGe、SiGeCを使用したヘテロ接合構造は、Si中にGeやCを添加して含有量や濃度分布を調整する。これにより、引っ張り応力や圧縮歪み応力をSi単結晶に与えることができ、バンドギャップを連続的に調整できる。SiGe系では圧縮応力となるのが一般的である。Geは格子定数がSiの格子定数よりも大きいので、SiGe層は圧縮歪みのもとで形成される。
このヘテロ接合構造を採用することで、エミッタ−ベース間で形成されるpn接合の接合平面に対し直角方向へのバンドギャップの連続変化により、キャリアの電界加速効果が得られる。また、このヘテロ接合構造を採用することでキャリアのベース走行時間の短縮できるとともに、ホールのエミッタへの逆注入を制限するポテンシャル障壁を形成することができ、ベース層の低抵抗化のためにベース層内の不純物濃度を増大させてもトランジスタの電流利得(hFE)を高く維持することができる。その結果、高ft(遮断周波数)、高fmax(最大発振周波数)を有する優れた高周波特性のデバイスを得ることができる。
図16〜図24は、従来のHBT(SiGe縦型HBT)を含むBiCMOS集積回路装置の製造過程の一例を示す工程断面図である。これらの図面を用いて従来の製造工程および従来法が有する問題点について説明する。なお、縦型HBTとはヘテロ接合バイポーラ素子を形成するnpnの接合界面の主要部分がSi基板の主面に対して平行であり、それに伴いキャリアの流れが縦方向となるHBT素子を指す。また、図16から図24では、BiCMOS集積回路装置のうちHBTが形成される領域のみを示している。
図16に示すように、BiCMOS集積回路装置のHBT形成部では、(001)結晶面を主面とするSi半導体基板100の上部にn+埋め込みコレクタ層101が形成される。n+埋め込みコレクタ層101は、例えばリン(P)やヒ素(As)などのn型不純物を、Si半導体基板100中に注入および拡散させることで形成される。また、n+埋め込みコレクタ層101上にはn-エピタキシャル層102が形成されている。当該構造を有する基板の表面部には、素子分離が形成される。図16の例では、素子分離は、酸化シリコンが埋め込まれたシャロートレンチ103の部分と、ディープトレンチ106の部分から構成されている。ディープトレンチ106は、ノンドープポリシリコン膜104とこれを取り囲む酸化シリコン膜105とにより構成される。図16の例では、n-エピタキシャル層102に、シャロートレンチ103で分離されたSi基板領域107、108が形成されている。Si基板領域107はHBT素子形成領域であり、Si基板領域108はHBT素子のn+コレクタ引出層として使用される領域である。なお、Si基板領域108にはn+不純物層120が形成されている。従来技術では、MOSFETのソース・ドレインはHBT形成前にイオン注入によって形成されている。そして、n+不純物層120は、そのn型MOSFETのソース・ドレイン注入工程において、n型不純物がn-エピタキシャル層102の表面部に同時に導入されることで形成されている。従来技術では、このn+不純物層120をn+コレクタ引出層として使用している。
なお、文中、図中のn-やn+、p-やp+などの添字“−”や添字“+”は濃度を表している。低濃度を意味する添字“−”は、おおよそ1016〜1018cm-3のオーダーの濃度を示し、高濃度を意味する添字“+”は、おおよそ1019〜1020cm-3のオーダーの濃度を示している。
また、図16に示すように、基板表面にはさらにプロテクトレイヤーが形成される。このプロテクトレイヤーは下層から順に、酸化シリコン膜118、ノンドープポリシリコン膜119が堆積された膜である。当該プロテクトレイヤーには、HBT素子形成領域107が露出する開口部がドライエッチングにより形成される。このプロテクトレイヤーは、HBT素子形成においてプロセス加工上必要であるが、完成後の素子構成要素とはならない犠牲的な保護膜である。
次に、図17に示すように、HBT素子形成領域107上に、SiGe層あるいはSiGeC層からなるヘテロ接合構造124がエピタキシャル成長により形成される。続いて図18に示すように、全面に酸化シリコン膜125が堆積される。当該酸化シリコン膜125には、ウェットエッチングによりHBT素子形成領域107の特定部分(図18では、ヘテロ接合構造124メサ部の傾斜を含む部分)を露出する開口が形成される。当該開口が形成された後、図19に示すように、さらにHBT形成部全体にノンドープポリシリコン膜126と酸化シリコン膜127が堆積される。当該層膜は、HBT素子のベース引出電極として使用される。
次いで、ヘテロ接合構造124上のノンドープポリシリコン膜126と酸化シリコン膜127の一部が選択的にエッチング除去され、ヘテロ接合構造124からなるベース領域の約半分の領域を占めるエミッタ用開口領域が形成される。当該エッチングにおいて、酸化シリコン膜125はドライエッチングストッパ膜として機能する。その後、薄い酸化シリコン膜128およびn型の不純物がドープされたポリシリコン膜(図示せず)が全面に堆積され、n型ドープトポリシリコン膜が異方性エッチングで全面エッチバックされる。これにより、エミッタ用開口領域内にn型ドープトポリシリコンからなるサイドウォールスペーサ129が形成される。このとき、エミッタ用開口領域内で対向するサイドウォールスペーサ129の間隔が、エミッタ幅W(紙面と平行方向の開口幅)およびエミッタ長L(紙面と垂直方向の開口幅)を決定する。
エミッタ開口領域が形成されると、図20に示すように、前記サイドウォールスペーサ129の間に露出した酸化シリコン膜128、125が除去された後、エミッタ電極として用いるn型の不純物がドープされたポリシリコン膜が堆積される。当該n型ポリシリコン膜の、エミッタ開口領域およびヘテロ接合構造124の部分を被覆するレジストマスク(図示せず)が形成され、当該レジストマスクを用いたエッチングにより、n型ポリシリコン膜および酸化シリコン膜127が除去されて、エミッタ開口領域およびヘテロ接合構造124の部分にエミッタ電極130が形成される。
さらに、図21に示すように、ポリシリコン膜126の一部で構成されるベース外部電極131が残存するようにレジストマスク(図示せず)が形成され、図中の概ね右半分のノンドープポリシリコン膜126、酸化シリコン膜125およびノンドープポリシリコン膜119がエッチング除去される。
そして、図22に示すように、コレクタ引出層形成領域108上の酸化シリコン膜118が選択的に除去される。その後、酸化シリコン膜121が全面に堆積され、HBT形成領域に開口部を有するレジストマスク(図示せず)が形成される。当該レジストマスク使用した異方性ドライエッチングにより、エミッタ電極130の側壁にサイドウォール132が形成されるとともに、コレクタ引出層形成領域108にコレクタ引出層120に電気的に接続するコンタクトプラグを形成するための開口部140が形成される。
この後、スパッタリング法により、基板上の全面にコバルト(Co)膜、チタン(Ti)膜が順に積層されて加熱処理が実施される。これにより、エミッタ電極130の上面に露出したポリシリコン膜およびコレクタ引出層120のSiと、TiもしくはCoとが反応し、図23に示すようにシリサイド層133、134、135が形成される。その後、既知の技術であるCMP技術で平坦化された層間膜136に各シリサイド層133、134、135に対するコンタクトホール137、138、139が形成される。ここでは、図24に示すコンタクトホール139に、コレクタの基板側の引出配線として機能するコンタクトプラグが形成されることになる。
しかしながら、上述の従来技術には以下の課題があった。
まず、製造面での課題を説明する。上記従来構造では、図16に示すようにコレクタ層を形成するために、n+埋め込みコレクタ層101およびn-エピタキシャル層102の形成が必要である。n+埋め込みコレクタ層101は全面イオン注入により形成することができるが、この場合、当然に半導体基板全面にn+埋め込みコレクタ層101が形成される。しかしながら、BiCMOSとして半導体装置を形成する場合、n+埋め込みコレクタ層101は、HBT素子には必須であるが、同一基板に形成されるMOSFETには特性上寄与せず不要である。そのため、従来、n+埋め込みコレクタ層101は、HBT形成領域を開口し、かつMOSFET形成領域をマスキングするレジストマスクを形成した状態でn型不純物注入を行うことでHBT形成領域のみに形成して、その後、不純物の活性化アニール工程を実施している。また、n-エピタキシャル層102は専用の結晶成長装置で成長させるが、高い制御性が要求されるため結晶成長に長時間を要する。したがって、n+埋め込みコレクタ層101およびn-エピタキシャル層102形成工程は製造コスト上昇の要因となっている。
また、n+埋め込みコレクタ層101は、上述のように、レジストマスクを用いたイオン注入により、パターンの形成されていない半導体基板に選択的に形成されるため、レジストマスクが除去されると、n+埋め込みコレクタ層101の半導体基板上での境界を認識することができない。そのため、n+埋め込みコレクタ層101と、後工程の素子分離領域、MOSFET形成領域との相対的な位置合わせを実現するため、製造工程の一番最初の工程において、位置合わせの基準となるマークを半導体基板上に予め形成していた。そのため、マーク形成用のマスキング工程、加工工程(主にドライエッチング工程)も必要であり、コスト上昇の要因になっている。
BiCMOS集積回路の場合、製造コスト低減には、HBT等のバイポーラ素子とMOS型素子に、可能な限り、共用可能な工程を採用することが望ましい。つまり、バイポーラ素子とMOS型素子との一方に寄与するだけの工程を削減し、工程の共有化が実現できることが望ましい。
一方、性能面の課題としては、以下のものがある。上記従来構造では、HBT素子のコレクタ電極は、n+コレクタ引出層120、n+埋め込みコレクタ層101およびn-エピタキシャル層102を介してベースと導通している。NPNトランジスタでは、エミッタから注入された電子がベースを通過し、コレクタ領域で加速されてコレクタに到着する。上位従来構造ではエミッタとベースの配置が垂直構造のため、図23に示すようにベース直下からn-エピタキシャル層102、n+埋め込みコレクタ層101、n-エピタキシャル層102、n+コレクタ引出層120と各層を経由してコレクタ引出用のシリサイド層135に至ることになる。そのため、電流経路が長く、直列抵抗が大きくなる。より高いft等の高周波特性を得るためには寄生抵抗をより低減することが好ましい。従来構造においても、n+埋め込みコレクタ層101により低インピーダンス領域を設け直列インピーダンスを低下させているものの、ベース−コレクタ間の実効的な距離が離れているためベース−コレクタ間に発生する寄生抵抗を下げることは困難である。このため、安価にベース−コレクタ間の寄生抵抗を下げるようなデバイス構造が望まれる。
本発明は、上記従来の事情を鑑みて提案されたものであって、特に、同一半導体基板上にMOS型素子とともに形成されるHBTの製造コストを低減し、さらにHBTの寄生抵抗を低減して高周波特性を向上させることができる半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するために本発明は以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は、第1導電型の半導体層を備える。当該半導体層には、当該半導体層の表面から所定の深さに不純物濃度ピークを有する第1導電型不純物領域を備える。当該第1導電型不純物領域はコレクタ領域を構成する。また、第1導電型不純物領域の上方、かつ半導体層に形成された素子分離領域で挟まれた領域には、第1導電型とは反対導電型の第2導電型ベース領域を備える。さらに、第2導電型ベース領域に接触して形成された、第1導電型の半導体膜からなるエミッタ電極を備える。そして、当該半導体装置は、第1導電型不純物領域が上記素子分離領域下の半導体層まで延在し、当該素子分離領域を貫通して第1導電型不純物領域に電気的に接続する電極を有している。例えば、第1導電型不純物領域は前記素子分離領域底部の深さに濃度ピークを有する。
一方、他の観点では、本発明は上記半導体装置の製造に好適な半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、第1導電型の半導体層に、所定の間隔をおいて第1素子分離領域が形成される。次いで、半導体層の表面から所定の深さに第1導電型の不純物を導入することにより、第1素子分離領域の間の半導体層にコレクタ領域を構成する第1導電型不純物領域が形成される。また、少なくとも第1素子分離領域上部と第1導電型不純物領域上方の半導体層の一部とにわたって第2素子分離領域が形成される。第1導電型不純物領域の上方、かつ第2素子分離領域で挟まれた領域には、第1導電型とは反対導電型の第2導電型ベース領域が形成される。そして、第2導電型ベース領域に接触して、第1導電型の半導体膜からなるエミッタ電極が形成される。例えば、第1導電型不純物領域は、第2素子分離領域底部の深さに濃度ピークを有する。
また、本発明に係る他の半導体装置の製造方法では、まず、第1導電型の半導体層に、所定の間隔をおいて第1素子分離領域が形成される。次いで、少なくとも第1素子分離領域の上部を含む領域に、第2素子分離用の溝が形成される。当該溝の底部に露出した半導体層を通じて第1導電型の不純物を導入することにより、半導体層の所定の深さに、コレクタ領域の一部を構成する第1不純物領域が形成される。また、当該溝に絶縁体を充填することにより、第2素子分離領域が形成される。続いて、第2素子分離領域間の半導体層の表面から第1導電型の不純物を導入することにより、上記第1不純物領域と電気的に接続してコレクタ領域を構成する、第2不純物領域が形成される。また、第2不純物領域の上方、かつ第2素子分離領域で挟まれた領域には、第1導電型とは反対導電型の第2導電型ベース領域が形成される。そして、第2導電型ベース領域に接触して、第1導電型の半導体膜からなるエミッタ電極が形成される。例えば、第1不純物領域および第2不純物領域は、第2素子分離領域底部の深さに濃度ピークを有する。
上記半導体装置の製造方法は、さらに、エミッタ電極が形成された半導体層上に層間絶縁膜を形成する工程と、ベース領域との電気的接続のための層間絶縁膜を貫通するコンタクトホール、エミッタ電極との電気的接続のための層間絶縁膜を貫通するコンタクトホール、コレクタ領域との電気的接続のための前記層間絶縁膜および前記第2素子分離領域を貫通するコンタクトホールを同時に形成する工程と、を含むことができる。
また、例えば、上記半導体層はシリコンからなり、かつ第2導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むIV族系単結晶半導体からなる。また、第2導電型ベース領域は、半導体層上に島状に形成された単結晶半導体層により構成することもできる。
本発明によれば、コレクタ領域の一部を構成する高濃度不純物領域を、素子分離形成後に形成することができる。また、従来設けられていた、コレクタ領域の一部を構成する低濃度エピタキシャル層が不要である。そのため、製造開始時に低コストの単結晶Siウェハを選択することができる。また、MOSFET領域には寄与しないn+埋め込みコレクタ層形成工程を削減することができ、位置関係を規定するためのマーク形成工程も不要となる。さらに、製造工程中でn-エピタキシャル層を成長させる必要もない。したがって、従来に比べて工程削減が可能になる。
また、素子性能面においても、従来構造に比べてベース−コレクタ間に発生する寄生抵抗を低減でき、高ft(遮断周波数)等の優れた高周波特性を得ることができる。さらに、複数のHBT素子を形成する場合、素子分離領域下に配設した不純物領域によりコレクタ引出の共通化が容易であり、従来構造で必要とされたコレクタ引出層やHBT素子とコレクタ引出層間の素子分離領域は不要となる。そのため、チップシュリンクを実現することができる。
本発明によれば、Si基板へのアライメントマーク形成工程、n+埋め込み層形成工程およびn-エピタキシャル層の堆積工程を削除することができ、製造コストを低減することができる。また、従来n+埋め込みコレクタ層とコレクタ引出層を縦方向で電気的に接続していたが、本発明によれば、素子分離領域下に形成したコレクタ引出層とベース領域下に形成したn+コレクタ領域とを接続・合成することでベース−コレクタ間に発生する寄生抵抗を低くすることができる。そのため、高い製造歩留で優れた高周波特性を有する半導体装置を製造することができる。また、複数のHBT素子を備える半導体装置に本発明を適用した場合、共通のコレクタ接続電極を用いて共通の電位をとることができる。すなわち、レイアウトのさらなる微細化に対応でき、チップシュリンクに対応可能となる。
以下、本発明に係る一実施形態を図面を用いて詳細に説明する。なお、本発明の実施形態は様々な代替可能な実施形態に変形でき、本発明の範囲が後述の実施形態によって限定されるものと解釈されてはならない。
図1〜図15は、本発明の一実施形態における半導体装置の製造過程を示す工程断面図である。本実施形態において例示する半導体装置は、バイポーラトランジスタとしてのSiGe縦型HBTと、MOS型トランジスタとしての低電圧駆動CMOSデバイスとを同一の半導体基板に含む半導体集積回路装置である。以下では、各図面上の同符号で表示された要素は同じ要素を意味し、各図(a)は、一の半導体基板上のHBT形成部を示し、各図(b)は同一基板上のMOS型トランジスタ形成部(以下CMOS形成部という)を示す。
図1(a)、図1(b)に示すように、本実施形態に係るBiCMOS集積回路装置のHBT形成部およびCMOS形成部において、(001)結晶面を主面とするn型のSi半導体基板1(半導体層)の表面部に素子分離領域が形成される。当該工程では、まず、Si半導体基板1の全面に酸化シリコン膜2が堆積され、次いで、窒化シリコン膜3が堆積される。酸化シリコン膜2は、窒化シリコン膜3のSi半導体基板1に対する応力を緩和する機能を有している。窒化シリコン膜3上には、再び酸化シリコン膜4が堆積される。ここでは、窒化シリコン膜3および酸化シリコン膜4は、減圧化学気相成長(LP−CVD)法により堆積される。
続いて、酸化シリコン膜4上に、レジスト膜(図示せず)が塗布され、素子分離領域の形成位置に開口を有するレジストパターンが、公知のリソグラフィ技術により形成される。当該レジストパターンをマスクとしたドライエッチングにより、酸化シリコン膜4、窒化シリコン膜3および酸化シリコン膜2が一括除去される。なお、当該ドライエッチングは、半導体基板1を構成するSiに対して高選択比を有するエッチング条件で実施される。レジストパターンが除去された後、酸化シリコン膜4、窒化シリコン膜3および酸化シリコン膜2をハードマスクとしたエッチングによりSi半導体基板1にディープトレンチ溝5が形成される。なお、本実施形態では、ディープトレンチ溝5はHBTのようなバイポーラトランジスタの形成領域を区画する境界部にのみ形成される。
ディープトレンチ溝5の形成後、Si半導体基板1の全面に酸化シリコン膜6が形成される。また、酸化シリコン膜6が形成されたディープトレンチ溝5の内部を含めてSi半導体基板1の全面にノンドープポリシリコン膜7が堆積される。当該ノンドープポリシリコン膜7および酸化シリコン膜6に対して全面エッチバックを行うことで、図2(a)、図2(b)に示すように、ディープトレンチ溝5にノンドープポリシリコン膜7が埋め込まれたディープトレンチ分離8が得られる。
次いで、上述したリソグラフィ技術およびエッチング技術を適用することにより、図3(a)、図3(b)に示すように、ディープトレンチ分離8上および所定の領域上の、酸化シリコン膜4、窒化シリコン膜3および酸化シリコン膜2が選択的に一括除去される。そして、これら酸化シリコン膜4、窒化シリコン膜3および酸化シリコン膜2をハードマスクとしたエッチングによりSi半導体基板1にシャロートレンチ溝10が形成される。当該エッチングにおいて酸化シリコン膜4はほとんど除去される。なお、本実施形態では、シャロ−トレンチ溝10はディープトレンチ分離8の上部、並びにディープトレンチ分離8で区画された半導体領域内を区画する境界部等に形成される。特に限定されないが、本実施形態では、ディープトレンチ分離8の上部に形成されるシャロートレンチ溝10とディープトレンチ分離8との平面視における位置関係は、シャロートレンチ溝10の外側端にディープトレンチ分離8が配置されている。すなわち、当該シャロートレンチ溝10の底部では、内側(HBT形成領域側)にSi半導体基板1が露出する領域が設けられている。
シャロ−トレンチ溝10の形成後、図4(a)に示すようにHBT形成部のシャロートレンチ溝10を含む領域が露出する開口部を有するレジストパターン11が、リソグラフィ技術により形成される。当該レジストパターン11をマスクとしたイオン注入によりシャロートレンチ溝10底面の半導体基板1露出部からn型不純物がSi半導体基板1中に導入される。これにより、シャロートレンチ溝10の下方に、n型不純物が導入された部分12(以下、n型不純物注入層12という。)が形成される。なお、シャロートレンチ溝10の底部において、ディープトレンチ分離8が存在する領域には、n型不純物注入層12は形成されない。また、図4(b)に示すように、当該イオン注入の際に、CMOS形成部はレジストパターン11で被覆されている。このため、CMOS形成部にもn型不純物注入層12は形成されない。
上記レジストパターン11が除去された後、図5(a)、図5(b)に示すように、シャロートレンチ溝10内部に酸化シリコン膜13が埋め込まれ、熱処理を行うことでシャロートレンチ分離14が得られる。以上により、素子分離領域(ディープトレンチ分離8およびシャロートレンチ分離14)の形成が完了する。本実施形態では、酸化シリコン膜13の形成時、あるいは熱処理によりn型不純物注入層12の不純物活性化および拡散が行われる。これにより、HBT形成部のシャロートレンチ溝10の底部直下に、n型不純物拡散領域15を形成することができる。後述するように、n型不純物拡散領域15は、最終的に、コレクタを構成する高濃度不純物領域の一部を構成する。また、当該n型不純物拡散領域15との電気的接続は、シャロートレンチ分離14を貫通するコンタクトプラグにより実現される。このため、n型不純物拡散領域15はシャロートレンチ分離14の底部に接して形成されることが好ましく、特に、n型不純物拡散領域15のピーク濃度はシャロートレンチ分離14底部と実質的に同一の深さあるいは近傍の深さに設定されることがより好ましい。上記n型不純物注入層12の注入条件は当該構成が実現されるように設定される。なお、図5(b)に示すように、本実施形態に係るBiCMOS集積回路装置のCMOS形成部は、nチャネルMOS型トランジスタ形成領域61とpチャネルMOS型トランジスタ形成領域62とを備え、両領域61と62との間は、シャロートレンチ分離14のみで分離されている。
以降の文中図中のn-やn+、p-やp+などの添字“−”や添字“+”は、上述の従来技術と同様に、不純物濃度の大きさを表している。低濃度を意味する添字“−”は、おおよそ1016〜1018cm-3のオーダーの濃度を示し、高濃度を意味する添字“+”は、おおよそ1019〜1020cm-3のオーダーの濃度を示している。
シャロートレンチ分離14の完成後、図6(a)、図6(b)に示すように、HBT形成部には実質的な構成要素は形成されず、CMOS形成部にnチャネルおよびpチャネルMOS型トランジスタのゲート、ソース・ドレイン領域が形成される。なお、図6(b)に示すMOS型トランジスタの構造は、周知の手法により形成可能であるため、ここでの具体的な製造工程の説明は省略する。したがって、以降では、MOS型トランジスタのソース・ドレイン領域部形成後、実質的に、HBT素子の構成要素を形成する工程から説明する。また、HBT形成についてはパターンレイアウト上、限られた面積に2つ以上のHBTを形成できる利点があることから、本実施形態では、ディープトレンチ分離8にて区画されたHBT形成部内に2つのHBTを形成する事例を説明する。
MOS型トランジスタのソース・ドレイン部形成後、図6(a)、図6(b)に示すように、全面にプロテクトレイヤーが形成される。ここでは、プロテクトレイヤーとして、LP−CVD法により酸化シリコン膜16とノンドープポリシリコン膜17の2層を堆積する。ノンドープポリシリコン膜17上には、Si半導体基板1のHBT形成領域18を露出する開口部を有するレジストマスク(図示せず)が形成される。当該レジストマスクの開口端はHBT形成部を区画するディープトレンチ分離8上に形成されたシャロートレンチ分離14上に位置している。そして、当該レジストマスクをエッチングマスクとしてノンドープポリシリコン膜17と酸化シリコン膜16をエッチングすることにより、前記レジストマスクの開口部に対応する酸化シリコン膜16とノンドープポリシリコン膜17が除去される(図7(a)参照)。なお、図6(b)に示すように、CMOS形成部では、当該エッチングにおいて、酸化シリコン膜16およびノンドープポリシリコン膜17からなるプロテクトレイヤーは除去されることなく残存する(図7(b)参照)。
なお、上述のように、CMOS形成部のnチャネルMOS型トランジスタ形成領域61には、低不純物濃度のp型拡散層(pウエル)63上に設けられたn型シリコンからなるゲート電極65、LDD(Lightly Doped Drain)サイドウォールスペーサ67、LDDとなるn-領域68およびn+ソース・ドレイン領域70を備えるnチャネルMOS型トランジスタが形成されている。また、pチャネルMOS型トランジスタ形成領域62には、低不純物濃度のn型拡散層(nウエル)64上に設けられたp型シリコンからなるゲート電極66、LDDサイドウォールスペーサ67、LDDとなるp-領域69およびp+ソース・ドレイン領域71により構成されたpチャネルMOS型トランジスタが形成されている。
続いて、図7(a)に示すように、n型不純物をイオン注入することにより、HBT形成領域18のSi半導体基板1中にn型不純物が導入された部分19(以下、n型不純物注入層19という。)が形成される。この場合、n型不純物注入層19の不純物濃度のピークが、シャロートレンチ分離14の直下に形成したn型不純物拡散領域15の不純物濃度ピーク位置と概ね同位置になるように加速エネルギーを調整することが望ましい。
当該イオン注入工程以降の工程は背景技術で説明した従来技術と同様の工程を利用することになる。すなわち、p型不純物がドープされたSiGe層からなる島状のヘテロ接合構造20がSi半導体基板1のHBT形成領域18上に選択エピタキシャル成長により形成される。このSiGe層はHBTのベース用導電層(エピタキシャル・ベース層)として機能する。ヘテロ接合構造20は、SiGeC層で構成されてもよい。なお、図7(b)は、ヘテロ接合構造が形成されたときのCMOS形成部の状態を示す断面図であるが、ヘテロ接合構造はHBT形成領域18上にのみ選択的に形成されるため、CMOS形成部にヘテロ接合構造は存在しない。
続いて、図8(a)、図8(b)に示すように、HBT形成部およびCMOS形成部に酸化シリコン膜21が堆積される。そして、ウェットエッチングにより、酸化シリコン膜21に、HBT形成領域18の特定部分(図8(a)では、ヘテロ接合構造20のメサ部の傾斜部分とその周辺のシャロートレンチ分離14上)を露出する開口部が形成される。この後、図9(a)、図9(b)に示すように、さらにHBT形成部およびCMOS形成部の全体に、ノンドープポリシリコン膜22と酸化シリコン膜23が堆積される。ポリシリコン膜22は、HBT素子のベース引出電極として使用される。
次いで、図10(a)に示すようにヘテロ接合構造20上の、ノンドープポリシリコン膜22と酸化シリコン膜23の一部が、下地酸化シリコン膜21を残して選択的にエッチング除去され、開口部が形成される。ここでは、酸化シリコン膜23はCF4ガスをエッチングガスとした異方性ドライエッチングで除去され、ノンドープポリシリコン膜22はCl2ガスをエッチングガスとした異方性ドライエッチングで除去される。このノンドープポリシリコン膜22のエッチングにおいて、酸化シリコン膜21はドライエッチングストッパ膜として機能する。このようにして形成された、ヘテロ接合構造20上の開口部の横方向の寸法は、ヘテロ接合構造20の島領域の上面平坦部の約半分であり、エミッタ用開口領域となる。その後、薄い酸化シリコン膜24、さらにその上にn型の不純物がドープされたポリシリコン膜が下層から順に全面に堆積され、当該ポリシリコン膜に対して異方性エッチングにより全面エッチバックが行われる。これにより、エミッタ用開口領域内にn型不純物ドープトポリシリコンからなるサイドウォールスペーサ25が形成される。なお、図10(b)に示すように、CMOS形成部では、酸化シリコン膜24上のn型不純物ドープポリシリコン膜は完全に除去される。
次に、図11(a)に示すように、サイドウォールスペーサ25の間に露出した酸化シリコン膜24、21が除去された後、エミッタ電極として用いるn型の不純物がドープされたポリシリコン膜が半導体基板上全面に堆積され、910−940℃の温度範囲で10sec程度の短時間熱処理により、不純物の活性化が行われる。これによりヘテロ接合構造20においてエミッタとベースのpn接合形成がなされ、これと同時にシャロートレンチ分離14下方のn型不純物拡散領域15とHBT形成領域18に注入したn型不純物注入層19が不純物拡散により接続されてn+層26が形成される。この場合、n+層26の上方の半導体層はn+層26より不純物濃度が小さい領域となる。続いて、n型不純物ドープポリシリコン膜、酸化シリコン膜23を順次選択的にエッチングし、エミッタ電極27a、27bが形成される。このとき、ノンドープポリシリコン膜22も若干エッチングされる。なお、図11(b)に示すように、CMOS形成部では、ノンドープポリシリコン膜22上の酸化シリコン膜23およびn型不純物ドープポリシリコン膜は完全に除去される。
以上のようにして、エミッタ電極27a、27bが形成されると、図12(a)に示すように、エミッタ電極27a、27bそれぞれの上から、図面において外側方向にかけての領域を覆うレジストパターン(図示せず)が形成され、当該レジストパターンをマスクとしたエッチングにより、ノンドープポリシリコン膜22、酸化シリコン膜21およびノンドープポリシリコン膜17が除去される。当該エッチングにより、2つのエミッタ電極27a、27bに挟まれた部分および、当該部分に対してエミッタ電極27a、27bを挟んで反対側の部分の、ノンドープポリシリコン膜22、酸化シリコン膜21およびノンドープポリシリコン膜17が除去され、ベース引出電極28が形成される。なお、図12(b)に示すように、CMOS形成部では、酸化シリコン膜16上の、ノンドープポリシリコン膜17、酸化シリコン膜21およびノンドープポリシリコン膜22は完全に除去される。このように、CMOS形成部については、プロテクトレイヤーが形成された後は、堆積された膜はHBT素子加工のためのエッチングにより全面除去されていく。
以上のようにして、ベース引出電極28が形成されると、減圧CVDもしくは常圧CVDにて、基板上の全面に酸化シリコン膜が堆積される。そして、当該酸化シリコン膜に対して異方性ドライエッチングによる全面エッチバック行うことで、図13(a)に示すように、エミッタ電極27a、27b、ベース引出電極28の側壁部分にサイドウォール29が形成される。なお、図13(b)に示すように、CMOS形成部では、当該全面エッチバックにより、残留している酸化シリコン膜16が除去される。したがって、当該全面エッチバックの結果、エミッタ電極27a、27b、ベース引出電極28の上面およびCMOS部のゲート電極65、66の上面、n+ソース・ドレイン領域70、p+ソース・ドレイン領域が露出する。この後、基板上の全面にスパッタリング法により、コバルト(Co)膜、チタン(Ti)膜が下層から順に積層される。当該状態で加熱処理を行うことで、上記の露出したポリシリコン膜もしくはSi基板からなる部分と、TiもしくはCoとが反応し、Tiを含むCoシリサイド層(高融点金属シリサイド層)30、31、32、33、34、35、36、37が形成される。これにより、シリコンを含む各層の低抵抗化が実現できる。
以降の工程では、HBT素子、nチャネルMOS型トランジスタ、pチャネルMOS型トランジスタに接続する配線が、標準的な多層配線工程プロセスにより形成される。すなわち、図14(a)、図14(b)に示すように、Si半導体基板1上に酸化膜等からなる層間絶縁膜38が堆積された後、層間絶縁膜38に公知のリソグラフィ技術およびエッチング技術を適用することにより、層間絶縁膜38を貫通して各シリサイド層30〜37に到達するコンタクトホール39、40、41、42、43、44、45、46、47、48、49が形成される。ここで、n+層26はHBTのコレクタ層の一部をなすものであるが、このn+層26に電気的接続をとるために、エミッタ電極27a、27bの間のシャロートレンチ溝10に埋め込まれた酸化シリコン膜13を貫通してコンタクトホール41が開口される。コンタクトホール41は他のコンタクトホール39、40、42〜49と比較して深いが、CF4系ガスをベースとしたエッチング条件を用いてエッチングすることにより高融点金属シリサイド層30〜37と高いエッチング選択比を得ることができる。そしてn+層26までのエッチングを実施しても他の相対的に浅いコンタクト部分において高融点金属シリサイド層30〜37でエッチングを止めることができる。
その後、図15(a)、図15(b)に示すように、各コンタクトホール39〜49にバリア層として薄いTi膜、TiN膜が形成された後、タングステン(W)膜が埋め込まれ、CMP等により層間絶縁膜38の上面のTi、TiN膜、W膜不要部を除去することで、Wプラグ50、51、52、53、54、55、56、57、58、59、60が形成される。次いで層間絶縁膜38上およびWプラグ50〜60上にアルミニウム合金膜を形成し、所定部分が開口されたマスク(図示せず)を用いて、アルミニウム合金膜をパターニングすることにより、各Wプラグと接続され、層間絶縁膜38の上に伸びる金属配線(図示せず)が形成される。このような、配線工程プロセスが必要に応じて繰り返し実施され、多層配線が形成されて半導体装置が完成する。
以上説明したように本実施形態では、図5(a)に示す工程においてシャロートレンチ分離14の下方にn型不純物拡散領域15を形成するとともに、図7(a)に示す工程においてn型不純物注入層19を形成し、図11(a)に示す工程において上記2つの領域を一体化したn+層26を形成する。このため、n+層26の上部に低不純物濃度のn型Si半導体基板1からなる半導体層が形成される。したがって、本実施形態によれば、従来法のようにn+埋め込みコレクタ層101の上に製造コストの大きいn-エピタキシャル層102を形成する必要がない。
また、本実施形態では、従来法において、HBTなどのバイポーラトランジスタ領域に形成されるn+埋め込みコレクタ層101、n-エピタキシャル層102の形成工程をなくしたので、図1(a)、図1(b)に示すように製造工程の最初にディープトレンチ溝5のパターンを形成することができ、これによってHBT形成領域とMOS型素子形成領域とを区別することができるようになる。したがって、これらの位置関係を識別するための基準マークを予め形成しておく必要がない。
以上のことから、本実施形態によれば、製造工程数および製造コストの低減を実現することができる。
また、本実施形態の半導体装置は、n+層26とその上の低濃度n型Si半導体基板1領域とでHBTのコレクタを構成するものであり、図15(a)に示すようにシャロートレンチ分離14を貫通するコンタクトホール41を介してコレクタのn+層26に電気的接続を実現することを特徴とする。
従来は、図22に示すようにHBT形成領域の横にn+コレクタ引出層120を形成し、この部分でコレクタコンタクトを実現していた。これに対し、本実施形態のような接続構造を採用することによってHBTの占有面積を縮小することが可能になる。さらに、本実施形態においてはHBTのベース領域となるヘテロ接合構造20下方のコレクタ領域からシャロートレンチ分離14を貫通するコンタクトホール41の位置までのn+層26の横方向の距離が、従来構造と比較して短縮されるので、ベース−コレクタ間に発生する寄生抵抗を低くすることができる。そのため、高い製造歩留で高ftを得ることができ、HBT素子の高周波特性を向上させることができる。
また、半導体集積回路が2つ以上の複数のHBTが隣接して配列された回路を含む場合、図15(a)に示すように、隣接するHBTに対してコレクタ接続電極(コンタクトホール41およびコンタクトプラグ52)を共用して共通の電位を印加することができ、従来技術と比較して、レイアウトのさらなる微細化、チップシュリンクが実現可能となる。
なお、上記実施形態では、ディープトレンチ分離の間に2つのHBT素子を形成し、各HBT素子をシャロートレンチ分離により分離した構成を説明したが、ディープトレンチ分離の間に1つのHBT素子が形成される構成であっても同様の効果を奏することができる。この場合、HBT素子を挟むように形成されたディープトレンチ分離の一方のディープトレンチ分離の上部に形成されたシャロートレンチ分離下、HBT素子のヘテロ接合構造の下方および他方のディープトレンチ分離の上方に形成されたシャロートレンチ分離下にわたってn+層が形成され、いずれかのシャロートレンチ分離を貫通するコンタクトプラグによりn+層との電気的接続が実現されることになる。
以上本発明を望ましい実施形態に基づいて説明した。本発明は上述の実施形態に限定せず、本発明の技術的な思想内で当業者によって様々な形態に変形が可能である。例えば、上記実施形態において示した成膜やエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。また、HBTなどのバイポーラトランジスタにおいては導電型を入れ替え、エミッタ電極27a、27b、Si半導体基板1、半導体層26をp型、ベース領域(ヘテロ接合構造20)、ベース引出電極28をn型としても本発明が成立する。図15(b)に示すMOS型トランジスタ形成領域についても同様である。
また、上記シャロートレンチ分離に代えてLOCOS(Local Oxidation of Silicon)分離を採用した場合でも同様の作用効果を奏することができる。この場合、ディープトレンチ分離8が形成された状態で、上記n型不純物注入層12を形成するイオン注入が実施される。その後、上記実施形態においてシャロートレンチ分離14が形成されている位置(平面レイアウト)に開口部を有する窒化シリコン膜等のマスクパターンが形成され、LOCOS酸化膜が形成される。なお、イオン注入は、LOCOS酸化膜形成用マスクパターンとなる窒化シリコン膜等が形成された状態で、当該膜を通じて実施されてもよい。
本発明によれば、低コストで性能向上が可能なBiCMOS型半導体集積回路装置を実現することができ、半導体装置およびその製造方法として有用である。
1 半導体基板(半導体層)
2 酸化シリコン膜
3 窒化シリコン膜
4 酸化シリコン膜
5 ディープトレンチ溝
6 酸化シリコン膜
7 ノンドープポリシリコン膜
8 ディープトレンチ分離
10 シャロートレンチ溝
11 レジストパターン
12 n型不純物注入層
13 酸化シリコン膜
14 シャロートレンチ分離
15 n型不純物拡散領域
16 酸化シリコン膜
17 ノンドープポリシリコン膜
18 HBT形成領域
19 n型不純物注入層
20 ヘテロ接合構造
21 酸化シリコン膜
22 ノンドープポリシリコン膜
23 酸化シリコン膜
24 酸化シリコン膜
25 サイドウォールスペーサ
26 n+層
27a、27b エミッタ電極
28 ベース引出電極
29 側壁サイドウォール
30〜37シリサイド層
38 層間絶縁膜
39〜49 コンタクトホール
50〜60 コンタクトプラグ
61 nチャネルMOS型トランジスタ形成領域
62 pチャネルMOS型トランジスタ形成領域
63 p型拡散層
64 n型拡散層
65、66 ゲート電極
67 LDDサイドウォールスペーサ
68、69 LDD領域
70、71 ソース・ドレイン領域
2 酸化シリコン膜
3 窒化シリコン膜
4 酸化シリコン膜
5 ディープトレンチ溝
6 酸化シリコン膜
7 ノンドープポリシリコン膜
8 ディープトレンチ分離
10 シャロートレンチ溝
11 レジストパターン
12 n型不純物注入層
13 酸化シリコン膜
14 シャロートレンチ分離
15 n型不純物拡散領域
16 酸化シリコン膜
17 ノンドープポリシリコン膜
18 HBT形成領域
19 n型不純物注入層
20 ヘテロ接合構造
21 酸化シリコン膜
22 ノンドープポリシリコン膜
23 酸化シリコン膜
24 酸化シリコン膜
25 サイドウォールスペーサ
26 n+層
27a、27b エミッタ電極
28 ベース引出電極
29 側壁サイドウォール
30〜37シリサイド層
38 層間絶縁膜
39〜49 コンタクトホール
50〜60 コンタクトプラグ
61 nチャネルMOS型トランジスタ形成領域
62 pチャネルMOS型トランジスタ形成領域
63 p型拡散層
64 n型拡散層
65、66 ゲート電極
67 LDDサイドウォールスペーサ
68、69 LDD領域
70、71 ソース・ドレイン領域
Claims (14)
- 第1導電型の半導体層と、
前記半導体層に形成され、前記半導体層の表面から所定の深さに不純物濃度ピークを有しコレクタ領域を構成する第1導電型不純物領域と、
前記半導体層に形成された素子分離領域で挟まれ、かつ前記第1導電型不純物領域の上方に形成された、第1導電型とは反対導電型の第2導電型ベース領域と、
前記第2導電型ベース領域に接触して形成された、第1導電型の半導体膜からなるエミッタ電極と、
を備え、
前記第1導電型不純物領域は前記素子分離領域下の前記半導体層まで延在し、前記素子分離領域を貫通して前記第1導電型不純物領域に電気的に接続する電極を有することを特徴とする半導体装置。 - 前記第1導電型不純物領域は前記素子分離領域底部の深さに濃度ピークを有する、請求項1記載の半導体装置。
- 第1導電型不純物領域に電気的に接続する前記電極が貫通する素子分離領域を挟んで複数の前記第2導電型ベース領域が形成され、当該電極と各第2導電型ベース領域に対応するコレクタ領域とが共通接続された、請求項1または2記載の半導体装置。
- 前記半導体装置は、前記半導体層の他の領域に、第1導電型のチャネルを有する第1MOSトランジスタおよび第2導電型のチャネルを有する第2MOSトランジスタを備え、当該第1および第2MOSトランジスタの素子分離として前記素子分離領域と同一の構造の素子分離領域を備える、請求項1から3のいずれか1項に記載の半導体装置。
- 前記第2導電型ベース領域が前記半導体層上に島状に形成された単結晶半導体層からなる、請求項1から4のいずれか1項に記載の半導体装置。
- 前記半導体層はシリコンからなり、かつ前記第2導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むIV族系単結晶半導体からなる、請求項1から5のいずれか1項に記載の半導体装置。
- 第1導電型の半導体層に、所定の間隔をおいて第1素子分離領域を形成する工程と、
前記半導体層の表面から所定の深さに第1導電型の不純物を導入し、前記第1素子分離領域の間の前記半導体層にコレクタ領域を構成する第1導電型不純物領域を形成する工程と、
少なくとも前記第1素子分離領域上部と前記第1導電型不純物領域上方の前記半導体層の一部とにわたって第2素子分離領域を形成する工程と、
前記第1導電型不純物領域の上方に、前記第2素子分離領域で挟まれた、第1導電型とは反対導電型の第2導電型ベース領域を形成する工程と、
前記第2導電型ベース領域に接触して、第1導電型の半導体膜からなるエミッタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型の半導体層に、所定の間隔をおいて第1素子分離領域を形成する工程と、
少なくとも前記第1素子分離領域の上部を含む領域に、第2素子分離用の溝を形成する工程と、
前記溝の底部に露出した前記半導体層を通じて第1導電型の不純物を導入し、前記半導体層の所定の深さに、コレクタ領域の一部を構成する第1不純物領域を形成する工程と、
前記溝に絶縁体を充填し第2素子分離領域を形成する工程と、
前記第2素子分離領域間の前記半導体層の表面から第1導電型の不純物を導入し、前記第1不純物領域と電気的に接続してコレクタ領域を構成する、第2不純物領域を形成する工程と、
前記第2不純物領域の上方に、前記第2素子分離領域で挟まれた、第1導電型とは反対導電型の第2導電型ベース領域を形成する工程と、
前記第2導電型ベース領域に接触して、第1導電型の半導体膜からなるエミッタ電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1導電型不純物領域は、前記第2素子分離領域底部の深さに濃度ピークを有する、請求項7記載の半導体装置の製造方法。
- 前記第1不純物領域および第2不純物領域は、前記第2素子分離領域底部の深さに濃度ピークを有する、請求項8記載の半導体装置の製造方法。
- エミッタ電極が形成された前記半導体層上に層間絶縁膜を形成する工程と、
前記ベース領域との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールと、前記エミッタ電極との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールと、前記コレクタ領域との電気的接続のための前記層間絶縁膜および前記第2素子分離領域を貫通するコンタクトホールとを同時に形成する工程と、
をさらに含む、請求項7から10のいずれか1項に記載の半導体装置の製造方法。 - 前記半導体装置は、前記半導体層の他の領域に、第1導電型のチャネルを有する第1MOSトランジスタおよび第2導電型のチャネルを有する第2MOSトランジスタを備え、
当該第1および第2MOSトランジスタの素子分離領域が、前記第2素子分離領域と同一の工程おいて同時に形成される、請求項7から11のいずれか1項に記載の半導体装置の製造方法。 - 前記コンタクトホールを形成する工程において、前記第1および第2MOSトランジスタのそれぞれが備える、ゲート電極、ソース電極およびドレイン電極との電気的接続のための前記層間絶縁膜を貫通するコンタクトホールが同時に形成される、請求項12記載の半導体装置の製造方法。
- 前記半導体層はシリコンからなり、かつ前記第2導電型ベース領域はシリコンにゲルマニウムを含む、若しくはシリコンにゲルマニウムと炭素を含むIV族系単結晶半導体からなる、請求項7から13のいずれか1項に記載の半導体装置の製造方法。
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Cited By (2)
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---|---|---|---|---|
US9966372B2 (en) | 2014-08-06 | 2018-05-08 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing semiconductor device having parallel contact holes between adjacent trenches |
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-
2009
- 2009-08-19 JP JP2009190343A patent/JP2011044494A/ja active Pending
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