JP2008227074A - 窒化物半導体素子の製造方法および窒化物半導体素子 - Google Patents
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Abstract
【解決手段】この電界効果トランジスタは、素子チップ20を備えている。素子チップ20は、n型GaN層2と、p型GaN層3と、n型GaN層4とからなる窒化物半導体積層構造部1を備えている。n型GaN層4の表面にはソース電極11が接続されており、n型GaN層2の表面にはドレイン電極6が形成されている。また、素子チップ20には、ソース電極11およびソース側配線16S、ならびにゲート電極9およびゲート側配線16Gがそれぞれ電気的に接続するように、サブマウント14が接着されている。
【選択図】図1
Description
しかし、シリコン半導体素子の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するGaN系半導体素子を備えたGaNデバイスの開発が検討されている(たとえば、非特許文献1参照)。
大久保聡著、「もう光るだけじゃない 機器の進化の裏にGaN」、2006年6月5日、日経エレクトロニクス、p.51−60
そこで、この発明の目的は、デバイスへの集積度が向上すると共に、放熱性に優れ、パワーデバイスなどへの適用に適したIII族窒化物半導体素子の製造方法を提供することにある。
こうして、たとえば、第1電極をソース電極と定め、第2層に対向するように、ゲート絶縁膜を挟んでゲート電極を設け、さらに、第1層と電気的に接続するように、ドレイン電極を設けることによって、ソース電極にサブマウントが接着された縦型のMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(以下、このトランジスタを単に「MISFET」という。)を得ることができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、第1層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体層によってMISFETを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。
次に、このMISFETの動作について説明する。MISFETの動作に際しては、まず、ソース−ドレイン間に、ドレイン側が正となるバイアスが与えられる。このとき、第1および第2層の界面のpn接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に、第2層に対して正となる所定の電圧値(ゲート閾値電圧)以上のバイアス電圧を印加すると、第2層においてゲート電極に対向する表面付近の領域(チャネル領域)に電子が誘起され、反転層(チャネル)が形成される。この反転層を介して、第1および第3層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
この方法によれば、基板の除去によって露出した第1層の表面に第2電極が形成されるため、MISFETにおいて、たとえば、第2電極をドレイン電極と定めれば、完全縦型のMISFETの構成にすることができる。これによって、前述したような、低オン抵抗、高耐圧などの特性を発現することができる。また、基板を除去した上で第2電極が形成されるので、基板の種類を問わず、たとえば、サファイア基板などの安価な絶縁性基板を用いて、非常に低コストでMISFETを作製することができる。
この方法によれば、素子ウエハに対し接着されるサブマウントには、第1電極とゲート電極との間が絶縁されるように、所定の配線パターンが形成されている。そのため、サブマウントを剥がし、MISFET上に配線パターンを形成する作業を省略することができる。その結果、MISFETを製造する場合の生産性を一層向上させることができる。
また、請求項8記載の発明は、n型の第1層、この第1層に積層されたpの第2層、およびこの第2層に積層されたn型の第3層を備える窒化物半導体積層構造部、ならびに前記第3層と電気的に接続するように形成された第1電極を有する素子チップと、前記第1電極と電気的に接続するように、前記素子チップに接着されたサブマウントと、を含む、窒化物半導体素子である。
そのため、MISFETの動作時において、低オン抵抗を実現することができ、MISFETの電気特性の低下を抑制することができる。また、集積によって大電流を容易に流すこともできるので、このMISFETは、良好なパワーデバイスを実現することができる。また、サブマウントとソース電極(第1電極)とが電気的に接続されることになるので、サブマウントを接地することによって、ソース電極(第1電極)を基準として各電極に電圧を印加することができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、第1層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体層によってMISFETを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。
この構成によれば、第1層の、第2層が積層されている側とは反対側の表面に第2電極が形成されているため、MISFETにおいて、たとえば、第2電極をドレイン電極と定めれば、完全縦型のMISFETの構成にすることができる。これによって、前述したような、低オン抵抗、高耐圧などの特性を発現することができる。
この構成によれば、サブマウントに所定の配線パターンが形成されているため、サブマウントを剥がし、MISFET上に配線パターンを形成することなく、サブマウントを素子チップに接着したままの状態で支持基板に実装することができる。
前述したように、窒化物半導体積層構造における基板が形成されている側と反対側に、サブマウントが形成されているため、基板が絶縁性基板であったとしても、サブマウントを支持基板などにダイボンディングすることによって、MISFETを支持基板に実装することができる。そのため、基板として、たとえば、安価なサファイア基板などを使用することができる。
図1は、この発明の製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図であって、第1の構造を示す図である。
この電界効果トランジスタ(窒化物半導体素子)は、素子チップ20を備えており、素子チップ20は、ソース電極11と、ドレイン電極6と、ゲート電極9とを有している。
トレンチ13は、断面略矩形状になるように形成されている。また、トレンチ13の側面は、n型GaN層2、p型GaN層3およびn型GaN層4に跨る壁面7を形成している。
そして、ゲート電極9は、このゲート絶縁膜8を挟んで壁面7、すなわちn型GaN層2、p型GaN層3およびn型GaN層4に対向しており、さらに、n型GaN層4の上面においてトレンチ13の縁部付近にまで延びて形成されている。
ゲート電極9は、たとえば、白金(Pt)、アルミニウム(Al)、ニッケル−金合金(Ni−Au合金)、ニッケル−チタン−金合金(Ni−Ti−Au合金)、パラジウム−金合金(Pd−Au合金)、パラジウム−チタン−金合金(Pd−Ti−Au合金)、パラジウム−白金−金合金(Pd−Pt−Au合金)、ポリシリコンなどの導電性材料をなどを用いて構成することができる。
サブマウント14は、たとえば、平面視において素子チップ20より大きいサイズで形成されており、サブマウント基板17と、このサブマウント基板17の表面に形成された配線16とを備えている。
そして、サブマウント14は、ソース側配線16Sが素子チップ20のソース電極11に、また、ゲート側配線16Gが素子チップ20のゲート電極9に、たとえば半田などの接着材料を介してそれぞれ接続された状態で、素子チップ20に接着されている。なお、この接着状態において、ソース側配線16Sおよびゲート側配線16Gは、図示しない方向(たとえば紙面後方)に露出しており、その露出した部分に、後述するボンディングワイヤ22およびボンディングワイヤ23がそれぞれ接続される。
この電界効果トランジスタの製造に際しては、まず、図2Aに示すように、ウエハ状態の基板5の上に、n型GaN層2、p型GaN層3およびn型GaN層4が、順に成長させられる。こうして、基板5上に、窒化物半導体積層構造部1が形成される。
素子ウエハ15へのサブマウント14の接着は、たとえば、半田などの接着材料を用いた公知の接着方法によって行なうことができる。より具体的には、まず、サブマウント14における配線16上に、たとえば、蒸着法、スパッタリング法、めっき法などによって半田の層が形成される。次いで、ソース側配線16Sとソース電極11とが対向するように、かつ、ゲート側配線16Gとゲート電極9とが対向するように、サブマウント14と素子ウエハ15とを対向させる。そして、その状態から、ソース側配線16S上にソース電極11が、また、ゲート側配線16G上にゲート電極9が、それぞれ配置される。その後は、サブマウント14上に素子ウエハ15が配置された状態で、リフロー処理などが行なわれて、ソース電極11がソース側配線16Sに、また、ゲート電極9がゲート側配線16Gに、それぞれ接着される。こうして、素子ウエハ15がサブマウント14に接着される。
基板5の除去は、たとえば、素子ウエハ15における基板5側の面(素子ウエハ15におけるサブマウント14が接着されていない側)からレーザ光を当てて基板5を剥離するレーザリフトオフ法によって行なわれる。これによって、基板5が除去されて素子ウエハ15のn型GaN層2が露出する。なお、基板5の除去は、上記したレーザリフトオフ法のほか、CMP(化学的機械的研磨)処理や、エッチング処理によっても行なうことができる。
その後は、素子ウエハ15が各チップ(電界効果トランジスタ)に分割され、同時にサブマウント14が各素子チップ20に対応する個別領域に分割されて、図2Hに示すように、図1に示す構造の電界効果トランジスタを得ることができる。
図3において、電界効果トランジスタは、支持基板10の実装面10aに対してサブマウント14(サブマウント基板17)が接合(ダイボンディング)され、ドレイン電極6が上側になるように実装されている。これによって、トランジスタ動作時に素子チップ20で発生した熱は、サブマウント14を介して支持基板10へと効率よく放散される。
また、配線19とサブマウント14におけるソース側配線16Sとがボンディングワイヤ22で接続されている。配線19とソース側配線16Sとが接続されることによって、素子チップ20におけるソース電極11は、配線19と電気的に接続されることになる。また、図示は省略するが、ソース側配線16Sは、図示しない位置において接地されている。ソース側配線16Sを接地することによって、ソース電極11が基準電位となるため、ソース電極11を基準電位として各電極(ソース電極11、ドレイン電極6およびゲート電極9)に電圧を印加することができる。
次にこの実装状態における電界効果トランジスタの動作について説明する。
電界効果トランジスタを動作させるには、まず、配線18と配線19との間に配線18が正(+)となる電圧が印加されて、ソース電極11とドレイン電極6との間には、ドレイン電極6側が正(+)となるバイアス電圧が与えられる。これにより、n型GaN層2とp型GaN層3との界面のpn接合には逆方向電圧が与えられ、その結果、n型GaN層4とn型GaN層2との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、配線24に、p型GaN層3に対して正となる所定の電圧値(ゲート閾値電圧)が印加される。これによって、ゲート電極9にも同じ電圧値のバイアス電圧が印加され、p型GaN層3のゲート絶縁膜8と接する表面近傍に電子が誘起されて、反転層(チャネル)が形成される。この反転層を介して、n型GaN層2とn型GaN層4との間が導通する。こうして、ソース−ドレイン間が導通することになる。
また、ソース電極11およびソース側配線16Sが、ゲート電極9およびゲート側配線16Gが、それぞれ電気的に接続するように、サブマウント14が素子チップ20に接着されているため、ソース電極11やゲート電極9付近で発生する熱を効率よくサブマウント14に放散させることができる。その結果、この電界効果トランジスタを放熱性に優れる電界効果トランジスタにすることができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、n型GaN層2の層厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体によって電界効果トランジスタを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。
たとえば、ゲート絶縁膜8の形成時において、p型GaN層3における壁面7付近の領域を、Ar+プラズマを照射することにより変質させて、図4に示すように、p型GaN層3とは異なる伝導特性を有する領域10としてもよい。これによって、トランジスタ動作時に、より低いゲート閾値電圧で領域10に電子を誘起させることができる。なお、p型GaN層3とは異なる伝導特性を有する半導体としては、たとえば、p型GaN層3のアクセプタ濃度より低いアクセプタ濃度を有するp−型半導体、n型半導体、i型半導体、n型およびp型の不純物を含む半導体などを例示できる。
また、上述の実施形態では、トレンチ13は、断面略矩形状に形成されるとしたが、たとえば、図5に示すように、断面V字状などの形状に形成されてもよい、トレンチ13が断面V字状に形成されることによって、壁面7は、基板5の主面(c面)に対して所定の角度(90°を除く)で傾斜した面、たとえば、(10-13)、(10-11)、(11-22)などのセミポーラ面となる。
2 n型GaN層
3 p型GaN層
4 n型GaN層
5 基板
6 ドレイン電極
7 壁面
8 ゲート絶縁膜
9 ゲート電極
11 ソース電極
14 サブマウント
15 素子ウエハ
16 配線
16S ソース側配線
16G ゲート側配線
16D ドレイン側配線
17 サブマウント基板
20 素子チップ
Claims (12)
- 基板、この基板上に積層された、n型の第1層、p型の第2層およびn型の第3層を含むIII族窒化物半導体積層構造、ならびに前記第3層と電気的に接続するように形成された第1電極を有する素子ウエハに対し、前記第1電極と電気的に接続するようにサブマウントを接着するサブマウント接着工程を含む、窒化物半導体素子の製造方法。
- 前記サブマウント接着工程後、前記サブマウントを介して前記素子ウエハを保持しつつ、前記基板を除去する基板除去工程と、
前記基板除去工程によって露出した前記第1層の表面に、前記第1層と電気的に接続するように第2電極を形成する第2電極形成工程と、を含む、請求項1記載の窒化物半導体素子の製造方法。 - 前記サブマウント接着工程は、前記第1、第2および第3層に跨る壁面と、この壁面に、前記第1、第2および第3層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第2層における前記壁面に対向するように形成されたゲート電極と、を有する前記素子ウエハに対し、前記ゲート電極と前記サブマウントとが電気的に接続するように、前記サブマウントを接着する工程を含む、請求項1または2に記載の窒化物半導体素子の製造方法。
- 前記サブマウント接着工程は、前記素子ウエハに対し、前記第1電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する前記サブマウントを接着する工程を含む、請求項3に記載の窒化物半導体素子の製造方法。
- 前記基板は、絶縁性基板である、請求項1〜4のいずれか一項に記載の窒化物半導体素子の製造方法。
- 前記第1電極および前記第2電極は、これらの一方がソース電極であり、他方がドレイン電極である、請求項2〜5のいずれか一項に記載の窒化物半導体素子の製造方法。
- 前記基板除去工程は、レーザリフトオフ法により前記基板を除去する工程を含む、請求項2〜6のいずれか一項に記載の窒化物半導体素子の製造方法。
- n型の第1層、この第1層に積層されたpの第2層、およびこの第2層に積層されたn型の第3層を備える窒化物半導体積層構造部、ならびに前記第3層と電気的に接続するように形成された第1電極を有する素子チップと、
前記第1電極と電気的に接続するように、前記素子チップに接着されたサブマウントと、を含む、窒化物半導体素子。 - 前記第1層は、前記第2層が積層されている側とは反対側に露出する表面を有し、
前記第1層と電気的に接続するように、前記第1層の露出した表面に形成された第2電極を含む、請求項8記載の窒化物半導体素子。 - 前記素子チップは、前記第1、第2および第3層に跨る壁面、この壁面に、前記第1、第2および第3層に跨るように形成されたゲート絶縁膜、ならびに前記ゲート絶縁膜を挟んで前記第2層における前記壁面に対向するように形成されたゲート電極を含み、
前記サブマウントは、前記ゲート電極と電気的に接続するように、前記素子チップに接着されている、請求項8または9に記載の窒化物半導体素子。 - 前記サブマウントは、前記第1電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する、請求項10記載の窒化物半導体素子。
- 前記素子チップは、前記窒化物半導体積層構造部を支持するための絶縁性基板を含む、請求項8〜11のいずれか一項に記載の窒化物半導体素子。
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JP2009099601A (ja) | 窒化物半導体素子 |
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