JP2008227074A - 窒化物半導体素子の製造方法および窒化物半導体素子 - Google Patents

Abstract

【課題】デバイスへの集積度が向上すると共に、放熱性に優れ、パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、素子チップ２０を備えている。素子チップ２０は、ｎ型ＧａＮ層２と、ｐ型ＧａＮ層３と、ｎ型ＧａＮ層４とからなる窒化物半導体積層構造部１を備えている。ｎ型ＧａＮ層４の表面にはソース電極１１が接続されており、ｎ型ＧａＮ層２の表面にはドレイン電極６が形成されている。また、素子チップ２０には、ソース電極１１およびソース側配線１６Ｓ、ならびにゲート電極９およびゲート側配線１６Ｇがそれぞれ電気的に接続するように、サブマウント１４が接着されている。
【選択図】図１

Description

この発明は、III族窒化物半導体を用いた、窒化物半導体素子の製造方法および窒化物半導体素子に関する。

従来、パワーアンプ回路、電源回路、モータ駆動回路などに搭載されるパワーデバイスには、シリコン半導体素子を備えたシリコンデバイスが用いられている。
しかし、シリコン半導体素子の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮ系半導体素子を備えたＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。

従来のＧａＮデバイスは、たとえば、基板表面にＧａＮ系半導体層が積層され、そのＧａＮ系半導体層の上に、各電極（ソース、ゲートおよびドレイン）が同じ表面に配列され、ドレイン電流が横方向に流れる横型構造のＧａＮ系半導体素子を備えている。また、基板の、ＧａＮ系半導体層が積層されている側とは反対側の表面には、放熱性を有するサブマウントが接着されている。そして、ＧａＮ系半導体素子は、このサブマウントを介して支持基板に実装されている。
大久保聡著、「もう光るだけじゃない 機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０

しかし、従来のＧａＮ系デバイスでは、ＧａＮ系半導体素子の構造が横型であるため、素子の動作時におけるオン抵抗が大きくなり、素子の電気特性が低下するおそれがある。そのため、このようなＧａＮ系半導体素子は、大電流が必要なパワーデバイスには必ずしも適さない。また、デバイスに集積する場合には、１素子当たりの占有面積が大きくなるため、その集積度に限界が生じている。

さらに、従来のＧａＮ系デバイスは、基板におけるトランジスタ部分（ソース、ゲートおよびドレインの各電極が形成されている部分）が形成されている側とは反対側に、放熱性を有するサブマウントが配置されている構成であるため、ＧａＮ系半導体素子で発生する熱が効率よく放散されていないという現象が生じている。
そこで、この発明の目的は、デバイスへの集積度が向上すると共に、放熱性に優れ、パワーデバイスなどへの適用に適したIII族窒化物半導体素子の製造方法を提供することにある。

また、この発明の別の目的は、デバイスへの集積度が向上すると共に、放熱性に優れ、パワーデバイスなどへの適用に適したIII族窒化物半導体素子を提供することにある。

上記目的を達成するための請求項１記載の発明は、基板、この基板上に積層された、ｎ型の第１層、ｐ型の第２層およびｎ型の第３層を含むIII族窒化物半導体積層構造、ならびに前記第３層と電気的に接続するように形成された第１電極を有する素子ウエハに対し、前記第１電極と電気的に接続するようにサブマウントを接着するサブマウント接着工程を含む、窒化物半導体素子の製造方法である。

この方法によれば、基板、この基板上に積層された第１、第２および第３層を含むIII族窒化物半導体積層構造、および第３層と電気的に接続するように形成された第１電極を有する素子ウエハに対し、第１電極と電気的に接続するように、サブマウントが接着される。
こうして、たとえば、第１電極をソース電極と定め、第２層に対向するように、ゲート絶縁膜を挟んでゲート電極を設け、さらに、第１層と電気的に接続するように、ドレイン電極を設けることによって、ソース電極にサブマウントが接着された縦型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（以下、このトランジスタを単に「ＭＩＳＦＥＴ」という。）を得ることができる。

そのため、ＭＩＳＦＥＴの動作時において、低オン抵抗を実現することができ、ＭＩＳＦＥＴの電気特性の低下を抑制することができる。また、集積によって大電流を容易に流すこともできるので、このＭＩＳＦＥＴは、良好なパワーデバイスを実現することができる。また、サブマウントとソース電極（第１電極）とが電気的に接続されることになるので、サブマウントを接地することによって、ソース電極（第１電極）を基準として各電極に電圧を印加することができる。

また、縦型のＭＩＳＦＥＴとしての構造にすることにより、このＭＩＳＦＥＴをデバイスに集積する場合における、ＭＩＳＦＥＴ１つ当たりの占有面積を小さくすることができるため、デバイスへの集積度を向上させることができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体層によってＭＩＳＦＥＴを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。

また、第１電極と電気的に接続するように、サブマウントが素子ウエハに接着されるため、トランジスタ部分のうち、少なくとも第１電極付近で発生する熱を効率よくサブマウントに放散させることができる。その結果、放熱性に優れるＭＩＳＦＥＴとすることができる。また、サブマウントと素子ウエハとの間に基板を介在させない構成であるため、たとえば、熱伝導性が十分でない基板を用いた場合であっても、素子で発生する熱を効率よく放散することができる。

なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、このＭＩＳＦＥＴの動作について説明する。ＭＩＳＦＥＴの動作に際しては、まず、ソース−ドレイン間に、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層においてゲート電極に対向する表面付近の領域（チャネル領域）に電子が誘起され、反転層（チャネル）が形成される。この反転層を介して、第１および第３層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。

また、請求項２記載の発明は、前記サブマウント接着工程後、前記サブマウントを介して前記素子ウエハを保持しつつ、前記基板を除去する基板除去工程と、前記基板除去工程によって露出した前記第１層の表面に、前記第１層と電気的に接続するように第２電極を形成する第２電極形成工程と、を含む、請求項１記載の窒化物半導体素子の製造方法である。

この方法によれば、素子ウエハにサブマウントが接着された後、サブマウントが接着された素子ウエハにおける基板は、サブマウントを介して素子ウエハを保持しつつ除去される。そして、この基板の除去によって露出した第１層の表面に、第１層と電気的に接続するように、第２電極が形成される。
この方法によれば、基板の除去によって露出した第１層の表面に第２電極が形成されるため、ＭＩＳＦＥＴにおいて、たとえば、第２電極をドレイン電極と定めれば、完全縦型のＭＩＳＦＥＴの構成にすることができる。これによって、前述したような、低オン抵抗、高耐圧などの特性を発現することができる。また、基板を除去した上で第２電極が形成されるので、基板の種類を問わず、たとえば、サファイア基板などの安価な絶縁性基板を用いて、非常に低コストでＭＩＳＦＥＴを作製することができる。

また、基板を除去するときには、素子ウエハを保持する支持部材としてサブマウントを使用でき、ＭＩＳＦＥＴを支持基板に実装するときには、ＭＩＳＦＥＴで発生する熱を放散させるための放散部材としてサブマウントを使用できる。そのため、基板を除去するときに素子ウエハを保持していたサブマウントを、素子ウエハから剥がす必要がなくなる。その結果、ＭＩＳＦＥＴを製造する場合の生産性を向上させることができる。

また、請求項３記載の発明は、前記サブマウント接着工程は、前記第１、第２および第３層に跨る壁面と、この壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、を有する前記素子ウエハに対し、前記ゲート電極と前記サブマウントとが電気的に接続するように、前記サブマウントを接着する工程を含む、請求項１または２に記載の窒化物半導体素子の製造方法である。これによって、前述した低オン抵抗、高耐圧などの特性を有する縦型のＭＩＳＦＥＴを得ることができる。

また、請求項４記載の発明は、前記サブマウント接着工程は、前記素子ウエハに対し、前記第１電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する前記サブマウントを接着する工程を含む、請求項３に記載の窒化物半導体素子の製造方法である。
この方法によれば、素子ウエハに対し接着されるサブマウントには、第１電極とゲート電極との間が絶縁されるように、所定の配線パターンが形成されている。そのため、サブマウントを剥がし、ＭＩＳＦＥＴ上に配線パターンを形成する作業を省略することができる。その結果、ＭＩＳＦＥＴを製造する場合の生産性を一層向上させることができる。

また、請求項５に記載されているように、前記基板は、絶縁性基板であってもよい。前述したように、窒化物半導体積層構造における基板が形成されている側と反対側に、サブマウントが形成されているため、基板が絶縁性基板であったとしても、サブマウントを支持基板などにダイボンディングすることによって、ＭＩＳＦＥＴを支持基板に実装することができる。そのため、基板として、たとえば、安価なサファイア基板などを使用することができる。

また、請求項６に記載されているように、前記第１電極および前記第２電極は、これらの一方がソース電極であり、他方がドレイン電極である。つまり、第１電極および第２電極のいずれか一方がソース電極であり、他方がドレイン電極でありさえすれば、第１電極および第２電極がどちらの電極（ソース電極およびドレイン電極）であるか否かに関わらず、前述したＭＩＳＦＥＴを得ることができ、前述した効果を得ることができる。

さらに、請求項７に記載されているように、前記基板除去工程は、レーザリフトオフ法により前記基板を除去する工程であってもよい。
また、請求項８記載の発明は、ｎ型の第１層、この第１層に積層されたｐの第２層、およびこの第２層に積層されたｎ型の第３層を備える窒化物半導体積層構造部、ならびに前記第３層と電気的に接続するように形成された第１電極を有する素子チップと、前記第１電極と電気的に接続するように、前記素子チップに接着されたサブマウントと、を含む、窒化物半導体素子である。

この構成によれば、たとえば、第１電極をソース電極と定め、第２層に対向するように、ゲート絶縁膜を挟んでゲート電極を設け、さらに、第１層と電気的に接続するように、ドレイン電極を設けることによって、ソース電極にサブマウントが接着された縦型のＭＩＳＦＥＴの構成にすることができる。
そのため、ＭＩＳＦＥＴの動作時において、低オン抵抗を実現することができ、ＭＩＳＦＥＴの電気特性の低下を抑制することができる。また、集積によって大電流を容易に流すこともできるので、このＭＩＳＦＥＴは、良好なパワーデバイスを実現することができる。また、サブマウントとソース電極（第１電極）とが電気的に接続されることになるので、サブマウントを接地することによって、ソース電極（第１電極）を基準として各電極に電圧を印加することができる。

また、縦型のＭＩＳＦＥＴとしての構造にすることにより、このＭＩＳＦＥＴをデバイスに集積する場合における、ＭＩＳＦＥＴ１つ当たりの占有面積を小さくすることができるため、デバイスへの集積度を向上させることができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体層によってＭＩＳＦＥＴを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。

また、素子チップに対して、第１電極と電気的に接続するように、サブマウントが接着されている。そのため、少なくとも第１電極付近で発生する熱を効率よくサブマウントに放散させることができる。その結果、放熱性に優れるＭＩＳＦＥＴとすることができる。また、サブマウントと素子チップとの間に基板を介在させない構成であるため、素子チップにおいて、熱伝導性が十分でない基板を用いた場合であっても、素子で発生する熱を効率よく放散することができる。

また、請求項９記載の発明は、前記第１層は、前記第２層が積層されている側とは反対側に露出する表面を有し、前記第１層と電気的に接続するように、前記第１層の露出した表面に形成された第２電極を含む、請求項８記載の窒化物半導体素子である。
この構成によれば、第１層の、第２層が積層されている側とは反対側の表面に第２電極が形成されているため、ＭＩＳＦＥＴにおいて、たとえば、第２電極をドレイン電極と定めれば、完全縦型のＭＩＳＦＥＴの構成にすることができる。これによって、前述したような、低オン抵抗、高耐圧などの特性を発現することができる。

また、請求項１０記載の発明は、前記素子チップは、前記第１、第２および第３層に跨る壁面、この壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜、ならびに前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極を含み、前記サブマウントは、前記ゲート電極と電気的に接続するように、前記素子チップに接着されている、請求項８または９に記載の窒化物半導体素子である。この構成により、前述した低オン抵抗、高耐圧などの特性を有する縦型ＭＩＳＦＥＴを得ることができる。

また、請求項１１記載の発明は、前記サブマウントは、前記第１電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する、請求項１０記載の窒化物半導体素子である。
この構成によれば、サブマウントに所定の配線パターンが形成されているため、サブマウントを剥がし、ＭＩＳＦＥＴ上に配線パターンを形成することなく、サブマウントを素子チップに接着したままの状態で支持基板に実装することができる。

さらに、請求項１２記載の発明は、前記素子チップは、前記窒化物半導体積層構造部を支持するための絶縁性基板を含む、請求項８〜１１のいずれか一項に記載の窒化物半導体素子である。
前述したように、窒化物半導体積層構造における基板が形成されている側と反対側に、サブマウントが形成されているため、基板が絶縁性基板であったとしても、サブマウントを支持基板などにダイボンディングすることによって、ＭＩＳＦＥＴを支持基板に実装することができる。そのため、基板として、たとえば、安価なサファイア基板などを使用することができる。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図であって、第１の構造を示す図である。
この電界効果トランジスタ（窒化物半導体素子）は、素子チップ２０を備えており、素子チップ２０は、ソース電極１１と、ドレイン電極６と、ゲート電極９とを有している。

素子チップ２０は、ｎ型ＧａＮ層２（第１層）と、ｐ型ＧａＮ層３（第２層）と、ｎ型ＧａＮ層４（第３層）とからなる窒化物半導体積層構造部１を備え、これら各ＧａＮ層は、この順に積層されている。より具体的には、各ＧａＮ層は、後述する基板５（図２参照）の上に、たとえば、有機金属化学気相成長法（ＭＯＣＶＤ法）、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）などの方法で、III族窒化物半導体をエピタキシャル成長させることによって形成されている。なお、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、III族元素と窒素とを化合させたIII族窒化物半導体であれば、ＧａＮ化合物に限られず、たとえば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）など、一般に、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる窒化物半導体であればよい。

窒化物半導体積層構造部１の幅方向中間付近には、ｎ型ＧａＮ層４からｐ型ＧａＮ層３を貫通してｎ型ＧａＮ層２の層厚方向途中に至る深さのトレンチ１３が形成されている。
トレンチ１３は、断面略矩形状になるように形成されている。また、トレンチ１３の側面は、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る壁面７を形成している。

壁面７は、トレンチ１３が断面略矩形状に形成されていることにより、たとえば、後述する基板５（図２参照）の主面に対して９０°傾斜した面である。たとえば、基板５の主面がｃ面（０００１）である場合、この基板５の上にエピタキシャル成長によって成長させられる、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。そのため、この主面（ｃ面）に対して９０°傾斜した面である壁面７は、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面となる。また、ｐ型ＧａＮ層３における壁面７近傍には、ゲート電極９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２、４間を電気的に導通させる反転層（チャネル）が形成される。

ｎ型ＧａＮ層４の上には、ソース電極１１が接触して形成されている。ソース電極１１は、ｎ型ＧａＮ層４と電気的に接続（オーミック接続）されることになる。一方、ｎ型ＧａＮ層２の裏面には、裏面全域を覆うようにドレイン電極６が接触して形成されている。ドレイン電極６は、ｎ型ＧａＮ層２と電気的に接続（オーミック接続）されることになる。なお、これらの電極６，７は、各ｎ型ＧａＮ層２，４とそれぞれ導通していれば（電気的に接続されていれば）よく、たとえば、各電極６，７と各ＧａＮ層２，４との間に、さらにｎ型の半導体層を介在させる構成でも良い。

ドレイン電極６は、少なくともアルミニウム（Ａｌ）を含む金属で構成することが好ましく、たとえば、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）で構成することができる。ソース電極１１もドレイン電極６と同様に、アルミニウム（Ａｌ）を含む金属で構成することが好ましく、たとえば、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）で構成することができる。アルミニウム（Ａｌ）を含む金属でドレイン電極６およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極６およびソース電極１１は、各ｎ型ＧａＮ層２，４とオーミック接合を形成できる材料であれば、モリブデン（Ｍｏ）もしくはモリブデン化合物（たとえば、モリブデンシリサイド）、チタン（Ｔｉ）もしくはチタン化合物（たとえば、チタンシリサイド）、またはタングステン（Ｗ）もしくはタングステン化合物（たとえば、タングステンシリサイド）で構成してもよい。

また、ｎ型ＧａＮ層４の上面（ソース電極１１形成領域を除く）およびトレンチ１３の内面（壁面７および底面）には、ゲート絶縁膜８が、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨って形成されている。
そして、ゲート電極９は、このゲート絶縁膜８を挟んで壁面７、すなわちｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に対向しており、さらに、ｎ型ＧａＮ層４の上面においてトレンチ１３の縁部付近にまで延びて形成されている。

ゲート絶縁膜８は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ_２）、酸化ガリウム（Ｇａ_２Ｏ_３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ_２Ｏ_３）および窒化シリコン（ＳｉＮ）などを用いて構成することができる。
ゲート電極９は、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料をなどを用いて構成することができる。

この電界効果トランジスタは、さらに、素子チップ２０に接着されたサブマウント１４を備えている。
サブマウント１４は、たとえば、平面視において素子チップ２０より大きいサイズで形成されており、サブマウント基板１７と、このサブマウント基板１７の表面に形成された配線１６とを備えている。

サブマウント基板１７は、素子チップ２０で発生する熱を効率よく放散させるための基板であって、このような基板としては、たとえば、窒化アルミニウム（ＡｌＮ）基板、サファイア（Ａｌ_２Ｏ_３）基板など、高放熱性を有し、さらに高絶縁性を有する基板が例示される。サブマウント基板１７が、高絶縁性を有する基板であれば、サブマウント１４が素子チップ２０に接着された状態において、後述するソース側配線１６Ｓとゲート側配線１６Ｇとが、サブマウント基板１７を介して導通することを防止することができる。

配線１６は、ソース電極１１に接続されるソース側配線１６Ｓと、ゲート電極９に接続されるゲート側配線１６Ｇとを備えている。また、配線１６は、ソース側配線１６Ｓとゲート側配線１６Ｇとが、互いに導通しないように（絶縁されるように）、サブマウント基板１７上に所定の配線パターンで形成されている。これによって、ソース電極１１とゲート電極９とが、配線１６を介して導通することがないので、この電界効果トランジスタ動作時に、ソース−ゲート間が短絡してしまうことを防止することができる。そのため、電気的絶縁信頼性の高い電界効果トランジスタとすることができる。

また、配線１６は、たとえば、タングステン（Ｗ）などで構成することができる。
そして、サブマウント１４は、ソース側配線１６Ｓが素子チップ２０のソース電極１１に、また、ゲート側配線１６Ｇが素子チップ２０のゲート電極９に、たとえば半田などの接着材料を介してそれぞれ接続された状態で、素子チップ２０に接着されている。なお、この接着状態において、ソース側配線１６Ｓおよびゲート側配線１６Ｇは、図示しない方向（たとえば紙面後方）に露出しており、その露出した部分に、後述するボンディングワイヤ２２およびボンディングワイヤ２３がそれぞれ接続される。

図２Ａ〜図２Ｈは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図２Ａに示すように、ウエハ状態の基板５の上に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に成長させられる。こうして、基板５上に、窒化物半導体積層構造部１が形成される。

このとき、基板５としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。また、各ＧａＮ層（２、３、４）を成長させる方法としては、上述した有機金属化学気相成長法（ＭＯＣＶＤ法）、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）などの方法が挙げられる。また、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４を成長させるときのｎ型不純物としては、たとえばＳｉを用いればよい。また、ｐ型ＧａＮ層３を成長させるときのｐ型不純物としては、たとえば、Ｍｇ、Ｃなどを用いればよい。

窒化物半導体積層構造部１が形成された後には、図２Ｂに示すように、ｍ面（１０−１０）またはａ面（１１−２０）の面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る断面矩形のトレンチ１３が形成されると共に、壁面７が形成されて、窒化物半導体積層構造部１が複数本（図２Ｂでは２本のみ示す）のストライプ状に整形される。

トレンチ１３の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けたトレンチ１３の内面（壁面７および底面）を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理には、水酸化カリウム（ＫＯＨ）やアンモニア水などを用いることが好ましい。このウェットエッチング処理を施すことにより、ダメージを受けた内面（壁面７および底面）の表層が除去され、ダメージの少ない内面（壁面７および底面）を得ることができる。この内面のうち壁面７のダメージを低減しておくことにより、壁面７付近の領域の結晶状態を良好に保つことができ、また、壁面７とゲート絶縁膜８との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができると共に、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。

次いで、たとえば、ＥＣＲ（電子サイクロトロン共鳴）スパッタ成膜法、マグネトロンスパッタ成膜法などの方法により、窒化物半導体積層構造部１の上面全域を覆う絶縁膜（図示せず）が形成される。この絶縁膜（図示せず）が形成された後には、図２Ｃに示すように、絶縁膜（図示せず）の不要部分（ゲート絶縁膜８以外の部分）がエッチングにより除去される。これによって、ゲート絶縁膜８が形成される。

続いて、公知のフォトリソグラフィ技術により、ゲート絶縁膜８の上に、ソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、ソース電極１１の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１１以外の部分）がフォトレジストと共にリフトオフされる。これにより、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される（図２Ｄ参照）。そして、ソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれ、ソース電極１１の場合と同様の方法により、ゲート電極９が形成される（図２Ｄ参照）。こうして窒化物半導体積層構造部１、ソース電極１１およびゲート電極９を有する素子ウエハ１５が得られる。

次に、図２Ｅに示すように、この素子ウエハ１５に対して、サブマウント１４が接着される（サブマウント接着工程）。
素子ウエハ１５へのサブマウント１４の接着は、たとえば、半田などの接着材料を用いた公知の接着方法によって行なうことができる。より具体的には、まず、サブマウント１４における配線１６上に、たとえば、蒸着法、スパッタリング法、めっき法などによって半田の層が形成される。次いで、ソース側配線１６Ｓとソース電極１１とが対向するように、かつ、ゲート側配線１６Ｇとゲート電極９とが対向するように、サブマウント１４と素子ウエハ１５とを対向させる。そして、その状態から、ソース側配線１６Ｓ上にソース電極１１が、また、ゲート側配線１６Ｇ上にゲート電極９が、それぞれ配置される。その後は、サブマウント１４上に素子ウエハ１５が配置された状態で、リフロー処理などが行なわれて、ソース電極１１がソース側配線１６Ｓに、また、ゲート電極９がゲート側配線１６Ｇに、それぞれ接着される。こうして、素子ウエハ１５がサブマウント１４に接着される。

素子ウエハ１５がサブマウント１４に接着された後には、図２Ｆに示すように、サブマウント１４を介して素子ウエハ１５を保持した状態で、基板５が除去される（基板除去工程）。
基板５の除去は、たとえば、素子ウエハ１５における基板５側の面（素子ウエハ１５におけるサブマウント１４が接着されていない側）からレーザ光を当てて基板５を剥離するレーザリフトオフ法によって行なわれる。これによって、基板５が除去されて素子ウエハ１５のｎ型ＧａＮ層２が露出する。なお、基板５の除去は、上記したレーザリフトオフ法のほか、ＣＭＰ（化学的機械的研磨）処理や、エッチング処理によっても行なうことができる。

続いて、図２Ｇに示すように、露出したｎ型ＧａＮ層２にドレイン電極６が形成される（第２電極形成工程）。より具体的には、ソース電極１１の場合と同様の方法により露出したｎ型ＧａＮ層２の露出面のほぼ全域を覆うようにドレイン電極６が形成される。
その後は、素子ウエハ１５が各チップ（電界効果トランジスタ）に分割され、同時にサブマウント１４が各素子チップ２０に対応する個別領域に分割されて、図２Ｈに示すように、図１に示す構造の電界効果トランジスタを得ることができる。

そして、この電界効果トランジスタは、たとえば、図３に示すように、支持基板１０に実装されることによって、そのトランジスタ動作が可能となる。
図３において、電界効果トランジスタは、支持基板１０の実装面１０ａに対してサブマウント１４（サブマウント基板１７）が接合（ダイボンディング）され、ドレイン電極６が上側になるように実装されている。これによって、トランジスタ動作時に素子チップ２０で発生した熱は、サブマウント１４を介して支持基板１０へと効率よく放散される。

支持基板１０には、配線１８、配線１９および配線２４が形成されており、これらは互いに絶縁されている。そして、配線１８とドレイン電極６とがボンディングワイヤ２１で接続されている。
また、配線１９とサブマウント１４におけるソース側配線１６Ｓとがボンディングワイヤ２２で接続されている。配線１９とソース側配線１６Ｓとが接続されることによって、素子チップ２０におけるソース電極１１は、配線１９と電気的に接続されることになる。また、図示は省略するが、ソース側配線１６Ｓは、図示しない位置において接地されている。ソース側配線１６Ｓを接地することによって、ソース電極１１が基準電位となるため、ソース電極１１を基準電位として各電極（ソース電極１１、ドレイン電極６およびゲート電極９）に電圧を印加することができる。

また、配線２４とサブマウント１４におけるゲート側配線１６Ｇとがボンディングワイヤ２３で接続されている。これによって、素子チップ２０におけるゲート電極９は、配線２４と電気的に接続されることになる。
次にこの実装状態における電界効果トランジスタの動作について説明する。
電界効果トランジスタを動作させるには、まず、配線１８と配線１９との間に配線１８が正（＋）となる電圧が印加されて、ソース電極１１とドレイン電極６との間には、ドレイン電極６側が正（＋）となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層４とｎ型ＧａＮ層２との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、配線２４に、ｐ型ＧａＮ層３に対して正となる所定の電圧値（ゲート閾値電圧）が印加される。これによって、ゲート電極９にも同じ電圧値のバイアス電圧が印加され、ｐ型ＧａＮ層３のゲート絶縁膜８と接する表面近傍に電子が誘起されて、反転層（チャネル）が形成される。この反転層を介して、ｎ型ＧａＮ層２とｎ型ＧａＮ層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。

以上のように、この実施形態によれば、ソース電極１１がｎ型ＧａＮ層４の表面に形成され、ドレイン電極６がｎ型ＧａＮ層２の表面に形成されている。そのため、この電界効果トランジスタを、ソース電極１１およびドレイン電極６が縦型に配列された完全縦型の電界効果トランジスタにすることができるので、その動作時において、低オン抵抗を実現することができ、電界効果トランジスタの電気特性の低下を抑制することができるの。また、集積によって大電流を容易に流すこともできるで、この電界効果トランジスタは、良好なパワーデバイスを実現することができる。

また、縦型の電界効果トランジスタとしての構造にすることにより、この電界効果トランジスタをデバイスに集積する場合における、トランジスタ１つ当たりの占有面積を小さくすることができるため、デバイスへの集積度を向上させることができる。
また、ソース電極１１およびソース側配線１６Ｓが、ゲート電極９およびゲート側配線１６Ｇが、それぞれ電気的に接続するように、サブマウント１４が素子チップ２０に接着されているため、ソース電極１１やゲート電極９付近で発生する熱を効率よくサブマウント１４に放散させることができる。その結果、この電界効果トランジスタを放熱性に優れる電界効果トランジスタにすることができる。

また、サブマウント１４は、基板５をリフトオフするときには素子ウエハ１５を保持する支持部材として使用でき、トランジスタを支持基板１０に実装するときには素子チップ２０で発生する熱を放散させるための放散部材として使用できる。そのため、トランジスタの製造工程において、サブマウント１４を剥がす必要がなくなる。その結果、縦型の電界効果トランジスタを製造する場合の生産性を向上させることができる。

さらに、サブマウント１４には、所定の配線パターンで形成された配線１６が形成されている。そのため、電界効果トランジスタの製造工程においてサブマウント１４を剥がさずに、サブマウント１４が接着された状態で電界効果トランジスタを使用すれば、トランジスタ上に配線パターンを形成する作業を省略することができる。その結果、電界効果トランジスタの生産性を一層向上させることができる。

また、基板５が除去された上で、この除去によって露出したｎ型ＧａＮ層２にドレイン電極が接続されるので、基板５が、安価なサファイア基板などの絶縁性基板であったとしても、ドレイン電極６とｎ型ＧａＮ層２との電気的接続を確実に行なうことができる。
さらに、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもでき、かつ、ｎ型ＧａＮ層２の層厚を厚くすることによって、容易に高耐圧性を確保することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。むろん、III族窒化物半導体によって電界効果トランジスタを構成していることにより、シリコン半導体素子に比較して、高温動作および高速スイッチングといった特徴を享受することもできる。

以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、ゲート絶縁膜８の形成時において、ｐ型ＧａＮ層３における壁面７付近の領域を、Ａｒ^＋プラズマを照射することにより変質させて、図４に示すように、ｐ型ＧａＮ層３とは異なる伝導特性を有する領域１０としてもよい。これによって、トランジスタ動作時に、より低いゲート閾値電圧で領域１０に電子を誘起させることができる。なお、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体としては、たとえば、ｐ型ＧａＮ層３のアクセプタ濃度より低いアクセプタ濃度を有するｐ⁻型半導体、ｎ型半導体、ｉ型半導体、ｎ型およびｐ型の不純物を含む半導体などを例示できる。

また、上述の実施形態では、ｎ型ＧａＮ層２にドレイン電極６が、また、ｎ型ＧａＮ層４にソース電極１１が形成されるとしたが、ソース電極１１とドレイン電極６との配置位置を入れ替えた構成にしてもよい。
また、上述の実施形態では、トレンチ１３は、断面略矩形状に形成されるとしたが、たとえば、図５に示すように、断面Ｖ字状などの形状に形成されてもよい、トレンチ１３が断面Ｖ字状に形成されることによって、壁面７は、基板５の主面（ｃ面）に対して所定の角度（９０°を除く）で傾斜した面、たとえば、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。

また、上述の実施形態では、ドレイン電極６は、基板５の除去によって露出したｎ型ＧａＮ層２の表面に形成されているとしたが、たとえば、図６に示すように、ｎ型ＧａＮ層２の構成を、窒化物半導体積層構造部１の幅方向に引き出された引き出し部３０を有する構成とすることによって、この引き出し部３０の上面にドレイン電極６を形成してもよい。この場合、サブマウント１４に、ドレイン電極６に対応するドレイン側配線１６Ｄをさらに設け、サブマウント１４を素子チップ２０に接着する際、このドレイン側配線１６Ｄとドレイン電極６とを接続すればよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ａの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｂの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｃの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｄの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｅの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｆの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を示す図解的な断面図であって、図２Ｇの次の工程を示す図である。 電界効果トランジスタの実装状態を示す図解的な断面図である。 この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。 この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。 この発明の第４の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。

符号の説明

１ 窒化物半導体積層構造部
２ ｎ型ＧａＮ層
３ ｐ型ＧａＮ層
４ ｎ型ＧａＮ層
５ 基板
６ ドレイン電極
７ 壁面
８ ゲート絶縁膜
９ ゲート電極
１１ ソース電極
１４ サブマウント
１５ 素子ウエハ
１６ 配線
１６Ｓ ソース側配線
１６Ｇ ゲート側配線
１６Ｄ ドレイン側配線
１７ サブマウント基板
２０ 素子チップ

Claims (12)

1. 基板、この基板上に積層された、ｎ型の第１層、ｐ型の第２層およびｎ型の第３層を含むIII族窒化物半導体積層構造、ならびに前記第３層と電気的に接続するように形成された第１電極を有する素子ウエハに対し、前記第１電極と電気的に接続するようにサブマウントを接着するサブマウント接着工程を含む、窒化物半導体素子の製造方法。
2. 前記サブマウント接着工程後、前記サブマウントを介して前記素子ウエハを保持しつつ、前記基板を除去する基板除去工程と、
   前記基板除去工程によって露出した前記第１層の表面に、前記第１層と電気的に接続するように第２電極を形成する第２電極形成工程と、を含む、請求項１記載の窒化物半導体素子の製造方法。
3. 前記サブマウント接着工程は、前記第１、第２および第３層に跨る壁面と、この壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、を有する前記素子ウエハに対し、前記ゲート電極と前記サブマウントとが電気的に接続するように、前記サブマウントを接着する工程を含む、請求項１または２に記載の窒化物半導体素子の製造方法。
4. 前記サブマウント接着工程は、前記素子ウエハに対し、前記第１電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する前記サブマウントを接着する工程を含む、請求項３に記載の窒化物半導体素子の製造方法。
5. 前記基板は、絶縁性基板である、請求項１〜４のいずれか一項に記載の窒化物半導体素子の製造方法。
6. 前記第１電極および前記第２電極は、これらの一方がソース電極であり、他方がドレイン電極である、請求項２〜５のいずれか一項に記載の窒化物半導体素子の製造方法。
7. 前記基板除去工程は、レーザリフトオフ法により前記基板を除去する工程を含む、請求項２〜６のいずれか一項に記載の窒化物半導体素子の製造方法。
8. ｎ型の第１層、この第１層に積層されたｐの第２層、およびこの第２層に積層されたｎ型の第３層を備える窒化物半導体積層構造部、ならびに前記第３層と電気的に接続するように形成された第１電極を有する素子チップと、
   前記第１電極と電気的に接続するように、前記素子チップに接着されたサブマウントと、を含む、窒化物半導体素子。
9. 前記第１層は、前記第２層が積層されている側とは反対側に露出する表面を有し、
   前記第１層と電気的に接続するように、前記第１層の露出した表面に形成された第２電極を含む、請求項８記載の窒化物半導体素子。
10. 前記素子チップは、前記第１、第２および第３層に跨る壁面、この壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜、ならびに前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極を含み、
    前記サブマウントは、前記ゲート電極と電気的に接続するように、前記素子チップに接着されている、請求項８または９に記載の窒化物半導体素子。
11. 前記サブマウントは、前記第１電極と前記ゲート電極との間が絶縁されるように形成された所定の配線パターンを有する、請求項１０記載の窒化物半導体素子。
12. 前記素子チップは、前記窒化物半導体積層構造部を支持するための絶縁性基板を含む、請求項８〜１１のいずれか一項に記載の窒化物半導体素子。

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