JP2006286953A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体層（２）上に設けられたゲート電極（３）と、ゲート電極（３）を挟むように半導体層（２）上に設けられたソース電極（５）およびドレイン電極（９）と、半導体層（２）上のゲート電極（３）とドレイン電極（９）との間に設けられた電極（１０）とを備え、電極（１０）の半導体層（２）側の先端部におけるゲート・ドレイン電極間方向の幅は、１０ｎｍ以上３００ｎｍ以下であることを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。
マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として電界効果型トランジスタが知られている。この電界効果型トランジスタにおいては、ドレイン耐圧の向上およびゲート・ドレイン間容量削減を目的として、オフセット領域にシールド電極またはソースウォールを設ける試みがなされている。
例えば、オフセット領域にシールド導電膜を設ける技術が開示されている（例えば、特許文献１参照）。この技術によれば、ドレイン耐圧を高い値に維持したまま、オン抵抗の低減を図ることができる。また、ゲート・ドレイン間にソースウォールを設ける技術が開示されている（例えば、特許文献２参照）。この技術によれば、ゲート・ドレイン間の寄生容量を低減させつつ、高周波特性の向上を図ることができる。
特開２００２−３４３９６０号公報 特開２００２−１１０７００号公報
しかしながら、シールド電極またはソースウォールは、一般的にグランド電位に接続されいてることから、ドレイン電流を低下させる原因となる。したがって、特許文献１および特許文献２の技術を用いると、ドレイン耐圧の向上と引き換えにドレイン電流の低下を招く。
本発明は、ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、半導体層上のゲート電極とドレイン電極との間に設けられ、ゲート電極およびドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在する電極部とを備えることを特徴とするものである。
本発明に係る半導体装置においては、ゲート電極とドレイン電極との間に電極が形成されていることから、ドレイン耐圧が向上する。また、電極のゲート・ドレイン電極間方向の幅が１０ｎｍ以上３００ｎｍ以下と小さいことから、ドレイン電流の低下を抑制することができる。したがって、本発明に係る半導体装置においては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。
本発明に係る他の半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、ソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで延在するソースウォールとを備え、ソースウォールの先端は、ゲート電極およびドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在することを特徴とするものである。
本発明に係る他の半導体装置においては、ゲート電極とドレイン電極との間にソースウォールが形成されていることから、ドレイン耐圧が向上する。また、ソースウォールのドレイン電極側の先端部におけるゲート・ドレイン電極間方向の幅が１０ｎｍ以上３００ｎｍ以下と小さいことから、ドレイン電流の低下を抑制することができる。したがって、本発明に係る半導体装置においては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。また、ソースウォールを設けることにより、半導体装置の高周波特性が向上する。
本発明に係るさらに他の半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、半導体層上のゲート電極とドレイン電極との間に設けられ、かつ、ゲート電極の延在する方向に延在し、半導体層方向に延在するくし歯型からなる電極部とを備えることを特徴とするものである。
本発明に係るさらに他の半導体装置においては、電極の半導体層側の先端部がゲート電極の延在方向に並びかつ半導体層に対して延びるくし歯を備えるくし歯形状を有することから、ゲート電極とドレイン電極との間のオフセット領域にバイアス電位が与えられる。したがって、本発明に係る半導体装置のドレイン耐圧が向上する。また、各くし歯の間には電極がもうけられていないことから、本発明に係る半導体装置のドレイン電流の低下を効果的に抑制することができる。
本発明に係る他の半導体装置は、半導体層上に設けられたゲート電極と、ゲート電極を挟むように半導体層上に設けられたソース電極およびドレイン電極と、ソース電極からゲート電極の上方を通過してゲート電極とドレイン電極との間まで延在するソースウォールとを備え、ソースウォールの先端は、ゲート電極の延在する方向に延在し、半導体層方向に延在するくし歯型からなることを特徴とするものである。
本発明に係る他の半導体装置においては、ソースウォールがゲート電極とドレイン電極との間にまで延在していることから、ゲート電極とドレイン電極との間のオフセット領域にバイアス電位が与えられる。したがって、本発明に係る半導体装置のドレイン耐圧が向上する。また、各くし歯の間には電極がもうけられていないことから、本発明に係る半導体装置のドレイン電流の低下を効果的に抑制することができる。さらに、ソースウォールを設けることにより、半導体装置の高周波特性が向上する。
ソースウォールまたは電極部は、ＷＳｉ，Ａｕまたはポリシリコンのいずれかからなっていてもよい。また、半導体装置は、ＬＤＭＯＳ、ＧａＡｓＦＥＴ、Ｓｉ系ＦＥＴまたはＧａＮ系ＦＥＴのいずれかであってもよい。さらに、半導体層は、Ｓｉ，ＳｉＣ，ＧａＡｓまたはＧａＮ系のいずれかであってもよい。
本発明に係る半導体装置の製造方法は、半導体層上であって半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、半導体層およびゲート電極を被覆する絶縁膜を形成する第２の工程と、ドレイン領域とゲート電極との間の絶縁膜上に配置され、かつ、ゲート電極およびドレイン領域間方向に１０ｎｍ以上３００ｎｍ以下で延在する電極部を形成する第３の工程とを含むことを特徴とするものである。
本発明に係る半導体装置の製造方法においては、ソース領域とドレイン領域との間にゲート電極が形成され、半導体層およびゲート電極を覆う絶縁膜が形成され、ゲート電極とドレイン領域との間の絶縁膜上に配置されかつゲート・ドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在する電極部が形成される。この場合、ゲート電極とドレイン領域との間に電極が形成されていることから、ドレイン耐圧が向上する。また、電極部のゲート・ドレイン電極間方向の幅が１０ｎｍ以上３００ｎｍ以下と小さいことから、ドレイン電流の低下を抑制することができる。したがって、本発明に係る半導体装置においては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。
第３の工程は、絶縁膜の一部をエッチングして段差を形成する工程と、絶縁膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜上全面に電極を形成する工程と、電極にエッチングをなして段差の側壁に電極を残す工程とを含む工程であってもよい。この場合、ゲート電極とドレイン領域との間の絶縁膜上において上下方向に伸びる電極の幅の調整が容易になる。したがって、所望の幅を有する電極を形成することができる。
本発明に係る半導体装置の他の製造方法は、半導体層上であって半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、半導体層およびゲート電極を被覆する絶縁膜を形成する第２の工程と、ソース領域を露出させる第３の工程と、ソース領域からゲート電極の上方を通過してゲート電極とドレイン領域との間まで延在し、かつ先端部がゲート電極ゲートおよびドレイン領域方向に１０ｎｍ以上３００ｎｍ以下で延在するソースウォールを形成する第４の工程とを含むことを特徴とするものである。
本発明に係る半導体装置の他の製造方法においては、ソース領域とドレイン領域との間にゲート電極が形成され、半導体層およびゲート電極を覆う絶縁膜が形成され、ソース領域が露出され、ソース領域からゲート電極の上方を通過してゲート電極とドレイン領域との間まで延在しかつ先端部がゲート・ドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在するソースウォールが形成される。この場合、ゲート電極とドレイン領域との間にソースウォールが形成されていることから、ドレイン耐圧が向上する。また、ソースウォールのドレイン領域側の先端部におけるゲート・ドレイン電極間方向の幅が１０ｎｍ以上３００ｎｍ以下と小さいことから、ドレイン電流の低下を抑制することができる。したがって、本発明に係る半導体装置においては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。また、ソースウォールを設けることにより、半導体装置の高周波特性が向上する。
第４の工程は、ゲート電極とドレイン領域との間の絶縁膜にエッチング処理を施して凹部を形成する工程と、凹部にソースウォールの一部を形成して先端部を形成する工程とを含む工程であってもよい。この場合、ソースウォールの先端部におけるゲート・ドレイン電極間方向の幅の調整が容易になる。したがって、ソースウォールの先端部の幅を所望の幅にすることができる。
本発明に係る半導体装置のさらに他の製造方法は、半導体層上であって半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、半導体層およびゲート電極を被覆する絶縁膜を形成する第２の工程と、ドレイン領域とゲート電極との間の絶縁膜上に配置され、かつ、先端部がゲート電極の延在する方向に延在し、半導体層方向に延在するくし歯型からなる電極部を形成する第３の工程とを含むことを特徴とするものである。
本発明に係る半導体装置のさらに他の製造方法においては、ソース領域とドレイン領域との間にゲート電極が形成され、半導体層およびゲート電極を覆う絶縁膜が形成され、半導体層上のゲート電極とドレイン領域との間に配置されかつ先端部がゲート電極の延在方向に延在し、半導体層方向に延在するくし歯を有する電極部が形成される。この場合、電極部の半導体層側の先端部がゲート電極の延在方向に並びかつ半導体層に対して延びるくし歯を備えるくし歯形状を有することから、ゲート電極とドレイン領域との間のオフセット領域にバイアス電位が与えられる。したがって、本発明に係る半導体装置のドレイン耐圧が向上する。また、各くし歯の間には電極がもうけられていないことから、本発明に係る半導体装置のドレイン電流の低下を効果的に抑制することができる。
第３の工程は、ゲート電極とドレイン領域との間の領域の絶縁膜上にゲート電極の延在する方向に複数の穴を形成する工程と、複数の穴に電極部を形成する工程とを含む工程であってもよい。この場合、電極のくし歯の形成が容易になる。
本発明に係る半導体装置の他の製造方法は、半導体層上であって半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、半導体層およびゲート電極を覆う絶縁膜を形成する第２の工程と、ソース領域を露出させる第３の工程と、ソース領域からゲート電極の上方を通過してゲート電極とドレイン領域との間まで延在し、かつ、先端部がゲート電極の延在する方向に延在し半導体層に対して延在するくし歯を有するソースウォールを形成する第４の工程とを含むことを特徴とするものである。
本発明に係る半導体装置のさらに他の製造方法においては、ソース領域とドレイン領域との間にゲート電極が形成され、半導体層およびゲート電極を覆う絶縁膜が形成され、ソース領域が露出され、ソース領域からゲート電極の上方を通過してゲート電極とドレイン領域との間まで延在しかつ先端部がゲート電極の延在方向に延在し、半導体層に対して延びるくし歯を備えるくし歯形状を有するソースウォールが形成される。この場合、ソースウォールがゲート電極とドレイン領域との間にまで延在していることから、ゲート電極とドレイン領域との間のオフセット領域にバイアス電位が与えられる。したがって、本発明に係る半導体装置のドレイン耐圧が向上する。また、各くし歯の間には電極がもうけられていないことから、本発明に係る半導体装置のドレイン電流の低下を効果的に抑制することができる。さらに、ソースウォールを設けることにより、半導体装置の高周波特性が向上する。
第４の工程は、ゲート電極とドレイン電極との間の絶縁膜の上面においてゲート電極の延在する方向に複数の穴を形成する工程と、ソース領域の露出部分から複数の穴にわたって電極を形成する工程を含む工程であってもよい。この場合、ソースウォールのくし歯の形成が用意になる。
ソースウォールまたは電極部は、ＷＳｉ，Ａｕ，Ａｌまたはポリシリコンのいずれかであってもよい。ソースウォールまたは電極部は、真空蒸着法、スパッタリングまたはＣＶＤ法により形成されてもよい。
本発明によれば、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。
以下、本発明を実施するための最良の形態を説明する。
図１は、第１実施例に係る半導体装置１００の一部省略斜視図である。図１に示すように、半導体装置１００は、低抵抗ｐ＋＋型基板１、高抵抗ｐ−型エピタキシャル層２、ゲート電極３、ゲート酸化膜４、ソース領域５、ソース電極５ａ、貫通導電領域６、チャネル領域７、オフセット領域８、ドレイン領域９、ドレイン電極９ａ、シールド電極１０および絶縁膜１１を含む。
低抵抗ｐ＋＋型基板１は、例えば、低効率が１０ｍΩｃｍ以下の高濃度不純物を含有する低抵抗ｐ＋＋型単結晶シリコンからなる支持基板である。高抵抗ｐ−型エピタキシャル層２は、低抵抗ｐ＋＋型基板１上に形成されている。高抵抗ｐ−型エピタキシャル層２は、例えば、抵抗率が２０Ωｃｍ程度の低濃度不純物を含有するｐ−型単結晶シリコンからなる。なお、低抵抗ｐ＋＋型基板１および高抵抗ｐ−型エピタキシャル層２は、ＧａＡｓ，ＧａＮまたはＳｉＣから構成されていてもよい。
高抵抗ｐ−型エピタキシャル層２の上面側の一部に、ｐ型領域からなるチャネル領域７が選択的に形成されている。このチャネル領域７は、トランジスタの適切なしきい値を設定するとともに、ドレイン領域９からソース領域５に延びる空乏層延びを抑えるためのパンチスルーストッパとしても機能する。チャネル領域７上には、ゲート酸化膜４を介してゲート電極３が形成されている。
ソース領域５およびオフセット領域８は、高抵抗ｐ−型エピタキシャル層２の上面側の一部においてチャネル領域７を挟むように形成されている。ソース領域５は、ソース電極として機能し、高濃度不純物を含有するｎ＋＋型領域からなる。オフセット領域８は、低濃度不純物を含有するｎ−型領域からなる。チャネル領域７、ソース領域５およびオフセット領域８は、ゲート電極３に対して自己整合的に形成されている。また、ソース領域５およびオフセット領域８の一部は、ゲート電極３に対してオーバラップしている。ドレイン領域９は、ドレイン電極として機能し、高濃度不純物を含有するｎ＋＋型領域からなり、オフセット領域８に接してチャネル領域７と反対側に形成されている。
貫通導電領域６は、高濃度不純物を含有するｐ＋＋型領域からなり、ソース領域５に接しかつ高抵抗ｐ−型エピタキシャル層２の上面から低抵抗ｐ＋＋型基板１にかけて形成されるリーチスルー層である。また、ソース領域５と貫通導電領域６とを接続する目的も兼ねてソース電極５ａが形成されている。ソース電極５ａはソース領域５および貫通導電領域６の両方にオーミックコンタクトしている。それにより、低抵抗ｐ＋＋型基板１をソース電極として用いることも可能になる。
高抵抗ｐ−型エピタキシャル層２、ゲート電極３およびゲート酸化膜４を覆うように絶縁膜１１が形成されている。絶縁膜１１は、ＳｉＯ２等の絶縁材料から形成される。また、絶縁膜１１の膜厚は、例えば、０．５μｍ程度である。また、ドレイン電極９ａは、絶縁膜１１を覆う絶縁膜１１ａを開口して形成される。なお、その際に、ソース電極５ａが露出される開口も形成される。
シールド電極１０は、ＷＳｉ，Ａｕ，Ａｌ等から形成される薄い板状の電極であって、絶縁膜１１を介してオフセット領域８上のゲート電極３とドレイン領域９との間に形成されている。シールド電極１０のゲート・ドレイン間方向の幅は、例えば、０．２μｍ程度である。また、シールド電極１０とオフセット領域８との間隔は、例えば、０．２μｍ程度である。シールド電極１０を構成する材料は、導電性を有するものであれば特に限定されない。例えば、ポリシリコンであっても通常のＭＯＳトランジスタのゲート電極に用いられるものであればシールド電極１０として用いることができる。なお、シールド電極１０としてポリシリコンを用いる場合には、ボロン、リン等をドーピングしたものを用いることが好ましい。シールド電極１０の導電性が向上するからである。シールド電極１０の形状の詳細は後述する。
本実施例においては、ゲート電極３とドレイン領域９との間に薄い板状のシールド電極１０が形成されていることから、ドレイン耐圧が向上する。また、シールド電極１０のゲート・ドレイン間方向の幅が小さいことから、ドレイン電流の低下を抑制することができる。したがって、本実施例に係る半導体装置１００においては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。
次に、本実施例に係る半導体装置１００におけるゲート電圧とドレイン電流との関係について説明する。図２は、ゲート電圧とドレイン電流との関係を示す図である。図２の縦軸はドレイン電流を示し、図２の横軸はゲート電圧を示す。図２の点線は従来の半導体装置の特性を示し、図２の実線は本実施例に係る半導体装置１００の特性を示す。
従来の半導体装置は、ゲート電極とドレイン領域との間にシールド電極を備えるが、そのシールド電極のゲート・ドレイン間方向の幅は約０．５μｍ程度である。本実施例に係るシールド電極１０のゲート・ドレイン間方向の幅は０．１μｍとした。
図２に示すように、いずれの半導体装置もゲート電圧の増加に伴いドレイン電流も増加しているが、ゲート電圧が１０Ｖである場合、本実施例に係る半導体装置１００のドレイン電流は従来の半導体装置のドレイン電流に比較して７５％程度増加している。したがって、本実施例に係る半導体装置１００のようにシールド電極１０のゲート・ドレイン間方向の幅を小さくすることによってドレイン電流の低下を抑制できることが立証された。
次いで、本発明の原理について説明する。図３は、シールド電極１０の効果についてＭＯＳトランジスタモデルを用いて説明するための回路図である。図３に示すように、シールド電極１０は、ＭＯＳトランジスタのゲート電極とみなすことができる。したがって、シールド電極１０を備えるオフセットゲート構造のトランジスタは、メインのトランジスタ部に対して直列にもう１つトランジスタが接続されている構造であると理解できる。
図３のトランジスタは、チャネル部に相当する図１のオフセット領域８がｎ−型であることから、デプレッション形のトランジスタであるとみなすことができる。それにより、この領域の導電率はシールド電極１０の電位で決定されていることになる。ただし、通常、このシールド電極１０はソース領域５とともにアース電位に固定されているために、常時ゲート電位が０Ｖの状態になっている。それにより、シールド電極１０の電位も０Ｖになる。したがって、オフセット領域８においては、Ｖｄｓに正の電圧を印加してトランジスタが動作する際には空乏層が広がるようになる。その結果、この部分の導電率が低下してトランジスタ全体の電流駆動能力が低下することになる。
このように、シールド電極１０がトランジスタであるとみなせることから、電流駆動能力はこのトランジスタのゲート長が短いほど大きくなることになる。また、ドレイン耐圧を決定する要因は、シールド電極１０のドレイン端位置になることから、シールド電極１０を配置させたいドレイン端のみに実効的にゲート長の短いトランジスタを構成することによって、高ドレイン耐圧と高電流駆動能力の両立が可能になるのである。
以下に、シールド電極１０のドレイン端側の位置を固定し、シールド電極１０のゲート・ドレイン間方向の幅を変化させた場合のドレイン耐圧およびドレイン電流の変化について説明する。図４は、半導体装置１００の一部省略模式的断面図である。図４に示すように、シールド電極１０のゲート・ドレイン間方向の幅を変化させ、その場合のドレイン耐圧およびドレイン電流を計算した。シールド電極１０のドレイン領域９側の位置は、ゲート電極３から０．６μｍで固定してある。シールド電極１０のゲート・ドレイン間方向の幅は、０μｍ（ゲート電極がない場合）から０．５μｍまで変化させた。その結果を図５に示す。
図５は、シールド電極１０のゲート・ドレイン間方向の幅とドレイン電流およびドレイン耐圧との関係を示す図である。図５の左側の縦軸はドレイン電流を示し、図５の右側の横軸はドレイン耐圧を示し、いずれの値もシールド電極１０がない場合の値（シールド電極１０の幅が０μｍの場合の値）により規格化してある。図５の横軸はシールド電極１０のゲート・ドレイン間方向の幅を示す。
図５に示すように、ドレイン電流は、シールド電極１０のゲート・ドレイン間方向の幅が増大するにつれて低下する。従来の半導体装置におけるドレイン電流は、シールド電極１０がない場合に比較して半減している。ドレイン耐圧は、シールド電極１０があることで、シールド電極１０がない場合（シールド電極１０の幅が０μｍの場合）に比較して約１０％向上するが、シールド電極１０の幅に対しては緩やかな変化を示す。そのため、シールド電極１０のドレイン端側の位置が変わらなければ、ドレイン耐圧はほぼ一定値を示す。
以上のことから、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させるためには、シールド電極１０のゲート・ドレイン間方向の幅は、０．３μｍ以下であることが好ましく、０．２μｍ以下であることがより好ましい。また、シールド電極１０のゲート・ドレイン間方向の幅は、０．０１μｍ以上０．３μｍ以下であることがより好ましく、０．０１μｍ以上０．２μｍ以下であることがさらにより好ましい。
続いて、半導体装置１００の製造方法について説明する。図６〜図８は、半導体装置１００の製造方法について説明するためのプロセスフロー図である。まず、図６（ａ）に示すように、低抵抗ｐ＋＋型基板１上に高抵抗ｐ−型エピタキシャル層２が形成された基板を準備し、貫通導電領域６を形成する。この場合、高抵抗ｐ−型エピタキシャル層２の上にあらかじめ熱酸化膜１６を５０Åを形成し、貫通導電領域６が形成されるべき高抵抗ｐ−型エピタキシャル層２の上面以外の部分にレジストマスクパターンを形成し、レジストマスクパターンが形成されていない高抵抗ｐ−型エピタキシャル層２内にｐ型を示す不純物（例えばボロン等）をイオン打込み法により導入し、イオン打込みがなされた部分に熱処理を施すことにより貫通導電領域６を形成することができる。
次に、図６（ｂ）に示すように、貫通導電領域６から所定の距離をおいて、高抵抗ｐ−型エピタキシャル層２上にゲート酸化膜４およびゲート電極３となるタングステンポリサイド層をＣＶＤ法等で順に形成する。その後、ゲート電極３の形成領域にレジストマスクパターンを形成し、ＲＩＥ法等によってゲート電極３を形成する。その後、レジストマスクパターンを除去する。
次いで、図６（ｃ）に示すように、チャネル領域７、オフセット領域８、ソース領域５およびドレイン領域９を順に形成する。チャネル領域７は、ゲート電極３のソース領域５側にレジストマスクパターンの開口領域を設け、このレジストマスクパターンの開口領域の高抵抗ｐ−型エピタキシャル層２内にｐ型を示す不純物（例えば、ボロン等）をイオン打込み法により導入し、レジストマスクパターンの除去後に熱処理（１０００℃）を施すことでチャネル領域７を形成することができる。この場合、レジストマスクパターンの開口領域のドレイン端側は、ゲート電極３上に設定することでゲート電極３自体も注入マスクの一部として機能させることによって自己整合的に形成できる。それにより、レジストマスクパターン寸法が多少変化しても、レジストマスクパターンの開口ドレイン端がゲート電極３上にある限り、ゲート電極３のソース領域５端まで完全にイオン注入することが可能になる。したがって、安定したチャネル領域７の形成を行うことができる。
オフセット領域８は、にｎ型を示す不純物（例えばリン等）をイオン打込み法により導入することにより、ゲート電極３に対して自己整合的に形成することができる。
ソース領域５およびドレイン領域９は、オフセット領域８の一部を覆うようにレジストマスクパターンを形成し、レジストマスクパターンが形成されていない開口領域部分にｎ型を示す不純物（例えば砒素等）をイオン打込み法により導入することにより形成することができる。その後、レジストマスクパターンは除去される。
次に、図７（ａ）に示すように、高抵抗ｐ−型エピタキシャル層２、ゲート酸化膜４およびゲート電極３を覆うように、ＳｉＯ２等の絶縁材料からなる層間絶縁膜１２を形成する。次いで、図７（ｂ）に示すように、ドレイン領域９側のオフセット領域８の一部およびドレイン領域９上の層間絶縁膜１２をエッチングにより除去し、層間絶縁膜に段差部を設ける。
次に、図７（ｃ）に示すように、層間絶縁膜１２、オフセット領域８およびドレイン領域９を覆うように絶縁膜１３を形成する。層間絶縁膜１２および絶縁膜１３により図１の絶縁膜１１が形成される。次いで、図８（ａ）に示すように、絶縁膜１３上にＷＳｉ，Ａｕ等のメタルまたはポリシリコンからなる電極層１４をＣＶＤ法等により形成する。電極層１４の膜厚は、例えば、０．２μｍ程度である。なお、ポリシリコンからなる電極層１４を形成する場合には、ｉｎ−ｓｉｔｕドーピング法によりボロン、リン等を電極層１４内にドーピングすることが好ましい。
次に、図８（ｂ）に示すように、電極層１４に対し異方性エッチング処理を施す。それにより、シールド電極１０が形成される。本実施例に係る半導体装置１００の製造方法においては、シールド電極１０の形成にサイドウォール膜形成方式を用いているので、図８（ａ）において形成する電極層１４の膜厚によってシールド電極１０のゲート・ドレイン間方向の幅を制御することができる。したがって、シールド電極１０のゲート・ドレイン間方向の幅の制御は容易である。
次いで、図８（ｃ）に示すように絶縁膜１３上に絶縁膜１５を形成し、ソース領域５上およびドレイン領域９上の層間絶縁膜１２、絶縁膜１３および絶縁膜１５に開口部を形成し、その開口部にソース電極５ａおよびドレイン電極９ａを形成する。また、シールド電極１０は、図示しないが、グランド電位の電極と接続されている。
図９は、第２実施例に係る半導体装置１００ａの一部省略斜視図である。半導体装置１００ａが図１の半導体装置１００と異なる点は、シールド電極１０の代わりに、ソースウォール２０が形成されている点である。ソースウォール２０は、接地電位に接続されている。また、ソースウォール２０のドレイン電極９ａ側の先端は、ゲート電極３とドレイン電極９ａとの間に位置している。これにより、本実施例は、ゲート電極３とドレイン電極９ａとの間の容量結合を遮断して高周波特性を向上する効果を目指したものである。
一方、ソースウォール２０は、上記のように接地電位でありかつドレイン電極９ａ側の先端がゲート電極３とドレイン電極９ａとの間に位置していることから、上記ソースウォールとしての効果を目指して設けられたとしても、前述のシールド電極１０と類似の効果が発揮される。したがって、本発明による構成を採用することは有意である。なお、ソースウォール２０は、シールド電極１０と同様にＷＳｉ，Ａｕ等のメタルまたはポリシリコン等の導電性材料から形成されている。
ソースウォール２０は、ソース領域５からゲート電極３の上方を通過してオフセット領域８上方のゲート電極３とドレイン領域９との間にまで延在し、先端部において薄い板状となってオフセット領域８に対して突出している。この突出した部分を以下、突出部２１と呼ぶ。本実施例においては、突出部２１がシールド電極１０の機能を果たす。
突出部２１のゲート・ドレイン間方向の幅は、０．３μｍ以下であることが好ましく、０．２μｍ以下であることがより好ましい。また、突出部２１のゲート・ドレイン間方向の幅は、０．０１μｍ以上０．３μｍ以下であることがより好ましく、０．０１μｍ以上０．２μｍ以下であることがさらにより好ましい。また、突出部２１とオフセット領域８との間隔は、例えば、０．２μｍ程度である。
また、ドレイン電極９ａは、ソースウォール２０を被覆する絶縁膜１１に設けられた開口部に形成される。その際、ソースウォール２０の一部を露出する開口部も同時に形成され、その露出されたソースウォール２０の一部と接続されるソース電極５ａが形成される。図９では、明示されていないが、ソースウォールを介さずにソース電極５ａが直接に図１の構造のようにソース領域５および貫通導電領域６に接続される部分があってもよい。
本実施例においては、ゲート電極３とドレイン領域９との間に薄い板状の突出部２１が形成されていることから、ドレイン耐圧が向上する。また、突出部２１のゲート・ドレイン間方向の幅が小さいことから、ドレイン電流の低下を抑制することができる。したがって、本実施例に係る半導体装置１００ａにおいては、ドレイン電流の低下を抑制しつつドレイン耐圧を向上させることができる。また、シールド電極１０の代わりにソースウォール２０を設けることにより、半導体装置１００ａの高周波特性が向上する。
続いて、半導体装置１００ａの製造方法について説明する。図１０および図１１は、半導体装置１００ａの製造方法について説明するためのプロセスフロー図である。まず、図１０（ａ）に示すように、図６（ｃ）の半導体装置を準備する。次に、図１０（ｂ）に示すように、高抵抗ｐ−型エピタキシャル層２、ゲート酸化膜４およびゲート電極３を覆うようにＳｉＯ２等の絶縁材料からなる層間絶縁膜２２を形成する。
次いで、図１０（ｃ）に示すように、ソース領域５上の一部に開口部２３を形成する。この場合、ソース領域５および貫通導電領域６の上面の一部以外の層間絶縁膜２２をレジストマスクパターンで覆い、レジストマスクパターンが形成されていない層間絶縁膜２２をエッチングにより除去することにより、開口部２３を形成することができる。続いて、ゲート電極３とドレイン領域９との間の層間絶縁膜２２に溝状の開口部２４を形成する。この場合、ゲート電極３とドレイン領域９との間の一部以外の層間絶縁膜２２をレジストマスクパターンで覆い、レジストマスクパターンが形成されていない層間絶縁膜２２をエッチングにより除去することにより、開口部２４を形成することができる。その後、レジストマスクパターンはエッチング等により除去される。
次に、図１１（ａ）に示すように、ソースウォール２０を形成する。この場合、ソースウォール２０は、真空蒸着法、スパッタリング法、ＣＶＤ法等によりＡｕ，ＷＳｉ，Ａｌ等を０．３μｍ程度形成し、ソースウォール２０が形成されるべき層間絶縁膜２２上を残してレジストマスクパターンを形成し、レジストマスクパターンが形成されていない層間絶縁膜２２のＡｕ，ＷＳｉ，Ａｌ等をエッチングして除去することにより形成することができる。なお、ポリシリコンからなるソースウォール２０を形成する場合には、ｉｎ−ｓｉｔｕドーピング法等によりボロン、リン等をソースウォール２０内にドーピングすることが好ましい。
次いで、図１１（ｂ）に示すように、ソースウォール４０を被覆する絶縁膜２５を形成後、その絶縁膜２５の一部に開口部を設け、その開口部にドレイン電極９ａおよびソースウォールの一部に接続されるソース電極５ａを形成する。以上の工程により半導体装置１００ａが完成する。
図１２は、第３実施例に係る半導体装置１００ｂについて説明するための図である。図１２（ａ）は半導体装置１００ｂの一部省略斜視図である。半導体装置１００ｂが図１の半導体装置１００と異なる点は、シールド電極１０の代わりにくし歯型電極３０が形成されている点である。
くし歯型電極３０は、シールド電極１０と同様にＷＳｉ，Ａｕ等のメタルまたはポリシリコン等の導電性材料から形成されるくし歯型の電極であって、絶縁膜１１を介してオフセット領域８上のゲート電極３とドレイン領域９との間に形成されている。ソース電極５ａおよびドレイン電極９ａは、くし歯型電極３０を被覆する絶縁膜１１に設けられた開口部に形成される。
図１２（ｂ）は、くし歯型電極３０をゲート電極３が延びる方向に上下に切った場合の断面図である。図１２（ｂ）に示すように、くし歯型電極３０は、複数のくし歯３１が設けられた構造を有する。各くし歯３１の間隔は０．２μｍ程度である。図１２（ｃ）は、くし歯型電極３０を下方から見た場合の平面図である。図１２（ｃ）に示すように、各くし歯３１は、円柱形状を有する。各くし歯３１の直径は０．２μｍ程度である。
くし歯型電極３０は、ゲート電極３とドレイン電極９ａとの間に形成されていることから、オフセット領域８に部分的にバイアス電位を与えることができる。したがって、くし歯型電極３０は、各くし歯３１が飛び飛びに形成されている構造を有していても、ドレイン耐圧の向上に寄与する。また、各くし歯３１の直径が小さいことから、ドレイン電流の低下を抑制することができる。また、各くし歯３１の間には電極がもうけられていないことから、実施例１の半導体装置１００に比較して、ドレイン電流の低下をより効果的に抑制することができる。
なお、各くし歯３１の形状は円柱形状であっても、角柱形状であってもよく、高抵抗ｐ−型エピタキシャル層２に対して突出するものであれば形状に限定されない。また、各くし歯３１の長さにばらつきがあっても構わないが、各くし歯３１の長さが均等であることが好ましい。また、各くし歯３１の間隔にばらつきがあっても構わないが、各くし歯３１の間隔は均等であることが好ましい。各くし歯３１の長さおよび間隔が均等であることにより、ドレイン耐圧向上に大きく寄与するからである。
続いて、半導体装置１００ｂの製造方法について説明する。図１３および図１４は、半導体装置１００ｂの製造方法について説明するためのプロセスフロー図である。まず、図１３（ａ）に示すように、図６（ｃ）の半導体装置を準備する。次に、図１３（ｂ）に示すように、高抵抗ｐ−型エピタキシャル層２、ゲート酸化膜４およびゲート電極３を覆うように層間絶縁膜３２を形成する。
次いで、図１３（ｃ）に示すように、ゲート電極３とドレイン領域９との間の層間絶縁膜３２に円柱形状の開口部３３を形成する。この場合、くし歯３１が形成されるべき部分の層間絶縁膜３２上のレジストマスクパターンに開口領域を設け、レジストマスクパターンが形成されていない開口領域の層間絶縁膜３２部分をエッチングにより除去することにより、開口部３３を形成することができる。その後、レジストマスクパターンは除去される。
次に、図１４（ａ）に示すように、くし歯型電極３０を形成する。この場合、くし歯型電極３０は、層間絶縁膜３２の上面において全面にＷＳｉ，Ａｕ，Ａｌ等をＣＶＤ法、スパッタリング法等で形成し、くし歯型電極３０が形成されるべき部分にレジストマスクパターンを形成し、レジストマスクパターンが形成されていない領域の層間絶縁膜３２上のＷＳｉ，Ａｕ，Ａｌ等を除去することにより形成することができる。なお、ポリシリコンからなるくし歯型電極３０を形成する場合には、ｉｎ−ｓｉｔｕドーピング法等によりボロン、リン等をくし歯型電極３０内にドーピングすることが好ましい。
次いで、図１４（ｂ）に示すように層間絶縁膜３２上に絶縁膜３４を形成し、ソース領域５上およびドレイン領域９上の層間絶縁膜３２および絶縁膜３４に開口部を形成し、その開口部にソース電極５ａ、ドレイン電極９ａを形成する。また、くし歯型電極３０は、図示しないが、グランド電位の電極と接続されている。
図１５は、第４実施例に係る半導体装置１００ｃについて説明するための図である。図１５（ａ）は、半導体装置１００ｃの一部省略斜視図である。半導体装置１００ｃが図１の半導体装置１００と異なる点は、シールド電極１０の代わりに、ソースウォール４０が形成されている点である。ソースウォール４０は、シールド電極１０と同様にＷＳｉ，Ａｕ等のメタルまたはポリシリコン等の導電性材料から形成されている。ソース電極５ａおよびドレイン電極９ａは、ソースウォール４０を被覆する絶縁膜に設けられた開口部に形成される。その際、ソースウォール４０の一部が露出され、ソースウォール４０の一部に接続されたソース電極５ａが形成される。
ソースウォール４０は、ソース領域５からゲート電極３の上方を通過してオフセット領域８上のゲート電極３とドレイン領域９との間にまで延在している。本実施例においては、このソースウォール４０の先端部が図１のシールド電極１０の機能を果たす。
図１５（ｂ）は、ソースウォール４０のドレイン領域９側先端部をゲート電極３が延びる方向に上下に切った場合の断面図である。図１５（ｂ）に示すように、ソースウォール４０の先端部においては、複数のくし歯４１がオフセット領域８に対して突出している。各くし歯４１の間隔は０．２μｍ程度である。
図１５（ｃ）は、ソースウォール４０の先端部を下方から見た場合の平面図である。図１５（ｃ）に示すように、各くし歯４１は、円柱形状を有する。各くし歯４１の直径は０．２μｍ程度である。
ソースウォール４０は、ゲート電極３とドレイン領域９との間にまで延在していることから、オフセット領域８に部分的にバイアス電位を与えることができる。したがって、ソースウォール４０の先端部において各くし歯４１が飛び飛びに形成されていても、ソースウォール４０は半導体装置１００ｃのドレイン耐圧の向上に寄与する。また、各くし歯４１の直径が小さいことから、ドレイン電流の低下を抑制することができる。さらに、各くし歯４１の間には電極がもうけられていないことから、実施例１の半導体装置１００に比較して、ドレイン電流の低下をより効果的に抑制することができる。また、シールド電極１０の代わりにソースウォール４０を設けることにより、半導体装置１００ｃの高周波特性が向上する。
なお、各くし歯４１の形状は円柱形状であっても、角柱形状であってもよく、オフセット領域８に対して突出するものであれば形状に限定されない。また、各くし歯４１の長さにばらつきがあっても構わないが、各くし歯４１の長さが均等であることが好ましい。また、各くし歯４１の間隔にばらつきがあっても構わないが、各くし歯４１の間隔は均等であることが好ましい。各くし歯４１の長さおよび間隔が均等であることにより、ドレイン耐圧向上に大きく寄与するからである。
続いて、半導体装置１００ｃの製造方法について説明する。図１６および図１７は、半導体装置１００ｃの製造方法について説明するためのプロセスフロー図である。まず、図１６（ａ）に示すように、図６（ｃ）の半導体装置を準備する。次に、図１６（ｂ）に示すように、高抵抗ｐ−型エピタキシャル層２、ゲート酸化膜４およびゲート電極３を覆うように層間絶縁膜４２を形成する。
次いで、図１６（ｃ）に示すように、ソース領域５および貫通導電領域６上の一部に開口部４３を形成する。この場合、ソース領域５上の一部以外の層間絶縁膜４２をレジストマスクパターンで覆い、レジストマスクパターンが形成されていない層間絶縁膜４２をエッチングにより除去することにより、開口部４３を形成することができる。
続いて、ゲート電極３とドレイン領域９との間の層間絶縁膜４２に円柱形状の開口部４４を形成する。この場合、くし歯４１が形成されるべき以外の部分の層間絶縁膜４２上をレジストマスクパターンで覆い、レジストマスクパターンが形成されていない領域の層間絶縁膜４２をエッチングにより除去することにより、開口部４４を形成することができる。その後、レジストマスクパターンは除去される。
次に、図１７（ａ）に示すように、ソースウォール４０を形成する。この場合、ソースウォール４０は、層間絶縁膜４２の上面の全面にＷＳｉ，Ａｕ，Ａｌ等をＣＶＤ法、スパッタリング法等で形成し、ソースウォール４０が形成されるべき部分にレジストマスクパターンを形成し、レジストマスクパターンが形成されていない領域の層間絶縁膜４２上のＷＳｉ，Ａｕ，Ａｌ等をエッチングにより除去することにより形成することができる。なお、ポリシリコンからなるソースウォール４０を形成する場合には、ｉｎ−ｓｉｔｕドーピング法等によりボロン、リン等をソースウォール４０内にドーピングすることが好ましい。
次いで、図１７（ｂ）に示すように、ソースウォール４０を被覆する絶縁膜４５を形成後、その絶縁膜４５の一部に開口部を設け、その開口部にドレイン電極９ａおよびソースウォール４０の一部に接続されるソース電極５ａを形成する。以上の工程により半導体装置１００ｃが完成する。
なお、上記実施例においては、半導体装置１００，１００ａ，１００ｂ，１００ｃとして、Ｓｉ−ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）を対象に説明したが、ＧａＡｓ系ＦＥＴ、Ｓｉ系ＦＥＴまたはＧａＮ系ＦＥＴにも適用可能である。
第１実施例に係る半導体装置の一部省略斜視図である。 ゲート電圧とドレイン電流との関係を示す図である。 シールド電極の効果についてＭＯＳトランジスタモデルを用いて説明するための回路図である。 半導体装置の一部省略模式的断面図である。 シールド電極の幅とドレイン電流との関係を示す図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 第２実施例に係る半導体装置の一部省略斜視図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 第３実施例に係る半導体装置について説明するための図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 第４実施例に係る半導体装置について説明するための図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。 半導体装置の製造方法について説明するためのプロセスフロー図である。
符号の説明
１ 低抵抗ｐ＋＋型基板
２ 高抵抗ｐ−型エピタキシャル層
３ ゲート電極
４ ゲート酸化膜
５ ソース領域
５ａ シース電極
６ 貫通導電領域
７ チャネル
８ オフセット領域
９ ドレイン領域
９ａ ドレイン電極
１０ シールド電極
１１ 絶縁膜
１６ 熱酸化膜
２０，４０ ソースウォール
２３，２４，３３，４３，４４ 開口部
３０ くし歯型電極
３１ くし歯
１００，１００ａ，１００ｂ，１００ｃ 半導体装置

Claims (17)

  1. 半導体層上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
    前記半導体層上の前記ゲート電極と前記ドレイン電極との間に設けられ、前記ゲート電極および前記ドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在する電極部とを備えることを特徴とする半導体装置。
  2. 半導体層上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
    前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン電極との間まで延在するソースウォールとを備え、
    前記ソースウォールの先端は、前記ゲート電極および前記ドレイン電極間方向に１０ｎｍ以上３００ｎｍ以下で延在することを特徴とする半導体装置。
  3. 半導体層上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
    前記半導体層上の前記ゲート電極と前記ドレイン電極との間に設けられ、かつ、前記ゲート電極の延在する方向に延在し、前記半導体層方向に延在するくし歯型からなる電極部とを備えることを特徴とする半導体装置。
  4. 半導体層上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、
    前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン電極との間まで延在するソースウォールとを備え、
    前記ソースウォールの先端は、前記ゲート電極の延在する方向に延在し、前記半導体層方向に延在するくし歯型からなることを特徴とする半導体装置。
  5. 前記ソースウォールまたは前記電極部は、ＷＳｉ，Ａｕまたはポリシリコンのいずれかからなることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記半導体装置は、ＬＤＭＯＳ、ＧａＡｓＦＥＴ、Ｓｉ系ＦＥＴまたはＧａＮ系ＦＥＴのいずれかであることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  7. 前記半導体層は、Ｓｉ，ＳｉＣ，ＧａＡｓまたはＧａＮ系のいずれかであることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  8. 半導体層上であって前記半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、
    前記半導体層および前記ゲート電極を被覆する絶縁膜を形成する第２の工程と、
    前記ドレイン領域と前記ゲート電極との間の前記絶縁膜上に配置され、かつ、前記ゲート電極および前記ドレイン領域間方向に１０ｎｍ以上３００ｎｍ以下で延在する電極部を形成する第３の工程とを含むことを特徴とする半導体装置の製造方法。
  9. 前記第３の工程は、前記絶縁膜の一部をエッチングして段差を形成する工程と、前記絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上全面に電極を形成する工程と、前記電極にエッチングをなして前記段差の側壁に前記電極を残す工程とを含む工程であることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 半導体層上であって前記半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、
    前記半導体層および前記ゲート電極を被覆する絶縁膜を形成する第２の工程と、
    前記ソース領域を露出させる第３の工程と、
    前記ソース領域から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン領域との間まで延在し、かつ先端部が前記ゲート電極ゲートおよび前記ドレイン領域方向に１０ｎｍ以上３００ｎｍ以下で延在するソースウォールを形成する第４の工程とを含むことを特徴とする半導体装置の製造方法。
  11. 前記第４の工程は、前記ゲート電極と前記ドレイン領域との間の前記絶縁膜にエッチング処理を施して凹部を形成する工程と、前記凹部に前記ソースウォールの一部を形成して前記先端部を形成する工程とを含む工程であることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 半導体層上であって前記半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、
    前記半導体層および前記ゲート電極を被覆する絶縁膜を形成する第２の工程と、
    前記ドレイン領域と前記ゲート電極との間の前記絶縁膜上に配置され、かつ、先端部が前記ゲート電極の延在する方向に延在し、前記半導体層方向に延在するくし歯型からなる電極部を形成する第３の工程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記第３の工程は、前記ゲート電極と前記ドレイン領域との間の領域の前記絶縁膜上に前記ゲート電極の延在する方向に複数の穴を形成する工程と、前記複数の穴に前記電極部を形成する工程とを含む工程であることを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 半導体層上であって前記半導体層のソース領域とドレイン領域との間にゲート電極を形成する第１の工程と、
    前記半導体層および前記ゲート電極を覆う絶縁膜を形成する第２の工程と、
    前記ソース領域を露出させる第３の工程と、
    前記ソース領域から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン領域との間まで延在し、かつ、先端部が前記ゲート電極の延在する方向に延在し前記半導体層に対して延在するくし歯を有するソースウォールを形成する第４の工程とを含むことを特徴とする半導体装置の製造方法。
  15. 前記第４の工程は、前記ゲート電極と前記ドレイン電極との間の前記絶縁膜の上面において前記ゲート電極の延在する方向に複数の穴を形成する工程と、前記ソース領域の露出部分から前記複数の穴にわたって前記電極を形成する工程であることを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 前記ソースウォールまたは前記電極部は、ＷＳｉ，Ａｕ，Ａｌまたはポリシリコンのいずれかであることを特徴とする請求項８、１０、１２、１４のいずれかに記載の半導体装置の製造方法。
  17. 前記ソースウォールまたは前記電極部は、真空蒸着法、スパッタリングまたはＣＶＤ法により形成されることを特徴とする請求項８、１０、１２、１４のいずれかに記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311392A (ja) * 2007-06-14 2008-12-25 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
JP2009088081A (ja) * 2007-09-28 2009-04-23 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
KR100897823B1 (ko) 2007-08-29 2009-05-15 주식회사 동부하이텍 드레인 확장형 모스 트랜지스터의 제조방법
JP2009302541A (ja) * 2008-06-11 2009-12-24 Furukawa Electric Co Ltd:The 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2013514632A (ja) * 2009-11-02 2013-04-25 ヴィシェイ−シリコニックス 半導体素子
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
JP2018206871A (ja) * 2017-05-31 2018-12-27 株式会社テンシックス 半導体素子及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US9275854B2 (en) 2013-08-07 2016-03-01 Globalfoundries Inc. Compound semiconductor integrated circuit and method to fabricate same
CN108365009B (zh) * 2018-02-13 2020-10-30 扬州江新电子有限公司 具有阵列式多层法拉第屏蔽环结构的ldmos器件

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311392A (ja) * 2007-06-14 2008-12-25 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
KR100897823B1 (ko) 2007-08-29 2009-05-15 주식회사 동부하이텍 드레인 확장형 모스 트랜지스터의 제조방법
US8143139B2 (en) 2007-08-29 2012-03-27 Dongbu Hitek Co., Ltd. Method of fabricating extended drain MOS transistor
JP2009088081A (ja) * 2007-09-28 2009-04-23 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
JP2009302541A (ja) * 2008-06-11 2009-12-24 Furukawa Electric Co Ltd:The 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2013514632A (ja) * 2009-11-02 2013-04-25 ヴィシェイ−シリコニックス 半導体素子
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
US9716166B2 (en) 2014-08-21 2017-07-25 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
US10181523B2 (en) 2014-08-21 2019-01-15 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
JP2018206871A (ja) * 2017-05-31 2018-12-27 株式会社テンシックス 半導体素子及びその製造方法
JP7029778B2 (ja) 2017-05-31 2022-03-04 株式会社テンシックス 半導体素子及びその製造方法

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