JP2006303272A - 半導体装置、及びその製造方法 - Google Patents

Abstract

【課題】オン抵抗の増大を抑えつつ、微細化可能な炭化珪素電界効果型トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板４上にゲート絶縁膜１１を介してゲート電極１０を形成する。そして、ソース領域５とウェル領域１４を半導体装置内側から外側に向かって徐々に深さが深くなるように階段状に形成する。ウェル領域１４間に挟まれた領域であるＪＦＥＴ領域が基板深さ方向に対して徐々に広がる構造となっているので、高耐圧特性を維持したまま、素子の微細化に伴うオン抵抗の増加を抑えることができる。
【選択図】図１

Description

この発明は、半導体装置、及びその製造方法に関する。

次世代の高耐圧低損失スイッチング素子として、縦型高耐圧炭化珪素（ＳｉＣ）電界効果型トランジスタ（素子）が期待されている。

炭化珪素電界効果型トランジスタは、例えば特許文献１に示されているように、炭化珪素基板上に存在するドリフト層の表面近傍に、一対のウェル領域とソース領域、及び一対のウェル領域に挟まれたＪＦＥＴ領域を備えている。これらのウェル領域やソース領域は写真製版技術とイオン注入技術により形成されている。

そして、炭化珪素電界効果型トランジスタを高性能化する方法として、微細化（セルピッチの縮小化）が挙げられる。これは、写真製版技術の合わせ精度の進展によるところが大きいが、簡便な製造方法でさらに微細な寸法を実現する自己整合的な製造方法が、例えば特許文献２や非特許文献１に示されている。

特開２００３−２４３６５３号公報 特許第３２０６７２７号 Ｍ．Ｍａｔｉｎ，Ａ．Ｓａｈａ，ａｎｄ Ｊ．Ａ．Ｃｏｏｐｅｒ，Ｊｒ．，"Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ ｆｏｒ Ｈｉｇｈ−Ｖｏｌｔａｇｅ， Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ Ｖｅｒｔｉｃａｌ ＤＭＯＳＦＥＴｓ ｉｎ ４Ｈ−ＳｉＣ"，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５１（１０），ｐｐ．１７２１−１７２５，（２００４）．

しかしながら、炭化珪素電界効果型トランジスタを微細化するには、同時に、ＪＦＥＴ長（ゲート電極下の一対のウェル領域間隔）も縮小化することが望ましい。

そして、ＪＦＥＴ長を縮小化すると、元々抵抗率の高いＪＦＥＴ領域も縮小するため、ＪＦＥＴ領域での抵抗が増大し、素子のオン抵抗が増大する。

オン抵抗が増大すると、オン動作時のドレイン電流が減少し、性能向上を果たすことができない。

以上説明したように、素子の微細化により高性能化を図ろうとすると、ＪＦＥＴ領域が狭くなり、性能向上を阻むという問題がある。

そこで本発明の目的は、オン抵抗の増大を抑えつつ、微細化可能な炭化珪素電界効果型トランジスタ及びその製造方法を提供することである。

請求項１に記載の半導体装置は、半導体基板と、前記半導体基板の表層部にＪＦＥＴ領域を挟んで形成された一対のウェル領域と、各前記ウェル領域の表層部に形成されたソース領域と、前記ＪＦＥＴ領域とその両側の前記ウェル領域及び前記ソース領域とに重なるように前記半導体基板上に形成されたゲート構造と、を備える半導体装置であって、前記ウェル領域及び前記ソース領域は、前記ＪＦＥＴ領域側の端部が階段状に形成されていることを特徴とする。

請求項１に記載の半導体装置によれば、ＪＦＥＴ領域を挟んで形成された一対のウェル領域において、その前記ＪＦＥＴ領域側の端部が階段状に形成されている。そのため、微細化によって、ゲート電極下の一対のウェル領域間隔であるＪＦＥＴ長が短くなっても、一対のウェル領域に挟まれた半導体基板の領域であるＪＦＥＴ領域を基板深さ方向に対して徐々に広がる構造にできる。その結果、ＪＦＥＴ領域の抵抗の増加を低減しつつ、半導体装置を微細化できる。

＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態に係る縦型炭化珪素電界効果型トランジスタ（半導体装置）の主要部の構成を示す断面図である。

炭化珪素半導体基板（以下、単に「半導体基板」と称する場合がある。）４の表層部にＪＦＥＴ領域を挟んで、一対の第２導電型のウェル領域１４が対向して形成されている。そして、各ウェル領域１４内の表層部には、ソース領域５が形成されている。

ウェル層１４は、半導体装置の内部から外部に向かって、半導体基板表面からの深さが深くなるように、階段状に形成されている。図１の例では、ウェル領域１４は、３段階の深さで形成されている。

ウェル領域１４は、第１ウェル領域（ウェル領域１４の第１領域）６と第２ウェル領域（ウェル領域１４の第１領域よりも浅い第２領域）７から構成されている。そして第２ウェル領域７は、最も内側に配置され、ウェル領域１４の最も浅い段を形成している。そして、第１ウェル領域６は、２段の階段状に形成されている。

ソース領域５は、半導体装置の内部から外部に向かって、半導体基板表面からの深さが深くなるように、階段状に形成されている。図１０の例では２段の階段状に形成されている。

半導体基板４上に、ＪＦＥＴ領域とその両側のソース領域５及び第２ウェル領域７とに重なるようにゲート構造が形成されている。

ゲート構造は、ゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１０により構成されている。

本実施の形態に係る電界効果型トランジスタの動作時には、ゲート絶縁膜１１下の第２ウェル領域７の表層部にチャネルが形成される。

＜Ｂ．製造方法＞
次に図２から図５を参照して、本実施の形態に係る半導体装置の製造方法について説明する。

まず、エピタキシャル結晶成長法などにより、第１導電型の炭化珪素からなるドリフト層が形成された第１導電型の炭化珪素半導体基板４を用意する。

なお、ドリフト層の厚さは５〜５０μｍあればよく、不純物濃度としては、１×１０¹⁵ 〜 １×１０¹⁸ ｃｍ^-3あればよい。こうすることで、数１００Ｖ〜３ｋＶ以上の耐圧を持つ縦型電界効果型トランジスタが実現できる。

炭化珪素半導体基板４としては、ｎ型の導電性を示すことが望ましく、また、その面方位やポリタイプはいかなるものでも構わない。

また、炭化珪素半導体基板４中に存在するドリフト層の下に位置する基板裏面側は、不純物濃度が１×１０¹⁸ｃｍ^-3以上にドーピングされていることが望ましい。

次に、以下の工程にしたがって階段状のマスクを形成する。

まず、炭化珪素半導体基板４上に化学的気相成長法などによりダミー膜（図示せず）を堆積する。

続いて、写真製版技術及びエッチング技術を用いてダミー膜をエッチングしてダミーゲート（第１マスク）１を形成する。

ここで、ダミー膜としては多結晶珪素もしくは非晶質珪素を用いることが望ましい。多結晶珪素もしくは非晶質珪素を用いることで、以降の工程でダミーゲート１を酸化することで自己整合的にチャネル長を変化させることが可能になる。

また、ダミー膜の厚さは１〜２μｍ程度あることが望ましい。これは、以下の工程で行う不純物のイオン注入において、ダミーゲート１の直下には不純物が注入されない、もしくは注入されても作製される電界効果型トランジスタの電気特性に影響を与えないほど微量であるようにするためである。

さらに、ダミーゲート１の横方向の幅は作製される電界効果型トランジスタのＪＦＥＴ長（ゲート電極下にあり、かつ一対のウェル領域で挟まれたドリフト層領域の横方向の距離）程度としておくことが望ましい。これは、ダミーゲート１の幅によって、ＪＦＥＴ長がほぼ決定されるためである。

さらにまた、ダミー膜として用いる多結晶珪素もしくは非晶質珪素には、リンやホウ素などの不純物が混入していてもよい。

そして、ダミーゲート１のパターニングには、酸化珪素（ＳｉＯ₂）からなるハードマスク１２を用いて行うことが望ましい。

具体的には、ダミー膜を堆積後に、ハードマスク１２となる酸化珪素を堆積する。そして、写真製版技術及びエッチング技術によってハードマスク１２のパターニングとダミーゲート１のパターニングを行う。なお、ハードマスク１２はダミー膜の熱酸化により形成しても良い。

ハードマスク１２の膜厚は５０〜５００ｎｍ程度あればよい。このようにすることで、以降の工程における湿式エッチングでの選択性を維持できる。

また、ダミー膜の堆積前に化学的気相成長法や熱酸化法などにより、炭化珪素半導体基板４上に酸化珪素を形成しておいてもよい。酸化珪素を形成しておくと、反応性エッチングにおける選択比を大きくすることができる。すなわち、酸化珪素とダミー膜のエッチング速度が大きく異なるようにエッチング条件を選択することができる。

より具体的には、ダミー膜で速く、酸化珪素で遅いエッチング条件を選択することで、近似的にダミー膜のみを所望の形状に加工できる。この酸化珪素の膜厚は１０ｎｍ程度あればよい。

次に、ダミーゲート１の形成後、ダミー層間膜２を堆積する。ダミー層間膜２としては酸化珪素が望ましく、かつ化学的気相成長法によって形成されていることが望ましい。これは、容易に堆積、エッチングができる一方、ダミーゲート１の外周及び炭化珪素半導体基板４の表面に均一な膜厚で堆積できるためである。

また、ダミー層間膜２の厚さとしては、以降の工程で形成されるソース領域５の深さよりも薄くしておくことが望ましい。このようにすることで、ダミー層間膜２越しに不純物をイオン注入してもその直下の炭化珪素基板４内に不純物を注入することができる。具体的には、１０〜４００ｎｍあればよい。

次に、ダミー層間膜２堆積後、ダミー膜（図示せず）をさらに化学的気相成長法などにより堆積し、反応性イオンエッチングを行うことで第１ダミーサイドウォール３を形成する（図２参照）。

ここで、第１ダミーサイドウォール３は多結晶珪素や非晶質珪素、窒化珪素など、ダミー層間膜２とハードマスク１２の両方に対して湿式エッチング時の選択比が大きく取れるものであることが望ましい。

また、第１ダミーサイドウォール３の幅は、１０〜５００ｎｍあればよい。この幅は、以降の工程で形成されるソース領域５の初段の段差部、及び第１ウェル領域６の第２番目の段差部の横方向長さになり、素子設計に依存する。

次に、図３に示すように、第１ダミーサイドウォール３をマスクとしてダミー層間膜２をエッチングする。

エッチングには、反応性イオンエッチングなどの異方性気相エッチング法を用いる。そうすることで、第１ダミーサイドウォール３の幅に対応したパターニングが行える。また、このエッチング時にハードマスク１２が多少なりともエッチングされても、１０ｎｍ程度以上の膜厚で残っていれば問題ない。

次に、図４に示すように、第１ダミーサイドウォール３を湿式エッチングにより除去する。このようにすることで、Ｌ字型にパターニングされたダミー層間膜２が表面に現れる。そうして階段状のマスクを半導体基板４上に形成することができる。

すなわち、ダミーゲート１の側壁に、段差を有するダミー層間膜２を形成することにより、ダミーゲート１及びダミー層間膜２からなる第２マスクが形成される。

続いて、ダミーゲート１とハードマスク１２とダミー層間膜２をマスクとして不純物を連続的にイオン注入する。そうして、ソース領域５と第１ウェル領域（ウェル領域１４の第１領域）６を形成する。ソース領域５には第１導電型の不純物を、第２導電型の第１ウェル領域６には第２導電型の不純物を注入する。

ダミー層間膜２がＬ字型にパターニングされており、かつ、この構造に対して不純物をイオン注入するため、第１導電型の炭化珪素半導体基板４中には基板横方向にステップ状の段差分布を持つ第１導電型のソース領域５、及び第２導電型の第１ウェル領域６が作製される（図４参照）。

第１導電型の不純物としては例えばリンや窒素が、第２導電型の不純物としては例えばボロンやアルミニューム（Ａｌ）が挙げられるが、その逆の組み合わせでもよい。

ここで、第２導電型の第１ウェル領域６の深さは、ドリフト層の厚さを超えないようにし、例えば０．１〜１μｍあればよい。また、第１ウェル領域６中の第２導電型の不純物の不純物濃度は、ドリフト層中の第１導電型の不純物の不純物濃度を超えるようにし、例えば１×１０¹⁷〜１×１０¹⁹ｃｍ^-3あればよい。

ソース領域５の深さは、第１ウェル領域６の深さを超えないようにし、その深さは例えば１０ｎｍ〜０．５μｍあればよい。また、第１導電型のソース領域５中の第１導電型の不純物濃度は、第２導電型の第１ウェル領域６の不純物濃度を超えるようにし、例えば１×１０¹⁸〜１×１０²¹ｃｍ^-3あればよい。

ここで、素子の主要部については、上記の製造方法によって自己整合的に段差分布を持つソース領域５と第１ウェル領域６が形成される。しかし、高耐圧化や高電界終端のために、第１導電型領域のフィールドストッパーや、第２導電型領域のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）等が素子外周部に形成される場合がある。

そのような場合には、素子外周部のフィールドストッパー等を形成するためのレジストマスクを別の工程で形成して不純物を注入してもよい。また、ソース領域５や第１ウェル領域６の形成工程と同時に、フィールドストッパー等のためのレジストマスクを形成し、不純物注入を行ってもよい。

次に、図５に示すように、Ｌ字型にパターニングされているダミー層間膜２を湿式エッチングによって除去し、ダミーゲート１をマスクに第２導電型の不純物をイオン注入して、第２導電型の第２ウェル領域（ウェル領域１４の第１領域よりも浅い第２領域）７を形成する。

第２ウェル領域７の深さは、第１ウェル領域６の浅い領域よりも浅くすることが望ましく、その深さは例えば２０ｎｍ〜０．５μｍあればよい。また、第２ウェル領域７中の第２導電型の不純物の不純物濃度は、ドリフト層中の第１導電型の不純物の不純物濃度を超えるようにする。そして、ソース領域５中の不純物濃度は超えないようにし、例えば１×１０¹⁷〜１×１０¹⁹ｃｍ^-3あればよい。

また、第２導電型の第２ウェル領域７中の表面近傍には、電界効果型トランジスタのチャネルが形成される。一般的にチャネル領域の不純物濃度が高いと、電子又はホールの移動度が減少するため、素子のチャネル抵抗が増加する。

そこで、第２ウェル領域７中の不純物濃度を第２導電型の第１ウェル領域６中の不純物濃度よりも薄くする、もしくは表面近傍のみを薄くしてもよい。このときの第２導電型の表面濃度は１×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度が望ましい。

第２導電型の第２ウェル領域７は、ダミーゲート１と第１導電型のソース領域５で挟まれた領域間に形成され、なおかつこの横方向の距離は電界効果型トランジスタのチャネル長に相当する。すなわち、ダミー層間膜２の膜厚によってチャネル長が決定するため、写真製版の合わせ精度以下の微細な長さが自己整合的に制御できることになる。

ここで、ダミー層間膜２の膜厚は、チャネル長（第２ウェル領域７の幅）に対応している。また、ダミー層間膜２の膜厚は、階段状に形成されたソース領域５、第１ウェル領域６のそれぞれの段差の高さ（深さ）にも対応している。そのため、ダミー層間膜２の膜厚により、チャネル長と段差の高さは略同じ値になっている。

しかし、チャネル長と段差の高さをそれぞれ別に制御したい場合があり得る。その場合には、公知技術（非特許文献１）を参照して、以下の方法によってチャネル長を段差の高さとは別に制御することができる。

まず、図４に示す構造を形成後、Ｌ字型のダミー層間膜２を除去する。続いて、多結晶珪素もしくは非晶質珪素からなるダミーゲート１の表層部分に熱酸化法などによって酸化珪素を形成する。

ここで、多結晶珪素もしくは非晶質珪素は酸化されるが炭化珪素はほとんど酸化されない１０００℃以下の温度領域で熱酸化処理を行う。そうすると、ダミーゲート１は表面から内部方向に向かって酸化珪素が形成され、それに伴う体積膨張によってダミーゲート１の幅が広がる。そして、幅が広がったダミーゲート１をマスクにして第２ウェル領域７をイオン注入によって形成する。そうして、ダミー層間膜２の膜厚よりもチャネル長が短い電界効果型トランジスタを作製できる。

また、多結晶珪素もしくは非晶質珪素からなるダミーゲート１の周囲に形成された酸化珪素をエッチング除去し、残ったダミーゲート１をマスクにして第２導電型の第２ウェル領域７をイオン注入によって形成することで、ダミー層間膜２の膜厚よりもチャネル長が長い電界効果型トランジスタを作製できる。

また、ダミーゲート１の酸化と酸化膜の湿式エッチングと第２導電型の不純物注入を繰り返すことで、ウェル領域のステップ段差の数を増やしてもよい。このときは、第２導電型のウェル領域がＪＦＥＴ領域に向かって徐々に浅くなるように注入する。このようにすることで、ＪＦＥＴ領域の面積が広がり、さらにＪＦＥＴ領域の抵抗が減少する。

本実施の形態において、ダミーゲート１の周囲に形成される酸化珪素の膜厚は、酸化温度や酸化時間を制御することで１０ｎｍ以下の制御ができる。その結果、従来の写真製版によるパターニングよりもより微細なチャネル長を実現できる。

続いて、ダミーゲート１を湿式エッチングによって除去し、基板洗浄を施した後に熱処理装置によって、例えば１４００〜１８００℃の高温で例えば３０秒〜１時間程度熱処理することによって、注入イオンが電気的に活性化される。

その後は、通常の手法に基づいて、ゲート絶縁膜１１形成、ゲート電極１０形成することで図１に示す構造を得ることができる。

ここで、ゲート絶縁膜１１形成前に、炭化珪素からなる第１導電型のエピタキシャル成長層を１０〜１０００ｎｍ程度の厚さで形成しておいてもよい。

さらに、層間絶縁膜堆積、電極形成、保護膜形成などの工程を経て最終的な炭化珪素電界効果型トランジスタを完成する。

以上説明した製造方法によって、ソース領域とウェル領域が基板横方向にステップ状に段差分布を持つ炭化珪素電界効果型トランジスタが作製される。

＜Ｃ−１．計算結果＞
次に、以上の構造を備える炭化珪素電界効果型トランジスタのＪＦＥＴ領域の抵抗の計算結果を示す。

ＪＦＥＴ領域の抵抗の計算には、図６に示す模式図のように簡略化した構造を用いている。図６において、図１の構成に対応する構成には同一の符号を付している。

図６に示すように、第１ウェル領域６、第２ウェル領域７からなるウェル領域１４を直線状の形状で近似している。

すなわち、ウェル領域１４は、図１に示すように、中心部から離れるにしたがって３段階に深さが深くなる階段状の形状を備えている。

しかし、本模式図では、第１ウェル領域７が、ゲート絶縁膜１１及び半導体基板４と接す点と、第２ウェル領域１４の最も深い層のうち、最も装置内側にある点を結ぶ直線で近似している。

図７に、ウェル領域１４の斜め形状部の鉛直方向に対する角度（θ）をパラメータにした抵抗の計算結果を示す。また、θ＝０度（従来構造に対応）における抵抗で規格化し、ｄｗ（第１ウェル領域６の最も深い領域の深さ）を１μｍとしている。

また、ＪＦＥＴ長の半分の長さをＬｊとし、Ｌｊが１．０μｍの場合と、０．５μｍの場合について計算している。

図７に示すように、角度が増えるとともに、ＪＦＥＴ抵抗が低減していくことがわかる。近似的に鉛直方向より３０度傾斜させたウェル領域１４を形成することによって、ＪＦＥＴ抵抗が２０〜３５％減少する。

特に、Ｌｊが０．５μｍと１．０μｍの場合の結果を比べると、減少の効果はＪＦＥＴ長が短いほど顕著である。そのため、ＪＦＥＴ長を短くする必要がある電界効果型トランジスタの微細化に有利な構造であることがわかる。

また、θの下限としては、図７より１０度以上であれば１０％程度の抵抗の減少が期待できることがわかる。一方θの上限としては理想的には９０度に近づくほどよいが、実用的な値を以下に示す。

ソース領域５の深い領域には、ソース電極として例えばニッケルシリサイドなどの合金が形成される。そして、十分低抵抗なコンタクト抵抗を得るためには、ソース領域５内の不純物濃度にもよるが、その深さとして０．１〜０．２μｍは必要である。

また、ウェル領域１４と半導体基板４の界面から伸びる空乏層の影響とオフ動作時の設計耐圧を考慮すると、第１ウェル領域６のより深い領域の深さとして０．４μｍは必要である。

さらに、例えばチャネル長を１μｍとした場合、ソース領域５の浅い領域をチャネル長の半分とすると０．５μｍとなる。

以上導出された値から、θの実用的な最大値としては７５度が与えられる。結果として、１０度以上７５度以下が本手法の有効な角度と考えられる。

さらに、実用的な観点から、Ｌｊが２μｍ以下の構造に対して素子設計を行うと、以下に述べる実施の形態１による構造では３５度〜７０度が、後述する実施の形態３による構造では３２度〜６８度が与えられる。

すなわち、これらを含む３２度以上７０度以下が本発明にかかる実用上有益な範囲と考えられる。

次に、より厳密に実施の形態１で示した３段のステップ段差を持つウェル領域が形成されている構造に対して、チャネル長をパラメータにして行った計算結果を示す。

図８に、ＪＦＥＴ領域の抵抗の計算に用いた構造の模式図を示す。図８に示すように、ソース領域５を２段の段差を持つ形状で示し、ウェル領域１４を３段の段差の形状で表している。

本計算では、ｄｗ＝１μｍ、第１ウェル領域６のより浅い領域の深さｄｗ２＝０．８μｍ、第２ウェル領域７の深さｄｗ１＝０．４μｍ、第１ソース領域５のより浅い領域の横方向長さＬ２＝０．５μｍとしている。

そして、ｄｗ１＝ｄｗ２＝ｄｗ（通常構造）でのＪＦＥＴ領域の抵抗で規格化している。

図９に計算結果を示す。図９は、チャネル長（横軸）に対する規格化されたＪＦＥＴ抵抗（縦軸）の計算結果を示す図である。

図９に示すように、チャネル長が増加すると、ＪＦＥＴ抵抗は低減する。すなわち、チャネル長の増加によるＪＦＥＴ抵抗の低減効果は大きい。

これは、次の理由によるものである。チャネルが形成される第２ウェル領域７の深さは、第１ウェル領域６の深さよりも浅く形成されている。そのため、チャネル長が増加すると、ウェル領域１４のＪＦＥＴ領域における基板深さ方向への広がり角度が増加する。その結果、チャネル長の増加によりＪＦＥＴ抵抗の低減効果が大きくなる。

また、Ｌｊが１μｍである場合に、チャネル長を１μｍとすると従来構造よりも３０％程度のＪＦＥＴ抵抗の低減が見込める。また、チャネル長を０．５μｍとした場合には、従来構造よりも２０％程度のＪＦＥＴ抵抗の低減が見込める。

さらに、Ｌｊが１．０μｍと０．５μｍの場合を比べると、ＪＦＥＴ長が短いほど効果が大きいことがわかり、本結果からも電界効果型トランジスタの微細化に有利な構造、手法であることがわかる。

＜Ｃ−２．効果＞
本実施の形態に係る電界効果型トランジスタは、ウェル領域１４、ソース領域５が階段状に形成されているため、ＪＦＥＴ領域が基板深さ方向に対して徐々に広がる構造を有している。そのため、高耐圧特性を維持したまま、ＪＦＥＴ領域の抵抗、ひいては素子全体のオン抵抗を減少することができ、素子の微細化や高性能化に寄与することができる。

また、本実施の形態に係る半導体装置の製造方法では、階段状のウェル領域１４、ソース領域５を容易に形成することができる。

また、本実施の形態に係る半導体装置の製造方法では、ダミーゲート１の周囲に形成される酸化珪素の膜厚によってチャネル長が決定される。そして酸化珪素の膜厚は、酸化温度や酸化時間を制御することで１０ｎｍ以下の制御ができる。その結果、従来の写真製版によるパターニングよりもより微細なチャネル長を実現できる。

なお、本実施の形態においては、炭化珪素半導体基板を用いた場合について説明したが、他の半導体基板にも適用できる。

この場合、１０００℃〜１５００℃の活性化アニール後も、不純物の拡散が非常に小さくソース領域５、及びウェル領域１４の不純物分布を維持できる材料、例えば、前記の温度範囲で熱拡散係数が十分小さいダイヤモンド基板等が望ましい。

以下の他の実施の形態に係る電界効果型トランジスタも同様に、他の半導体基板に適用することができる。

また、本実施の形態に係る半導体装置の製造方法では、２段の段差を有する階段状のマスクを形成して、ウェル領域１４、及びソース領域を形成したが、３段の段差を有する階段状のマスクを形成してもよい。

３段の段差を有するマスクを用いる場合、最も厚いマスク部分で遮蔽されるエネルギーでイオン注入を行うことで、３段階に深さの異なる階段状のウェル領域１４を形成することができる。そして、２番目に厚いマスク部分で遮蔽されるエネルギーでイオン注入を行うことで２段階に深さの異なる階段状のソース領域５を形成することができる。

このようにすることで一度のマスク形成で、階段状にウェル領域１４及びソース領域５を形成することができる。

また、本実施の形態では、電界効果型トランジスタについて説明したが、電界効果型トランジスタに限るものではなく、ＩＧＢＴなどの他の半導体装置にも適用することができる。

＜実施の形態２＞
＜Ａ．構成＞
図１０は、本実施の形態に係る炭化珪素電界効果型トランジスタの主要部の構成を示す断面図である。

半導体基板４の表層部にＪＦＥＴ領域を挟んで、一対の第２導電型のウェル領域１４が対向して形成されている。

そして、各ウェル領域１４内の半導体基板４の表層部には、第１導電型のソース領域５が形成されている。

ウェル領域１４は、半導体装置の内部から外部に向かって、半導体基板表面からの深さが深くなるように、ＪＦＥＴ領域側の端部が階段状に形成されている。図１０の例では、２段階の深さで形成されている。

ソース領域５もまた、半導体装置の内部から外部に向かって、半導体基板表面からの深さが深くなるように、ＪＦＥＴ領域側の端部が階段状に形成されている。図１０の例では２段に形成されている。

ソース領域５は、第１ソース領域（ソース領域５の第１領域）１３と、第２ソース領域（ソース領域５の第１領域より浅い第２領域）９により形成されている。そして、第２ソース領域９は、第１ソース領域１３より浅く形成されている。

また、ＪＦＥＴ領域側の端部において、ウェル領域４と半導体基板１４間の界面と、ウェル領域１４とソース領域５との界面との間隔が、いずれの場所においても略一定であるように、ソース領域５は、ウェル領域１４の内部に形成されている。

半導体基板４上に、ＪＦＥＴ領域とその両側の第２ソース領域９及びウェル領域１４とに重なるようにゲート構造が形成されている。ゲート構造は、ゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１０により構成されている。

電界効果型トランジスタの動作時には、ゲート絶縁膜１１下のＪＦＥＴ領域と第２ソース領域９間に挟まれたウェル領域１４にチャネルが形成される。

＜Ｂ．製造方法＞
次に、図１１から図１３を参照して、本実施の形態に係る炭化珪素電界効果型トランジスタの製造方法について説明する。

図３に示す工程までは、実施の形態１と同様であるので詳細な説明は省略する。

次に、図１１に示すように、第１ダミーサイドウォール３及びダミー層間膜２の側壁に第２ダミーサイドウォール８を形成する。

第２ダミーサイドウォール８の材料としては窒化珪素が望ましいが、ダミー層間膜２、ハードマスク１２及び第１ダミーサイドウォール３に対して選択的に湿式エッチングできるものであればよい。また、第２ダミーサイドウォール８形成前に酸化珪素を１０ｎｍ程度基板全面に堆積しておいてもよい。このようにすることで、第２ダミーサイドウォール８を形成する反応性イオンエッチング時におけるエッチング量（時間）の制御性が向上する。

そして、第２ダミーサイドウォール８の幅は、以降の工程で作製される第１ソース領域１３の幅とウェル領域１４の深い領域の幅の差程度とすることが望ましく、これは、素子設計に依存する。

これらの構造をマスク（第４マスク）にして第１導電型の不純物をイオン注入することで、第１ソース領域（ソース領域５の第１領域）１３を形成する（図１１参照）。

次に、第２ダミーサイドウォール８を湿式エッチングによって除去する。続いて、第２ダミーサイドウォール８を除去した構造をマスク（第３マスク）にして、第１導電型の不純物をイオン注入することで、第１導電型の第２ソース領域（ソース領域５の第１領域より浅い第２領域）９を形成する（図１２参照）。

第２ソース領域９は、第１ソース領域１３の深さよりも浅くなるように形成する。このようにすることで、ステップ状の段差を持つ、いわゆるエクステンション構造となったソース領域６を形成できる。なお、第２ソース領域９の不純物濃度は、第１ソース領域１３と同等か一桁程度薄くてもよい。

次に、図１３に示すように、第１ダミーサイドウォール３を湿式エッチングによって除去する。続いて、Ｌ字型のダミー層間膜２越しに第２導電型の不純物をイオン注入して、第２導電型のウェル領域１４を形成する。

このとき、ダミー層間膜２等に覆われず、半導体表面が露出している部分には、最も深く不純物が注入される。そして、ダミー層間膜２の薄い部分に覆われた部分は、ダミー層間膜２の薄い部分の高さだけ浅く不純物が注入される。そして、ダミーゲート１、ハードマスク１２、及びダミー層間膜２の厚い部分に覆われた部分には、不純物が注入されない。

そうして、ウェル領域１４に関してもステップ状の段差分布を持つ構造とすることができる。また、ウェル領域１４の段差は、ダミー層間膜２の膜厚に対応している。

また、本実施の形態に係る製造方法によれば、第１ダミーサイドウォール３の幅が電界効果型トランジスタのチャネル長に相当するため、写真製版の合わせ精度以下の微細な長さが制御できる。

ここで、素子の主要部については、上記の製造方法によって自己整合的に段差分布を持つ第１導電型のソース領域５と第２導電型のウェル領域１４が形成される。しかし、素子外周部に第１導電型領域や第２導電型領域が個々に存在する場合がある。

そのような場合には、素子外周部の第１電導型領域や第２電導型領域を形成するためのレジストマスクを別に形成し、新たに不純物を注入してもよい。また、ソース領域５やウェル領域１４の形成工程と同時に、素子外周部の第１導電型領域や第２導電型領域形成のためのレジストマスクを形成し、不純物注入を行ってもよい。

続いて、ダミーゲート１、ハードマスク１２、ダミー層間膜２をそれぞれ湿式エッチングによって除去する。そして、基板洗浄を施した後に熱処理装置によって、例えば１４００〜１８００℃の高温で３０秒〜１時間程度熱処理する。そうして、注入イオンを電気的に活性化する。

以降は、通常の製造方法にしたがって、ゲート絶縁膜１１形成後にゲート電極１０形成し、層間絶縁膜堆積、電極形成、保護膜形成等の工程を経て最終的な炭化珪素電界効果型トランジスタを得る。

なお、ゲート絶縁膜１１形成前に、炭化珪素からなる第１導電型のエピタキシャル成長層を１０〜１０００ｎｍ程度の厚さで形成しておいてもよい。

以上説明した製造方法によって、ソース領域５とウェル領域１４が基板横方向にステップ状の段差分布を持つ炭化珪素電界効果型トランジスタが作製される。

＜Ｃ．効果＞
実施の形態１に係る電界効果型トランジスタでは、ソース領域５の第１ウェル領域６との界面と、第１ウェル領域６の半導体基板４との界面との間隔が狭い部分が存在する。

そのため、実施の形態１に係る電界効果型トランジスタは、オフ動作時に、第１ウェル領域６の半導体基板４との界面から形成される空乏層がソース領域５に達し易くなる。その結果、実施の形態１に係る電界効果型トランジスタでは、高耐圧特性を維持することが難しい。

また、第１ウェル領域６とソース領域５間の間隔を広くするため、第１ウェル領域６を深く形成すると、ウェル領域１４の傾斜部の基板表面に対する角度が小さくなる。

その結果、図７に示したように、ＪＦＥＴ抵抗の低減効果が小さくなる。

一方、本実施の形態に係る電界効果型トランジスタでは、ＪＦＥＴ領域側の端部において、ウェル領域１４と半導体基板４の界面と、ウェル領域１４とソース領域５との界面との間隔が、いずれの場所においても略一定であるように形成されている。すなわち、ソース領域５とウェル領域１４間の間隔が基板深さ方向（縦方向）及び水平方向で一定間隔以上となっている。

そのため、この間隔を、電界効果型トランジスタのオフ動作時に、印加される所定電圧に応じて、ウェル領域１４と半導体基板４の界面から形成される空乏層幅よりも長く設計できる。

その結果、高耐圧性能を維持したまま、ステップ状の段差分布を持つソース領域及びウェル領域を有する炭化珪素電界効果型トランジスタを実現することができる。

また、ソース領域５とウェル領域１４間の間隔を略一定にすると、一定で無い場合に比べて、ソース領域５とウェル領域１４間の間隔が広くなる部分がないので、電界効果型トランジスタの大きさを小さくすることもできる。

また、本実施の形態に係る半導体装置の製造方法によれば、ソース領域５とウェル領域１４間の間隔が基板深さ方向（縦方向）及び水平方向で一定間隔以上となるように容易に形成できる。

＜実施の形態３＞
＜Ａ．構成＞
図１４は、本実施の形態に係る炭化珪素電界効果型トランジスタの主要部の構成を示す断面図である。

本実施の形態に係る半導体装置は、ウェル領域１４が、第１ウェル領域６と第２ウェル領域７により構成されている。

第２ウェル領域７は、第１ウェル領域６よりも浅く形成されている。そして、ウェル領域１４は、半導体装置内側から外側に向かって、ＪＦＥＴ領域側の端部において、３段階に深さが深くなるように形成されている。

その他の構成は、実施の形態２に係る半導体装置と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。

＜Ｂ．製造方法＞
次に、本実施の形態に係る半導体装置の製造方法を図１５を参照して説明する。まず、実施の形態２の製造工程にしたがって、図１３で示した構造を作成する。

続いて、図１３に示すＬ字型のダミー層間膜２、及びハードマスク１２を湿式エッチングによって除去する。その後、ダミーゲート１をマスク（第１マスク）にして第２導電型の不純物をイオン注入して第２ウェル領域（ウェル領域１４を構成する第２領域）７を形成する（図１５）。

ここで第２ウェル領域７は、第１ウェル領域６のより浅い領域よりも浅く形成することが望ましい。このようにすることで、ステップ状に３段構成となる段差分布を持つウェル領域１４を形成することができる。

また、第２ウェル領域７中の表面近傍には、電界効果型トランジスタのチャネルが形成される。一般的にチャネル領域の不純物濃度が高いと、電子又はホールの移動度が減少するため、素子のチャネル抵抗が増加する。

そこで、第２ウェル領域７の不純物濃度を第１ウェル領域６の不純物濃度よりも薄くする、もしくは表面近傍のみを薄くしてもよい。このときの第２導電型の表面不純物濃度は１×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度が望ましい。

また、本実施の形態に係る半導体装置の製造方法によれば、第１ダミーサイドウォール３の幅とダミー層間膜２の膜厚の和が電界効果型トランジスタのチャネル長に相当するため、写真製版の合わせ精度以下の微細な長さが制御できる。

また、実施の形態１において説明したように、図１５に示す工程おいて、第２ウェル領域７の形成前にダミーゲート１を酸化、もしくはその酸化膜のエッチングなどによってダミゲート１の幅を調節した後に、第２ウェル領域７を形成することで、チャネル長をさらに微細に制御してもよい。

また、実施の形態１において説明したように、ダミーゲート１の酸化と酸化膜の湿式エッチングと第２導電型の不純物注入を繰り返すことで、ウェル領域１４のステップ段差の数を増やしてもよい。このときは、ウェル領域１４の深さがＪＦＥＴ領域に向かって（半導体装置外側から内側に向かって）徐々に浅くなるように注入する。このようにすることで、ＪＦＥＴ領域の面積が広くなり、ＪＦＥＴ領域の抵抗がさらに減少する。

また、第１ウェル領域６に対して第１ソース領域１３と第２ソース領域９はいかなる方向に対しても深さ方向及び水平方向に対して一定間隔（第１導電型の第１ソース領域５と第２導電型の第１ウェル領域６の深さの差）以上となっているので、この距離を電界効果型トランジスタのオフ動作時の空乏層幅よりも長く設計することで、高耐圧性能を維持したまま、ステップ状の段差分布を持つソース領域及びウェル領域を有する炭化珪素電界効果型トランジスタが実現できる。

ここで、素子の主要部については本手法によって自己整合的に段差分布を持つソース領域とウェル領域が形成されるが、素子外周部に第１導電型領域や第２導電型領域が個々に存在する場合がある。その時は、写真製版によるレジストマスクを形成したのちに新たに不純物を注入してもよいし、本手法とレジストマスクプロセスを同時に併用して不純物注入を行ってもよい。

続いて、ダミーゲート１を湿式エッチングによって除去する。そして、基板洗浄を施した後に、熱処理装置によって、例えば１４００〜１８００℃の高温で３０秒〜１時間程度熱処理することによって、注入イオンが電気的に活性化される。

以降は、通常の製造方法にしたがって、ゲート絶縁膜１１形成、ゲート電極１０形成、層間絶縁膜堆積、電極形成、保護膜形成などによって最終的な炭化珪素電界効果型トランジスタを得ることができる。

なお、ゲート絶縁膜１１形成前に、炭化珪素からなる第１導電型のエピタキシャル成長層を１０〜１０００ｎｍ程度の厚さで形成しておいてもよい。

以上の製造工程によって、ソース領域５とウェル領域１４が基板横方向に段差分布を持つ炭化珪素電界効果型トランジスタを作製することができる。

＜Ｃ−１．計算結果＞
次に、本実施の形態に係る半導体装置におけるＪＦＥＴ領域の抵抗（ＪＦＥＴ抵抗）の計算結果を示す。図１６は、抵抗の計算のために用いた半導体装置の構成の模式図を示す。

本計算では、ｄｗ（第１ウェル領域６のうち深い部分の深さ）＝０．８μｍ、ｄｗ２（第１ウェル領域６のうち浅い領域の深さ）＝０．６μｍ、ｄｗ１（第２ウェル領域７の深さ）＝０．２μｍ、Ｌｊ＝１μｍとしている。そして、第２ウェル領域７の横方向の長さ（第２ウェル領域長：Ｌ１）をパラメータとしている。また、チャネル長Ｌｃｈが１．０μｍと０．５μｍの場合について計算している。

図１７は、第２ウェル領域長Ｌ１（横軸）に対する規格化されたＪＦＥＴ抵抗（縦軸）を示している。

なお、計算結果は、第２ウェル領域７を設けない構造（Ｌ１＝０）によって規格化している。

図１７に示すように、第２ウェル領域長Ｌ１を長くすると、ＪＦＥＴ抵抗の低減効果が大きい。これは、第２ウェル領域７が第１ウェル領域６よりもさらに浅くなっているため、第２ウェル領域長Ｌ１を長くすると、相対的にＪＦＥＴ領域が横方向に拡大するためである。例えば、チャネル長Ｌｃｈの半分の長さが第２ウェル領域７に存在する構造では、１０〜２０％の低減が見込める。

なお、以上の説明での第１導電型と第２導電型の組み合わせは、ｎ型とｐ型、もしくはその逆でもよい。第１導電型をｎ型とするとｎチャネルの電界効果型トランジスタが実現され、第１導電型をｐ型とするとｐチャネルの電界効果型トランジスタが実現される。

＜Ｃ−２．効果＞
本実施の形態に係る電界効果型トランジスタは、以上説明したように、ウェル領域１４と半導体基板４の界面と、ソース領域５とウェル領域１４の界面との間隔がいずれの場所においても所定間隔以上離れている。

さらに、ウェル領域１４が３段の階段状に形成されている。そのため、実施の形態２に係る電界効果型トランジスタに比べて、同一のＪＦＥＴ長に対して、ＪＦＥＴ領域の横方向の広がり角が大きく形成されている。その結果、高耐圧特性を維持しつつ、よりＪＦＥＴ抵抗を低減することができる。

また、本実施の形態に係る電界効果型トランジスタの製造方法によれば、ＪＦＥＴ領域側の端部において、３段の段差を有するウェル領域１４と２段の段差を有するソース領域５を容易に形成することができる。

実施の形態１に係る半導体装置の主要部の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置のＪＦＥＴ抵抗を計算するために用いられる図である。 実施の形態１に係る半導体装置のＪＦＥＴ抵抗の計算結果を示す図である。 実施の形態１に係る半導体装置のＪＦＥＴ抵抗を計算するために用いられる図である。 実施の形態１に係る半導体装置のＪＦＥＴ抵抗の計算結果を示す図である。 実施の形態２に係る半導体装置の主要部の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置のＪＦＥＴ抵抗を計算するために用いられる図である。 実施の形態３に係る半導体装置のＪＦＥＴ抵抗の計算結果を示す図である。

符号の説明

１ ダミーゲート、２ ダミー層間膜、３ 第１ダミーサイドウォール、４ 炭化珪素半導体基板、５ ソース領域、６ 第１ウェル領域、７ 第２ウェル領域、８ 第２ダミーサイドウォール、９ 第２ソース領域、１０ ゲート電極、１１ ゲート絶縁膜、１２ ハードマスク、１３ 第１ソース領域、１４ ウェル領域。

Claims (8)

1. 半導体基板と、
   前記半導体基板の表層部にＪＦＥＴ領域を挟んで形成された一対のウェル領域と、
   各前記ウェル領域の表層部に形成されたソース領域と、
   前記ＪＦＥＴ領域とその両側の前記ウェル領域及び前記ソース領域とに重なるように前記半導体基板上に形成されたゲート構造と、
   を備える半導体装置であって、
   前記ウェル領域及び前記ソース領域は、前記ＪＦＥＴ領域側の端部が階段状に形成されていることを特徴とする半導体装置。
2. 前記ＪＦＥＴ領域側の端部において、前記ウェル領域と前記半導体基板の界面と、前記ウェル領域と前記ソース領域との界面との間隔が、いずれの場所においても略一定であることを特徴とする請求項１に記載の半導体装置。
3. 前記ＪＦＥＴ領域側の端部において、前記ウェル領域が３段の階段状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 請求項１に記載の半導体装置の製造方法であって、
   （ａ）前記半導体基板上に階段状のマスクを形成する工程と、
   （ｂ）前記マスクを用いて、前記ソース領域及び前記ウェル領域を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
5. 前記工程（ａ）は、
   ダミーゲートを形成することにより第１マスクを形成する工程と、
   前記ダミーゲートの側壁に段差を有するダミー層間膜を形成することにより第２マスクを形成する工程と、
   を備えることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記工程（ａ）は、
   前記第２マスクの側壁に第１ダミーサイドウォールを形成することにより、第３マスクを形成する工程と、
   前記第１ダミーサイドウォールの側壁に第２ダミーサイドウォールを形成することより第４マスクを形成する工程と、
   をさらに備えることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記工程（ｂ）は、
   前記第４マスクを用いて、前記ソース領域の第１領域を形成する工程と、
   前記第３マスクを用いて、前記ソース領域の第１領域よりも浅い第２領域を形成する工程と、
   を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記工程（ｂ）は、
   前記第２マスクを用いて、前記ウェル領域の第１領域を形成する工程と、
   前記第１マスクを用いて、前記ウェル領域の第１領域よりも浅い第２領域を形成する工程と、
   を備えることを特徴とする請求項５又は７に記載の半導体装置の製造方法。
   

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