JP2020035867A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】ゲート閾値電圧が低くかつ高耐圧の半導体装置の製造方法、および半導体装置において、より簡易でかつ基板の面方位に依存しない半導体装置の製造方法、および半導体装置を提供すること。【解決手段】炭化珪素基板（１１）を準備する準備工程と、炭化珪素基板（１１）の表面からトレンチ（３３）を形成するトレンチ形成工程と、トレンチ（３３）の内壁に酸化膜（３４）を形成する第１酸化工程と、酸素を含まない雰囲気下で炭化珪素基板（１１）を１３００℃以上の温度で加熱するアニール工程と、を備えることを特徴とする。【選択図】図３

Description

本発明は、半導体装置の製造方法および半導体装置、特に、炭化珪素を用いた半導体装置およびその製造方法に関するものである。

炭化珪素（ＳｉＣ）を用いた半導体装置に関連する文献として、例えば特許文献１が知られている。特許文献１には、トレンチゲートを有する炭化珪素基板に形成された半導体装置が開示されている。特許文献１に開示された半導体装置は、表面の面方位が（０００１）カーボン面である六方晶系の単結晶炭化珪素と、単結晶炭化珪素に形成され、側部および底部を有するトレンチと、トレンチの側部および底部に形成され、かつトレンチの側部での膜厚に比べトレンチの底部での膜厚の方が厚い熱酸化膜とを備えている。

特許文献１では、表面の面方位が（０００１）カーボン面である単結晶炭化珪素を用い、トレンチ側壁に形成されるゲート酸化膜を薄く、トレンチ底部に形成されるゲート酸化膜を厚く形成することで、ゲート閾値電圧が低くかつ高耐圧のトレンチゲート型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が得られるとしている。

ここで、炭化珪素を用いた半導体装置は破壊電界強度が高いため、高耐圧の素子を作り込むことができるとされている。しかしながら、炭化珪素を用いたトレンチゲートＭＯＳトランジスタでは、トレンチゲートの底部に電界が集中するためゲート酸化膜破壊という現象が発生する場合がある。これは、トレンチゲート構造を有する素子を作り込む場合、トレンチ底部が凸型となるためである。そこで、特許文献１に係る半導体装置では、ゲートの耐圧を向上させるためにゲートトレンチ底部のゲート酸化膜を厚くし、耐圧の低下を抑制している。

特開平７−３２６７５５号公報

しかしながら、特許文献１に開示された半導体装置は、低いゲート閾値電圧および高耐圧の実現が基板の面方位に依存する。従って、表面の面方位が（０００１）カーボン面と異なる面の場合はトレンチ側壁のゲート酸化膜を薄くかつトレンチ底部の酸化膜を厚く形成することができず、その結果所望の効果が得られない可能性が高い。

本発明は上記問題に鑑みてなされたものであり、ゲート閾値電圧が低くかつ高耐圧の半導体装置の製造方法、および半導体装置において、より簡易でかつ基板の面方位に依存しない半導体装置の製造方法、および半導体装置を提供することを目的とする。

本発明に係る半導体装置の製造方法は、炭化珪素基板を準備する準備工程と、前記炭化珪素基板の表面からトレンチを形成するトレンチ形成工程と、前記トレンチの内壁に酸化膜を形成する第１酸化工程と、酸素を含まない雰囲気下で前記炭化珪素基板を１３００℃以上の温度で加熱するアニール工程と、を備えることを特徴とするものである。

一方、本発明に係る半導体装置は、トレンチを有する炭化珪素基板と、前記トレンチの内壁に形成されかつ前記トレンチの底部の膜厚がトレンチ側壁の膜厚より厚い第１絶縁部材と、前記トレンチの側壁の前記第１絶縁部材および前記トレンチの底部の前記第１絶縁部材を被覆する第２絶縁部材と、を備えるものである。

本発明によれば、ゲート閾値電圧が低くかつ高耐圧の半導体装置の製造方法、および半導体装置において、より簡易でかつ基板の面方位に依存しない半導体装置の製造方法、および半導体装置が提供される、という効果を奏する。

第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図の一部である。 第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図の一部である。 第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図の一部である。 第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図の一部である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。以下の説明では、本発明に係る半導体装置として、高電力用途のトレンチゲート型ＭＯＳＦＥＴに適用した形態を例示して説明する。本実施の形態では、トレンチ底部の酸化膜を厚膜化するため、ゲート酸化膜を形成後、高温アニール処理によりトレンチ側壁のゲート酸化膜をトレンチ底部へ流動させている。

［第１の実施の形態］
図１は、本実施の形態に係る半導体装置１０の構成の一例を示している。図１に示すように、半導体装置１０は、炭化珪素基板１１、ゲート電極１３、ゲート酸化膜１４、絶縁層１５、配線層１６、Ｐ型コンタクト領域１７、Ｎ型ドリフト領域１８、Ｐ型ボディ領域１９、Ｎ型ソース領域２０、および裏面電極２２を含んで構成されている。Ｎ型ドリフト領域１８はＮ型の炭化珪素層１２（後述）から構成され、Ｐ型ボディ領域１９およびＮ型ソース領域２０とともに炭化珪素層２１を構成している。半導体装置１０は、配線層１６をソース領域の配線とし、裏面電極２２をドレイン電極とするトレンチゲート型ＭＯＳＦＥＴとして構成されている。

半導体装置１０は概略以下のように動作する。すなわち、ゲート電極１３に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極である配線層１６とドレイン電極である裏面電極２２との間に電圧が印加されても、Ｐ型ボディ領域１９とＮ型ドリフト領域１８との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極１３に閾値電圧以上の電圧が印加されると、Ｐ型ボディ領域１９においてゲート酸化膜１４の側壁面に接する領域であるチャネル領域に反転層が形成される。その結果、Ｎ型ソース領域２０とＮ型ドリフト領域１８とが電気的に接続され、配線層１６と裏面電極２２との間に電流が流れる。以上のようにして、半導体装置１０は動作する。

次に図２から図４を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。

＜工程１：炭化珪素層形成工程＞
まず、図２（ａ）に示すように、炭化珪素基板１１上に炭化珪素からなる炭化珪素層１２をエピタキシャル成長により形成する。本実施の形態では、炭化珪素基板１１および炭化珪素層１２はＮ型とされている。

＜工程２：第１不純物注入工程＞
次に、図２（ｂ）に示すように、イオン注入により炭化珪素層１２の表層にＮ型不純物を導入し、Ｎ型不純物より深い領域にＰ型の不純物を導入し、Ｐ型不純物注入領域３０とＮ型不純物注入領域３１を形成する。なお、Ｎ型の不純物としては例えばＰ（リン）イオンが用いられ、Ｐ型不純物としては例えばＡｌ（アルミニウム）イオンが用いられる。

＜工程３：第２不純物注入工程＞
次に、リソグラフィ技術を用いてＰ型コンタクト領域１７の位置に開口部を有するレジストを炭化珪素層１２の表面に形成する。その後、形成されたレジストをマスクとして、該開口部から露出するＮ型不純物注入領域３１にＰ型不純物を注入し、図２（ｃ）に示すようにＰ型不純物領域３２を形成する。なお、Ｐ型の不純物としては例えばＡｌイオンが用いられる。

第１不純物注入工程および第２不純物注入工程の後、基板を過熱することで各々の工程で注入した不純物を活性化し、所望のキャリアを形成する活性化アニールを行う。活性化アニールを行うことで、第１不純物注入工程で形成されたＰ型不純物注入領域３０はＰ型ボディ領域１９として機能し、Ｎ型不純物注入領域３１はＮ型ソース領域２０として機能する。一方、第２不純物注入工程で形成されたＰ型不純物領域３２は、Ｐ型ボディ領域１９に接しつつＮ型ソース領域２０と接続されたＰ型コンタクト領域１７として機能する。

＜工程４：トレンチ形成工程＞
次に、活性化アニール後の炭化珪素層１２の表面に、リソグラフィ技術を用いてトレンチの位置に開口部を有するレジストを形成する。その後、形成されたレジストをマスクとして、図３（ａ）に示すように炭化珪素層１２にトレンチ３３を形成する。トレンチ３３の形成は例えばドライエッチング等を用いて行う。トレンチ３３の形成時のエッチングはＮ型不純物注入領域３１およびＰ型不純物注入領域３０を貫通し、かつ、炭化珪素層１２内で停止する。トレンチ３３の形成後、マスクとして使用されたレジストを除去する。

＜工程５：第１ゲート酸化膜形成工程＞
次に、炭化珪素基板１１を酸素を含む雰囲気下で加熱し、図３（ｂ）に示すように、炭化珪素層１２の表面およびトレンチの内壁にゲート酸化膜３４（第１ゲート酸化膜）を形成する。ゲート酸化膜３４の形成工程では、基板を１２５０℃から１４００℃に加熱しつつ形成することが好ましい。

＜工程６：高温アニール工程＞
次に、炭化珪素基板１１を、酸素を含まない雰囲気下、例えばＡｒ（アルゴン）雰囲気下で１３００℃から１９００℃に加熱し、図３（ｃ）に示すように、トレンチ３３の側面に形成されたゲート酸化膜３４をトレンチ３３の底部に流動させる。特に、アニール温度を１４５０℃以上とすることによりゲート酸化膜３４の流動性が向上するので、本高温アニール工程におけるアニール温度は１４５０℃以上であることが望ましい。本高温アニール工程により、炭化珪素基板１１の表面およびトレンチの側面に形成されたゲート酸化膜３４がトレンチ３３の底部に流動するため、炭化珪素基板１１の表面およびトレンチ３３の側面のゲート酸化膜３４は薄くなり、トレンチ３３の底部のゲート酸化膜３４は厚くなる。

なお、本実施の形態では第１不純物注入工程、および第２不純物注入工程で形成された不純物領域（Ｐ型不純物注入領域３０、Ｎ型不純物注入領域３１、Ｐ型不純物領域３２）のアニールをトレンチ３３の形成前に行っていた。しかしながら、本高温アニール工程により不純物の活性化が可能な場合は、トレンチ３３の形成前ではなく本高温アニール工程で活性化アニールを兼ねてもよい。活性化アニールを兼ねる場合には炭化珪素基板１１を１５００℃から１９００℃に加熱する。炭化珪素基板１１の加熱温度は不純物領域の活性化の程度と、ゲート酸化膜３４の流動化の程度を勘案して設定すればよいが、なかでも約１７００℃で加熱することが両者の兼ね合い上好ましい。

＜工程７：第２ゲート酸化膜形成工程＞
次に、酸素を含む雰囲気下で炭化珪素基板１１を加熱し、図４（ａ）に示すように、炭化珪素層１２の表面およびトレンチ３３の内壁を酸化しゲート酸化膜３５（第２ゲート酸化膜）を形成する。このゲート酸化膜３５の形成工程では、ゲート酸化膜３４を介して酸化種が基板に到達し酸化を生じる。そのため、ゲート酸化膜３４も含めて全体が厚くなりゲート酸化膜３５を形成する。第２ゲート酸化膜形成工程は、基板を１２５０℃から１４００℃に加熱しつつ行うことが好ましい。

なお、本第２ゲート酸化膜形成工程は、工程６の高温アニール工程によってトレンチ３３の側壁部の酸化膜が薄くなる（図３（ｃ）参照）ため、再度ゲート酸化膜の形成を行うものである。従って、高温アニール工程で流動したトレンチ３３の側壁のゲート酸化膜３４の膜厚が、流動後も所望の膜厚を維持している場合には、本第２ゲート酸化膜形成工程は省略することができる。兼ねるか否かの決定は、高温アニール工程後のトレンチ側面のゲート酸化膜３４の厚さに閾値を設け、ゲート酸化膜が当該閾値以上である場合は兼ねるようにしてもよい。

＜工程８：ゲート電極形成工程＞
次に、炭化珪素基板１１の表面に導電部３６を成膜するとともにトレンチ３３を導電物３６で埋め込む。導電物３６としては例えばポリシリコン（ＰｏｌｙＳｉ）等が用いられ、導電物３６の形成方法としては例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等が用いられる。導電物３６の形成後、基板の表面に形成された導電物３６をエッチバックもしくはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により除去し、トレンチ３３の内部のみに導電物３６を残存させる。トレンチ３３の内部に残存した導電物３６はゲート電極１３として機能する。

＜工程９：絶縁層形成工程＞
次に、炭化珪素層１２の表面を被覆する絶縁層を形成し、ホトリソグラフィおよびにエッチングを用いて該絶縁層にＮ型ソース領域およびＰ型コンタクト領域を露出する開口部を形成する。

＜工程１０：配線層形成工程＞
次に、上記の絶縁層、および絶縁層の開口部から露出するＮ型ソース領域およびＰ型コンタクト領域を被覆する導電物層を形成する。該導電物層は例えばＡｌ（アルミニウム）等を用いて形成し、形成された導電物層は配線層１６として機能する。

＜工程１１：裏面電極形成工程＞
炭化珪素基板１１の裏面に導電物層を形成する。該導電物層は例えばＮｉ（ニッケル）等を用いて形成し、形成された導電物層は裏面電極２２（ドレイン電極）として機能する。

工程９から工程１１を経て、図４（ｃ）に示す半導体装置１０が製造される。

以上詳述したように、本実施の形態に係る半導体装置の製造方法および半導体装置によれば、ゲート酸化膜の形成後に酸素を含まない雰囲気下で炭化珪素基板１１を１３００℃以上で加熱し、ゲート酸化膜を流動させトレンチ底部のゲート酸化膜厚をトレンチ側壁のゲート酸化膜厚より厚くすることが可能となる。従って、簡易な工程により、トレンチの底部のゲート酸化膜の厚さを厚くすることができる。そして、ゲート酸化膜を流動させる工程は基板の面方位に依存しないため、ゲート閾値電圧が低くかつ高耐圧の半導体装置の製造方法、および半導体装置において、より簡易でかつ基板の面方位に依存しない半導体装置（本実施の形態では高電力用途のトレンチゲート型ＭＯＳＦＥＴ）の製造方法、および半導体装置を提供することが可能となる。

［第２の実施の形態］
図５を参照して本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態に係る半導体装置１０Ａは、製造工程においてＨＴＯ膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：高温シリコン酸化膜）を形成する場合の形態である。ＨＴＯ膜とは良質な酸化膜をさし、半導体装置において特性上等の必要に応じて用いられる。ＨＴＯ膜は、通常ＣＶＤ等により成膜される。図５（ａ）は、図４（ａ）に示す工程７の第２ゲート酸化膜形成工程に相当する工程を示す図であり、それ以前の工程は図２（ａ）から図３（ｃ）に示す工程と同様である。

本実施の形態では、工程７の第２ゲート酸化膜形成工程において、図４（ａ）に示すように、ゲート酸化膜３４の表面にＣＶＤによってＨＴＯ膜３７を形成する。この際のＨＴＯ膜３７は膜厚が均一に成膜される。

図５（ｂ）および（ｃ）は、各々図４（ｂ）および（ｃ）に相当する図である。図５（ｂ）、（ｃ）に示すように、工程８のゲート電極形成工程以降の工程は上記実施の形態と同様であるので、詳細な説明を省略する。上記製造工程によって図５（ｃ）に示す本実施の形態に係る半導体装置１０Ａが製造される。図１に示す半導体装置１０と比較して明らかなように、半導体装置１０Ａではゲート酸化膜１４Ａが二重構造になっている点が半導体装置１０と異なる点である。

なお、上記各実施の形態ではＮ型の炭化珪素基板を用いる形態を例示して説明したが、これに限られずＰ型の炭化珪素基板を用いる形態としてもよい。その場合は、上記の説明におけるＰ型、Ｎ型の表記を各々Ｎ型、Ｐ型と読み替えればよい。

１０、１０Ａ 半導体装置
１１ 炭化珪素基板
１２ 炭化珪素層
１３ ゲート電極
１４、１４Ａ ゲート酸化膜
１５ 絶縁層
１６ 配線層
１７ Ｐ型コンタクト領域
１８ Ｎ型ドリフト領域
１９ Ｐ型ボディ領域
２０ Ｎ型ソース領域
２１ 炭化珪素層
２２ 裏面電極
３０ Ｐ型不純物注入領域
３１ Ｎ型不純物注入領域
３２ Ｐ型不純物注入領域
３３ トレンチ
３４、３５ ゲート酸化膜
３６ 導電物
３７ ＨＴＯ膜

Claims (9)

1. 炭化珪素基板を準備する準備工程と、
   前記炭化珪素基板の表面からトレンチを形成するトレンチ形成工程と、
   前記トレンチの内壁に酸化膜を形成する第１酸化工程と、
   酸素を含まない雰囲気下で前記炭化珪素基板を１３００℃以上の温度で加熱するアニール工程と、
   を備えることを特徴とする半導体装置の製造方法。
2. 前記アニール工程の後に前記トレンチの内壁に酸化膜を形成する第２酸化工程をさらに備える
   請求項１に記載の半導体装置の製造方法。
3. 前記アニール工程の後に高温シリコン酸化膜により酸化膜を形成する第２酸化工程をさらに備える
   請求項１に記載の半導体装置の製造方法。
4. 前記第２酸化工程は、前記アニール工程後の前記酸化膜の厚さが予め定められた閾値未満の場合に行う
   請求項２または請求項３に記載の半導体装置の製造方法。
5. 前記アニール工程の前に前記炭化珪素基板へ不純物を導入する少なくとも１つの不純物導入工程をさらに備え、
   前記アニール工程は前記不純物の活性化を行うものである
   請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
6. トレンチを有する炭化珪素基板と、
   前記トレンチの内壁に形成されかつ前記トレンチの底部の膜厚がトレンチ側壁の膜厚より厚い第１絶縁部材と、
   前記トレンチの側壁の前記第１絶縁部材および前記トレンチの底部の前記第１絶縁部材を被覆する第２絶縁部材と、
   を備えることを特徴とする半導体装置。
7. 前記トレンチの内壁に形成された第２絶縁部材の膜厚が前記トレンチの側壁上と前記トレンチの底部上とで等しい
   請求項６に記載の半導体装置。
8. 前記トレンチの内部に導電部材が埋め込まれている
   請求項６または請求項７に記載の半導体装置。
9. 前記炭化珪素基板上にこの順で形成されたドリフト領域、ボディ領域、およびソース領域をさらに備え、
   前記トレンチが前記ソース領域、および前記ボディ領域を貫通し前記ドリフト領域に達している
   請求項６から請求項８のいずれか１項に記載の半導体装置。