JPS6384164A - 縦形ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電力用の縦形ＭＯＳＦＥＴに関し、ラッチ
アップ等に対する耐量を改善したものである。

［発明の技術的背景とその問題点］ 電力用の縦形ＭＯＳＦＥＴは、バッテリ電圧等の一定の
電圧に対して十分な電流がとれるように動作時のオン抵
抗の低いものが求められる。

従来のこのような縦形ＭＯＳＦＥＴを、電導度変調形縦
形ＭＯ３ＦＥＴ　（バイポーラ形ＭＯＳＦＥＴ）に例を
とり第４図および第５図を用いて説明する（ＩＥＥＥ、
ＩＥＤＭ８３．ｐ７９〜８２）第４図中、２は３ｉのｐ
＋基板、３は低不純物濃度ｎ−のｎ形ベース層で、ｎ形
ベース層３は、ｐ＋基板（サブストレート）にエピタキ
シャル法により形成される。ｐ＋基板２およびこの基板
上に形成されたｎ形ベース層３等によりドレイン領域と
なる半導体基体１が形成される。

なおｎ形を第１導電形とすれば、これと反対導電形のｐ
形が第２導電形となる。

基体１の主面には、ｐ形のチャンネル領域４、およびｐ
＋ベース層５が形成され、ざらにチャンネル領域４およ
びｐ＋ベース層５にまたがるようにｎ＋ソース領域１０
が形成されている。

図示の縦形ＭＯＳＦＥＴはｎチャンネル形として構成さ
れているので、ｎ＋ソース領域１０に対し、ｎ形のベー
ス層３の領域が実質的にドレイン領域として作用するも
のであるが、電導度変調形の縦形ＭＯＳＦＥＴにおいて
は、その動作上この領域は上述のようにｎ形ベース層３
と呼称される。

ｎ＋ソース領域１ｏおよびｎ形ベース層３間（実質的に
ソース・ドレイン領域間）におけるチャンネル領域４上
には、ゲート酸化膜（絶縁膜）８を介してゲート電極９
が形成されている。

１１はＰＳＧを用いた中間絶縁膜、１２はソース電極で
、ソース電８ｉ１２はｎ“ソース領Ｉ４１０と、ｐ＋ベ
ース層５を介してチャンネル領域４とに共通に接続され
ている。１３はドレイン電極で、裏面側のｐ＋ドレイン
領域２の部分に形成されている。

上記のように電導度変調形縦形ＭＯＳＦＥＴは、基体１
にｐ＋ドレイン領域２およびｎ形ベース層３が存在し、
さらにこのｎ形ベース層３内にｐ形のチャンネル領域４
、ｐ１ベース層５、およびｎ“ソース領域１０が作り込
まれている。

このためこれらのｐ形およびｎ形の領域により、第４図
中に示すようにｐｎｐ形のトランジスタＱ１、およびｎ
ｐｎ形のトランジスタＱ２が寄生的に生じ、この両トラ
ンジスタＱ＋　、Ｑ２の結合によりｐｎｐｎサイリスタ
構造が構成されている。

第５図は、電導度変調形縦形ＭＯ３ＦＥＴに対する上記
の両奇生トランジスタＱ＋　、Ｑ２の接続関係を等何回
路で示したものである。第５図中、Ｒ３はトランジスタ
Ｑ２のベース抵抗で、ｐ形のチャンネル領域４からｐ＋
ベース層５の部分にかけて生じている。

そしてドレイン電極１３に所要値の正電圧が加えられ、
ゲート９・ソース１０間に閾値電圧以上のゲート・ソー
ス電圧が加えられると、ゲート電＃Ａ９直下のチャンネ
ル領域４の表面層が導通し、ｎ＋ソース領域１０からチ
ャンネル領域４を通ってｎ形ベース層３に電子電流が注
入される。一方、ｐ＋ドレイン領域２からは、ｎ形ベー
ス層３に多聞の正孔が注入される。

注入された正孔は、チャンネル領域４から流れ込んだ電
子と再結合しながら一部はｐ＋ベース層５およびチャン
ネル領域４へ流れ込み、ソース電極１２へ扱ける。しか
しｎ形ベース層３には、なお多聞のキャリヤ蓄積が生じ
て電導度変調が起き、動作時のオン抵抗が激減する。

このように電導度変調形縦形ＭＯＳＦＥＴは、動作時の
オン抵抗が非常に低くなるので、一定の電圧で十分に大
電流を流すことができるという特性を有している。

しかるに電導度変調形の縦形ＭＯ３ＦＥＴは、前記した
ように基体１内に寄生トランジスタＱ１、Ｑ２が生じ、
ｐ形のチャンネル領域４およびｐ″″″ベー２層５分に
は、トランジスタＱ２のベース抵抗Ｒ３が生じている。

このため出力電流値があるレベル以上になると、ベース
抵抗Ｒｓでの電圧降下が増し、この電圧降下がトランジ
スタＱ２のベース１２ｉ１値電圧（０゜６Ｖ）を超える
と、当該トランジスタＱ２がオン状態に転じて、そのコ
レクタ電流、即ち他のトランジスタＱ１のベース電流の
増加を引き起す。この結果、トランジスタＱ１のコレク
タＩＧ＋　の増加によるトランジスタＱ２のベース電流
増加という正帰還ループができてラッチアップの現象が
発生するという問題点があった。ラッチアップの現象が
発生するとサイリスタ動作が生じるので電源を一旦切ら
ない限り元の状態に復帰しない。

ラッチアップのトリガ条件は、第５図において、ＩＣ＋
−Ｒ３≧Ｑ、６　（Ｖ） である。

したがってラッチアップ現象の発生を防止するためには
、トランジスタＱ１のコレクタ電流ＩＣ１、またはｐ形
のチャンネル領域４およびｐ＋ベース層５部分のベース
抵抗Ｒ８の値をできる限り小さくすることが重要となる
。

第６図は、このような対策の講じられた他の従来の電導
度変調形縦形ＭＯＳＦＥＴを示すものである（電子通信
学会　５ＳＤ８５−２２．ｐ１〜７）　。

この従来例では、基体１におけるｐ＋ドレイン領域２と
ｎ形ベース層３との間にエピタキシャル法によりｎ＋バ
ッファ層１６が設けられ、またチャンネル領域４の一部
に正孔のバイパス領域１７が形成されている。

ｎ１バッファ層１６により、ｐ１ドレイン領域２からｎ
形ベース層３への正孔の注入効率が抑えられてトランジ
スタＱ１のコレクタ電流ＩＣ＋　の減少が図られている
。

またバイパス領域１７の存在により、等価的にベース抵
抗Ｒ８の低下が図られている。

しかしながら第６図の従来例では、ｎ１バッファ層１６
の存在により動作時のオン抵抗が高くなり、またｎ＋バ
ッフ？層１６形成のための二重エピタキシャル法程が必
要であり、さらにバイパス領域１７形成のための工程を
必要とするので、製造プロセスが複雑になるという問題
点があった。

［発明の目的］ この発明は、上記事情に基づいてなされたちので、製造
が比較的簡単で、動作時のオン抵抗が低く、さらに寄生
トランジスタ作用に基づくラッチアップ等に対する耐量
を改善することのできる縦形ＭＯ３ＦＥＴを提供するこ
とを目的とする。

［発明の概要］ この発明は、上記目的を達成するために、ドレイン領域
となる第１導電形の半導体基体に第２導電形のチャンネ
ル領域を形成し、このチャンネル領域内に第１導電形の
ソース領域を形成し、ソース・ドレイン領域間における
チャンネル領域上にゲート絶縁膜を介してゲート電極を
設けた縦形ＭＯＳＦＥＴにおいて、ソース領域をソース
コンタクト領域を形成する高不純物濃度領域と、この高
不純物濃度領域からゲート電極下方のチャンネル領域に
張り出され当該高不純物濃度領域よりも浅く形成された
低不純物濃度領域とで構成することにより、比較的簡単
な製造プロセスで寄生トランジスタが動作するのを防止
することができ、また　、通常動作時のオン抵抗が低く
なるようにしたものである。

［発明の実施例］ 以下この発明の実施例を第１図〜第３図の（ａ）〜（ｌ
に基づいて説明する。

この実施例は、この発明を電導度変調形縦形ＭＯＳＦＥ
Ｔに適用したものである。

第１図は縦断面図、第２図は寄生トランジスタを含む縦
形ＭＯＳＦＥＴの等価回路、第３図の（ａ）〜（ａ）は
製造工程の一例を示す工程図である。

なお第１図および第２図において前記第４図および第５
図における部材および部位等と同一ないし均等のものは
、前記と同一符号を以って示し重複した説明を省略する
。

まず構成を説明すると、この実施例においては、ソース
領域が、ｐ＋ベース層５上に形成されたｎ形の高不純物
濃度ソースコンタクト領域６と、この高不純物濃度ソー
スコンタクト領域６からゲート電極９下方のチャンネル
領域４上に張り出された低不純物濃度ソース領域７とで
構成されている。

低不純物濃度ソース領域７は、後述するようにｎ形不純
物として拡散定数の小さいヒ素（ＡＳ）が用いられ、当
該低不純物濃度ソース領域７形成後の他の熱処理工程に
よっても、その拡散深さの変動が少なくなるようにされ
て高不純物濃度コンタクト領域６と比べると、表面側に
極めて浅く形成されている。

このように低不純物濃度ソース領域７が浅く形成される
ことにより、前記第４図の従来例と比べると、チャンネ
ル領域４は、その不純物濃度の比較的高い表面層領域が
残り、またトランジスタＱ２のベース幅が広がることに
相当して、そのトランジスタＱ２のベース抵抗Ｒ８の低
下が図られる。

また低不純物濃度ソース領域７は、そのヒ素（Ａｓ）不
純物のイオン注入量についても、次のような考慮のもと
にコントロールがなされている。

即ち、２個の寄生トランジスタＱ＋　、Ｑ２によるサイ
リスタ構造がターン・オンする条件は、その電流増幅率
の積がＨｆｅ＋　　・Ｈｆｅ２≧１である。このため低
不純物濃度ソース領域７に対するヒ素（Ａｓ）不純物の
イオン注入Ｒが、当該縦形ＭＯＳＦＥＴの相互コンダク
タンスｇｍの低下、およびオン抵抗の上昇をｔｎ　＜こ
とのない節回で低くコントロールされて、ｎｐｎ形のト
ランジスタＱ２のエミッタ注入効率が下げられている。

このエミッタ注入効率が下げられることと、低不純物濃
度ソース領域７が薄く形成されてトランジスタＱ２のベ
ース幅が広くされていることとが相まって、当該トラン
ジスタＱ２の電流増幅率Ｈｆｅ２の低下が図られ、Ｈｆ
ｅ＋　　・Ｈｆｅ２＜１とされている。

また低不純物濃度ソース領域７で形成される抵抗は、第
２図の等価回路に示すようにトランジスタＱ２のエミッ
タに、エミッタ抵抗Ｒｅとして入り、これが当該トラン
ジスタＱ２の動作上負帰還抵抗として作用する。即ち縦
形ＭＯＳＦＥＴのソース電流をＩＳとしたとき、ＩＣ＋
　　・Ｒ８＜Ｉｓ・Ｒｅ＋０．６　（Ｖ）であるとトラ
ンジスタＱ２はオン動作しない。

上記のエミッタ抵抗Ｒｅは、低不純物濃度ソース領域７
のイオン注入ｊ１およびその長さ７幅の比で決る。そこ
でイオン注入借が前記のように低くコントロールされる
ことにより、上記式が成立するようにされてトランジス
タＱ２のオン動作防止が図られている。

次いで電導度変調形ＭＯＳＦＥＴの製造工程の一例を第
３図の（ａ）〜（ａ）を用いて説明することによりその
構成をさらに詳述する。なお以下の説明において（ａ）
〜（ｇ）の各項目記号は、第３図の（ａ）〜（Ｑ）のそ
れぞれに対応する。

（ａ）　　ｐ”ドレイン領域２となる例えば（１００）
面のｐ＋基板（サブストレート）に、ｎ形ベース層３を
形成するｎ−層を１Ｘ１０’　４　ｃｍ−３程度の不純
物濃度で約１００μｍの厚さにエピタキシャル成長させ
て基体１を作製する。

（ｂ）　　基体１の主面にＳｉＯ２膜を約５０００オン
グストロームの厚さに形成した後、このＳｉＯ２膜をマ
スクにしてｐ＋ベース層５をｐ形不純物の表面濃度が１
０”　〜１０２’　ｃｍ−３程度となるように選択拡散
により形成する。

（Ｃ）　　ｍ択拡散のマスクとして用いた５ｉ０２膜を
除去した後、ゲート酸化ｍ８として、熱酸化膜を約１０
００オングストローム成長させる。

このゲート酸化膜８上に多結品シリコンを約４０００オ
ングストロームの厚さに堆積し、フォトエツチング法に
より不要部分を除去してゲート電？４９のパターンを形
成する。次いでこのゲート電極９のパターンをマスクに
してボロン（Ｂ＋）のイオン注入（５Ｘ　１０’　３　
ｃｍ−２）　、および７二−リングによりｐ形低不純物
濃度のチャンネル領１ｉｉ！４を表面濃度　２Ｘ１０’
　７　ｃｍ−３、拡散深さＸｊ＝５μｍ程度となるよう
に形成する。

（ｄ）　　上記（Ｃ）の工程と同様に、ゲート電極９を
マスクにしてヒ素（ＡＳ”　）をイオン注入（５Ｘ１０
１２ｃｍ−２）Ｌ、低不純物濃度ソース領域７を形成す
る。

（ｅ）　　レジスト１４をマスクにしてリン（ｐ＋）を
イオン注入（５Ｘ　１０１７　ｃｒｒｒ２　）　Ｌ／、
アニーリングして高不純物Ｑ度ソースコンタクト領域６
を形成する。

（ｆ）　　ゲー１へ電極９を覆うように中間絶縁膜１１
となるＰＳＧ］１ｍを堆積し、次いでフォトエツチング
法により高不純物濃度ソースコンタクト領域６、および
ｐ＋ベース層５の所要部分が露出するように開孔する。

このときゲート電極９に対づるコンタクト孔等の他の所
要部分の開孔も行なう。

（ｇ）　　仝而に通常の方法でＡＵ膜を蒸着したのち、
フォトエツチング法によりパターニングしてソース電橋
１２等の所要の電極および配線層を形成する。

このようにして作製された電導度変調形縦形ＭＯＳＦＥ
Ｔは、閾値電圧　３ｖを有し、耐圧は、例えばガードリ
ング、フィールドプレート等の有無等チップ周辺の処理
方法にも依存するが、５００〜ｉ　ｏｏｏｖ程度の値を
有するものが得られる。

次に作用を説明する。

ドレイン電極１３に所要値の正電圧を加え、ゲート９・
ソース７間に閾値電圧以上のゲート・ソース電圧を加え
ると、ゲート電極９直下のチャンネル領域４の表面層が
導通し、低不純物濃度ソース領域７からチャンネル領域
４を通ってｎ形ベース層３に電子電流が注入される。

一方、ｐ＋ドレイン領域２からｎ形ベース層３に多量の
正孔が注入される。

注入された正孔は、チャンネル領域４から流れ込んだ電
子と再結合しながら一部はｐ＋ベース層５、およびチャ
ンネル領域４へ到達し、ソース電極１２から流れ出す。

そしてｎ形ベース層３になお多量に蓄積されるキャリヤ
により電導度変調が生じて動作時のオン抵抗の低下が図
られ、大電流出力特性が１りられる。

このとき出力電流値があるレベル以上となっても、前記
のように低不純物濃度ソース領域７が浅く形成されるこ
とにより、トランジスタＱ２のベース抵抗Ｒ５は小さく
されているので、トランジスタＱ２のベース電位の上昇
が抑制される。

またこれとともに、低不純物濃度ソース領域７に対する
イオン注入量のコントロール等により、トランジスタＱ
２の電流増幅率ｔ−１ｆｅ２が小さくされ、エミッタ抵
＠Ｒｅが所要値に調整されて、トランジスタＱ２のオン
動作、ひいてはサイリスタ動作の防止が図られている。

したがって動作時の低オン抵抗を維持しつつラッチアッ
プに対する耐旧が大幅に改善される。

なお上述の実施例は、この発明を電導度変調形縦形ＭＯ
ＳＦＥＴに適用した場合について説明したが、この発明
は、基体として例えばｎ＋基板上にｎ−形エピタキシャ
ル層を形成したものを使用した電導度変調形以外の縦形
ＭＯＳＦＥＴにも適用できる。

このような縦形ＭＯＳＦＥＴでは、ｎ−エピタキシャル
層の部分（第１図のｎ形ベース層に相当する部分）が実
質的にドレイン領域を形成する半導体基体領域となる。

そしてこのような縦形ＭＯＳＦＥＴでは、エピタキシャ
ル層のｎ−領域をコレクタ、チャンネル領域のｐ影領域
をベース、ソースコンタクト領域の０４ｆｒ４域をエミ
ッタとした寄生トランジスタが生じる。

しかしこのような縦形ＭＯＳＦＥＴにおいても、この発
明を適用したものは、チャンネル領域に形成される奇生
トランジスタのベース抵抗が小さくなってその動作が抑
制され、２次降伏耐伍が増大して素子の安全動作領域が
広げられる。

［発明の効果］ 以上説明したように、この発明によればソース領域をソ
ースコンタクト領域を形成する高不純物濃度領域と、こ
の高不純物濃度領域からゲート電極下方のチャンネル領
域に張り出され当該高不純物濃度領域よりも浅く形成さ
れた低不純物濃度領域とで構成したので、寄生トランジ
スタのベース抵抗が下るとともにその電流増幅率が小さ
くなり、当該寄生トランジスタの動作が抑制されてラッ
チアップ等に対する耐ｍが顕著に改善され、素子の安全
動作領域が拡大されるという利点がある。

またこの発明に係る縦形ＭＯＳＦＥＴは、比較的簡単な
製造プロセスで作製することができるとともに、動作時
のオン抵抗を十分に低くできる構造で上記のようにラッ
チアップ等に対する耐Ｇを顕著に改善することができる
という利点がある。

【図面の簡単な説明】

第１図はこの発明に係る縦形ＭＯＳＦＥＴの実施例を示
す縦断面図、第２図は寄生トランジスタを含む同上実施
例の等価回路、第３図は同上実施例の製造工程の一例を
示す工程図、第４図は従来の縦形ＭＯＳＦＥＴを示す縦
断面図、第５図は寄生トランジスタを含む同上従来例の
等価回路、第６図は他の従来例を一部切欠いて示す斜視
図である。 １：基体、 ２：ｐ＋ドレイン領域、 ３：ｎ形ベース層（実質的にドレイン領域を形成する半
導体基体領域）、 ４：チャンネル領域、 ５：ｐ“ベース層、 ６：高不純物濃度ソースコンタクト領域、７：低不純物
濃度ソース領域、 ８：ゲート酸化膜（ゲート絶縁膜）、 ９：ゲート電極、 １２：ソース電極、 １３ニドレイン電極。 第１図 り 第２図 ＠３図（ｄ） 第３図（ｅ）

Claims (1)

1. 【特許請求の範囲】 ドレイン領域となる第１導電形の半導体基体に第２導電
   形のチャンネル領域を形成し、該チャンネル領域内に第
   １導電形のソース領域を形成し、ソース・ドレイン領域
   間における前記チャンネル領域上にゲート絶縁膜を介し
   てゲート電極を設けた縦形ＭＯＳＦＥＴにおいて、 ソース領域をソースコンタクト領域を形成する高不純物
   濃度領域と、該高不純物濃度領域からゲート電極下方の
   チャンネル領域に張り出され該高不純物濃度領域よりも
   浅く形成された低不純物濃度領域とで構成したことを特
   徴とする縦形ＭＯＳＦＥＴ。