JP2013514632A - 半導体素子 - Google Patents

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Abstract

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。
【選択図】図２

Description

本出願は、米国仮特許出願（シリアル番号６１／２５７，３６２号、Ｋ．Ｔｅｒｒｉｌｌ、出願日：２００９年１１月２日、名称：「Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｆｅｅｄ−Ｔｈｒｏｕｇｈ Ｓｏｕｒｃｅ−ｔｏ−Ｓｕｂｓｔｒａｔｅ Ｃｏｎｔａｃｔ」）及び米国非仮特許出願（シリアル番号：１２／９１７，１７２号、Ｋ．Ｔｅｒｒｉｌｌ、出願日：２０１０年１１月１日、名称：Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｆｅｅｄ−Ｔｈｒｏｕｇｈ Ｓｏｕｒｃｅ−ｔｏ−Ｓｕｂｓｔｒａｔｅ Ｃｏｎｔａｃｔ」）に対する優先権を主張する。同文献双方全体をここで参考のため援用する。
本教示による実施形態は、一般に半導体素子に関する。
ＤＣ−ＤＣ電源において、制御ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を最適化するには、導通損失及びスイッチング損失の両方を最小化する必要がある。従来、低抵抗即ち低導通損失に起因して、平面ＤＭＯＳ（拡散ＭＯＳ）素子又はトレンチＤＭＯＳ（拡散ＭＯＳ）素子がスイッチング用途に用いられている。これらのＭＯＳＦＥＴ構造においては、ウエハの基板を通じてドレイン接点を利用している。これらの構造の場合、低抵抗ではあるものの、低スイッチング損失に関して不十分である。ＬＤＭＯＳ（横方向拡散ＭＯＳ）素子は、高周波数において極めて低いスイッチング損失が必要となるＲＦ（無線周波数）用途において、従来から用いられている。ＬＤＭＯＳ素子が平面ＤＭＯＳ素子又はトレンチＤＭＯＳ素子に匹敵する抵抗を達成できれば、ＤＭＯＳ素子のスイッチング損失は低いため、変換効率が高くなる。
より低い抵抗を得るためには、ＬＤＭＯＳセルピッチを低減するための技術が必要となる。制御ＭＯＳＦＥＴ及び同期ＭＯＳＦＥＴ双方を単一パッケージ内にパッケージングする場合、前記制御ＭＯＳＦＥＴをドレイン接点と共にダイ上部に配置し、前記ソース接点をダイの下部に配置することが望ましい。パッケージフットプリント低減のために、前記制御ＭＯＳＦＥＴを前記同期ＭＯＳＦＥＴ上にスタックすることが可能である。
従来のＲＦＬＤＭＯＳパワートランジスタにおいては、ＬＤＭＯＳのドレイン接点をダイ上部に設けるために、ソース接点をダイ下部に設ける必要がある。そのため、ｎ＋表面ソース領域とｐ＋基板との間に接点が必要となる。ここで重要となるのは、この接点による占有面積を小さくすることである。なぜならば、このような占有面積の低減により、セルピッチが小さくなり、その結果前記ＭＯＳＦＥＴの所与の領域における全抵抗が低減するからである。また、前記接点を極低抵抗にすることで、前記ＭＯＳＦＥＴの抵抗に有意に貢献できるようにすることも重要である。加えて、前記ソース電極へ接続されたゲートシールドを設けることで、素子のゲート領域及びドレイン領域間の電界を低減することも重要である。良好な高周波数性能を得るためには、ゲートシールド抵抗を低くする必要がある。これは、前記ゲートシールドを局所的にソースへと接続した場合に達成することができる。別個のパワーＭＯＳＦＥＴにおいて、前記ゲートシールドを金属製にすることはできない。なぜならばプロセス内において得られる金属層は１層のみであり、また、この金属層は、ドレイン接続及びゲートルーティングに用いられるからである。そのため、前記ゲートシールドは、前記金属の下側に設けられた導体で構成される。このようなシールドに用いられる導体は、高ドープポリシリコンである。なぜならば、高ドープポリシリコンは形成するのが容易であり且つ安定しているからである。
ソース−基板接続の形成における従来の試みにおいては、ｎ＋ソースからｐ＋シンカーへのバディング接点が用いられている。この技術の場合、必要な面積が過大である。また、この技術の場合、基板への接触のためにメタライゼーションを用いていないため、抵抗が高くなる。別の技術においては、トレンチを基板までエッチングして、シリサイド及びアルミニウム金属を用いてソースを前記基板へと接続する。この技術の場合も、必要な面積が過大である。なぜならば、アルミニウムボイディングを回避するために、トレンチを極めて急傾斜なプロファイルにする必要があるからである。接点の形成において、トレンチをエッチングし、ｎ＋ソースをｐ＋基板へと接続する際に用いられるメタライゼーションを施すことができる。なぜならばこのようなプロセスにより抵抗が低下するからである。しかし、メタライゼーションにおいてｐ＋基板に到達するには、狭い開口部を通過できる必要がある。
本教示による実施形態は、上述した問題に対する解決法を提供する。一実施形態において、ＬＤＭＯＳ構造は、ソースを基板及びゲートシールドに接続させ、その際、このような接点のためにより小さい面積が用いられる。一実施形態において、前記ゲートシールドは、高ドープポリシリコンを用いて構築され、ドレインメタライゼーションから隔離される。前記プロセスは、単一の金属層のみを必要とする。一実施形態において、前記ゲートシールド、ｎ＋ソース、及びｐ＋基板を接触させるタングステンフィードスルーが用いられる。前記フィードスルーは、比較的狭い幅を有する。前記比較的狭い幅は、高アスペクト比で、深いトレンチ中に化学蒸着（ＣＶＤ）チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）プラグ処理を充填するための向上したプロセス能力に起因する。
実施形態は、ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造を含む。この構造では、前記ソースを基板及び前記ゲートシールドへと接続させ、その際、このような接点のためにより小さい面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。前記ドレイン接点は、少なくとも１つの介在層により、前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触して、前記ドレイン接点及び前記基板層を電気的に接続させる。
本文書は、一般に、フィードスルー型ソース−基板接点を用いたトランジスタ構造についての教示を主に含んでいる。当業者であれば、多様な図面中に例示される以下の詳細な説明を読了すれば、上記及び他の目的及び利点を認識することができるであろう。
添付の図面は、本明細書において採用され且つ本明細書の一部をなす。添付の図面は、実施形態を示す。添付の図面を本記載と共に参照すれば、本教示の原理の理解の一助となる。図面及び本明細書中、類似の参照符号は類似の要素を指す。
図１は、実施形態に係る半導体素子を作製する方法の一例のフローチャートである。 図２は、実施形態に係る種々の作製段階における半導体素子の要素の断面図である。 図３は、実施形態に係る種々の作製段階における半導体素子の要素の断面図である。 図４は、実施形態に係る種々の作製段階における半導体素子の要素の断面図である。 図５は、実施形態に係る種々の作製段階における半導体素子の要素の断面図である。 図６は、実施形態に係る種々の作製段階における半導体素子の要素の断面図である。 図７は、実施形態に係る半導体素子の要素を示す断面図である。
以下、実施形態について詳述する。本教示について実施形態と共に説明していくが、本教示はこれらの実施形態に限定されないことが理解されるべきである。即ち、本発明は、代替物、改変物及び均等物を網羅することを意図する。このような代替物、改変物及び均等物は、添付の特許請求の範囲に従って解釈されるような本発明の範囲内に含まれ得る。
以下の詳細な説明において、深い理解のために、多数の特定の詳細について説明する。しかし、当業者にとって、これらの特定の詳細又はその均等物無しで本教示を実行することが可能である。他の場合において、本発明の側面を不要に曖昧にしないようにするために、周知の方法、手順、要素及び回路についての詳述を控える。
以下の詳細な説明のうち一部についての説明において、半導体素子の作製のための動作工程について、手順、論理ブロック、処理、及び他の記号表示を用いる。これらの記載及び表示は、半導体素子作製分野の当業者が動作の実質的内容を他の当業者に最も効果的に伝達するために用いられる手段である。本出願において、手順、論理ブロック、プロセッサなどは、工程又は命令の首尾一貫したシーケンスとして考えられる。これらの工程は、物理的量の物理的操作を必要とするものである。しかし、上記及び類似の用語は、適切な物理的量と関連付けられるべきものであり、ひとえに便宜上の理由でこれらの量に付与されたものであることが念頭におかれるべきである。詳細に明記無き限りまた以下の議論から明らかでない限り、本出願全体において、「形成する」、「実行する」、「生成する」、「堆積する」、「エッチングする」などの用語を用いた記載は、半導体素子作製の動作及びプロセスを指すことが理解される。
本明細書中用いられる「ｎ」という文字はｎ型ドーパントを指し、「ｐ」という文字はｐ型ドーパントを指す。正符号「＋」又は負符号「−」は、相対的に高いドーパント濃度又は相対的に低いドーパント濃度を指す。
本明細書中で用いられる「チャンネル」という用語は、受容されている意味合いで用いられる。即ち、電界効果トランジスタ（ＦＥＴ）内のチャンネルにおいて、電流はソース接続からドレイン接続へと移動する。チャンネルは、ｎ型半導体材料又はｐ型半導体材料のいずれかによって構成され得る。そのため、ＦＥＴは、ｎチャンネル素子又はｐチャンネル素子として指定される。
ｎチャンネル素子の文脈において説明するが、実施形態はこれに限定されない。即ち、本明細書中に記載される機能を、ｐチャンネル素子において用いることが可能である。即ち、ｎ型ドーパント及び材料をｐ型ドーパント及び材料と置換することにより、当該記載をそのままｐチャンネル素子に当てはめることが可能であり、またその逆も成立する。
まず、実施形態に従って素子を作製するプロセスについて説明する。特定の工程を開示するが、このような工程はあくまで一例である。即ち、実施形態は、記載の工程以外の種々の工程又は変更例の実行にも良好に適合する。図面は縮尺通りに記載されておらず、構造及びこれらの構造を形成する多様な層の一部のみを図示している場合もある。さらに、本明細書中に記載のプロセス及び工程と共に、作製プロセス及び工程が行われる場合がある。即ち、本明細書中に図示及び記載される工程の前、最中及び／又は後において、複数のプロセス工程が存在し得る。重要なことは、実施形態が、これらの他の（恐らくは従来の）プロセス及び工程と共に（当該プロセス及び工程を大きく混乱させることなく）実行することが可能であることである。一般的に、実施形態を従来の素子又はプロセスの一部の代替として（周辺構造、プロセス及び工程に有意な影響を与えることなく）用いることが可能である。
図１のブロック１０及び図２を参照して、ｐ型エピタキシャル（エピ）層１０６を高ドープ（例えばｐ＋＋）基板１０２上に成長させる。その後、さらなるｐ型注入（図示せず）を実行することで、エピ濃度を選択的に向上させることができる。犠牲酸化物層（図示せず）を成長させて剥離することができ、その後、（層１１２の一部を形成する）ゲート酸化物層を成長させることができる。その後、ゲート構造１１５の形成の準備段階として、ドープポリシリコン及びＷＳｉｘ（タングステンシリサイド）を前記ゲート酸化物上に堆積させることができる。
図１のブロック１２において、再度図２を参照して、ゲート構造１１５を形成する。より詳細には、一実施形態において、フォトリソグラフィックプロセスを用いて、ゲート構造１１５を形成させる予定の領域上にフォトレジスト（図示せず）を選択的に堆積させることができる。プラズマエッチ工程を用いて、前記領域から前記ＷＳｉｘ及びドープポリシリコンを除去することができ、これにより、ゲート構造１１５が形成される。ゲート構造１１５は、ＷＳｉｘ層１１７及びポリシリコン層１１８双方を含む。
図１のブロック１４において、再度図２を参照して、エピ層１０６上且つエピ層１０６内に他の構造を形成する。より詳細には、一実施形態において、別のフォトリソグラフィックプロセスを用いて、ｐ型ボディ領域１０９を形成する予定の領域の外部の全領域内にフォトレジスト（図示せず）を選択的に堆積させることができる。その後、垂直注入及び角度付き注入の組み合わせを用いて、ボディ領域１０９を形成することができる。
ウエハ洗浄後、注入アニール又はボディドライブを行うことができる。熱酸化技術又は酸化物スペーサ形成技術のいずれかを用いて、酸化物層（層１１２の一部）をゲート構造１１５の側部上に形成する。フォトリソグラフィックプロセスを用いて、ｎ−ＬＤＤ（低ドープドレイン）領域１１１を形成する予定の領域の外部の領域内にフォトレジスト（図示せず）を選択的に堆積させることができる。その後、注入を用いて、拡張ドレインＬＤＤ領域１１１を形成することができる。
フォトリソグラフィックプロセスを用いて、ｎ＋ソース領域１０４及びｎ＋ドレイン領域１０８を形成する予定である領域の外部の全領域内にフォトレジスト（図示せず）を選択的に堆積することができる。その後、ヒ素注入を用いて、ソース領域１０４及びドレイン領域１０８を形成することができる。前記ウエハを洗浄後、ソース注入アニールを行うことができる。
その後、プラズマ又はＴＥＯＳ（オルトケイ酸テトラエチル）酸化物を堆積及びアニールすることで、ゲートシールド酸化物層１１２を完成させることができる。
図１のブロック１６において、再度図３を参照して、ゲートシールド１１４を形成する。より詳細には、一実施形態において、フォトリソグラフィックプロセスを用いて、ｎ＋ソース接点領域１４０に対するゲートシールドを除く領域内にフォトレジスト（図示せず）を選択的に堆積することができる。その後、ゲートシールド酸化物層１１２を領域１４０内においてエッチング除去することで、下側のソース領域１０４を露出させる。希釈ＨＦ（フッ化水素酸）最終前処理を用いて前記ウエハを洗浄した後、ゲートシールド１１４を酸化物層１１２の残り部分上及びソース領域１０４上に堆積させることができる。意義深いことに、ゲートシールド１１４は、下側のソース領域１０４と接触する。一実施形態において、ゲートシールド１１４は、ドープポリシリコンを用いて形成される。
図３を参照して、フォトリソグラフィックプロセスを用いて、領域１４２を除くゲートシールド１１４上にフォトレジスト（図示せず）を選択的に堆積することができる。その後、プラズマエッチ工程を用いて、図４に示すようにフォトレジストによって被覆されている領域の外側の領域１４２中のゲートシールド材料を除去することができる。ウエハ洗浄後、比較的肉厚のＴＥＯＳ層１１６を堆積させた後にエッチバックすることで、図４に示すようにゲートシールド１１４を露出させることなく平面を形成することができる。
図１のブロック１８において、図５を参照して、ソース−基板フィードスルー要素１２０を形成する。より詳細には、一実施形態において、フォトリソグラフィックプロセスを用いて、前記ソース−基板フィードスルー接点を形成する予定の領域の外側の領域内にフォトレジスト（図示せず）を選択的に堆積させることができる。２工程プラズマエッチを用いることができ、前記フィードスルー接点のためのトレンチ１４４をエッチングすることができる。まず、プラズマ酸化物エッチを用いて、エピ層１０６上のＴＥＯＳ層１１６をエッチングすることができる。その後、プラズマシリコンエッチを用いて、エピ層１０６を通じてトレンチ１４４をｐ＋基板１０２内へと延びるように形成することができる。ウエハ洗浄後、希釈ＨＦ最終前処理を用いて、トレンチ１４４の上部を下部よりも幅広にし、これによりゲートシールド１１４がフィードスルー要素１２０と出合う点１６０において突起（ledge）が形成される。チタン（Ｔｉ）層及び窒化チタン（ＴｉＮ）層のコンフォーマルコーティングをトレンチ１４４の側部及び下部に堆積させることができ、その後高速熱アニールを行ってチタンシリサイド接点を形成することができる。
その後、ＣＶＤタングステン（Ｗ）層をトレンチ１４４内に堆積させることで、フィードスルー要素１２０を形成することができる。タングステン層は、前記トレンチを完全に充填できるような十分な厚さを有する。その後、前記タングステンに対してエッチングを行って、露出したＴｉ層及びＴｉＮ層を（前記タングステンのエッチング無しに）除去することができる。突起１６０により、金属と隣接シリコンとの間の接触が向上し、接点抵抗が低下する。
低温酸化物（ＬＴＯ）層１２４及びホウ素−リン−ケイ酸ガラス（ＢＰＳＧ）層１２６をフィードスルー要素１２０及びＴＥＯＳ層１１６の上面上に堆積させ、その後アニーリングすることで、これらの材料を安定化させることができる。
図１のブロック２０にいて、さらに図６を参照して、ドレイン接点１２２を形成する。より詳細には、一実施形態において、フォトリソグラフィックプロセスを用いて、前記ドレイン接点領域の外側の領域内にフォトレジスト（図示せず）を選択的に堆積させることができる。プラズマ酸化物エッチを用いて、酸化物（ＴＥＯＳ層１１６）をエッチング除去し、トレンチ１５１を形成することができる。ウエハ洗浄後、希釈ＨＦ最終前処理を用いて、Ｔｉ層及びＴｉＮ層の堆積によりバリア層１５２を形成する。バリア層１５２は、トレンチ１５１の内側を覆っており、ＢＰＳＧ１２６の表面上方に延びている。高速熱アニールを用いて、チタンシリサイド接点を形成することができる。ＣＶＤタングステン層の堆積は、トレンチ１５１の完全充填及びドレイン接点１２２の形成を得る位の十分な厚さになるまで行うことができる。その後、前記タングステンをエッチバックすることで前記タングステンを平坦化することができ、これにより、前記タングステンはドレイン接点１２２の内側のみにおいて残留する。ゲート接点（図示せず）も、類似の方法で形成することができる。
図１のブロック２２において、金属層１３０を形成する。より詳細には、一実施形態において、チタン層（図示せず）及び肉厚のアルミニウム層を堆積することができる。フォトリソグラフィックプロセスを用いて、フォトレジスト（図示せず）を前記メタライゼーション領域上に選択的に堆積させることができ、プラズマエッチを用いて、前記領域の外側のアルミニウム層及びチタン層を除去することができる。
上記したプロセスの結果、例えば図７に示すようなＬＤＭＯＳ構造が形成される。図７は、本発明の実施形態による半導体素子１００の一部を示す断面図である。素子１００は、フリップチップとして構成することができる。
素子１００は、導電性（例えばｐ＋＋）基板層１０２を含む。フリップチップ実施形態において、基板層１０２に隣接するバックメタル層（図示せず）が設けられ得る。図７の配向を考慮すると、前記バックメタル層は、基板層１０２の下側に来る。前記素子は、エピ層１０６も含む。このエピ層は、ｎ＋ソース領域１０４、ｎ＋ドレイン領域１０８、ｐ＋ボディ領域１０９及びｎ−ＬＤＤ領域１１１を含む。エピ層１０６は、さらなる構造、層又は領域（図７中図示せず）を含み得る。逆バイアス型接合及びＭＯＳＦＥＴチャンネルにより、基板層１０２及びエピ層１０６がドレイン接点１２２から隔離される。
酸化物層１１２は、ゲート１１５を含む下側領域からゲートシールド１１４を隔離する。この下側領域は、第１の（例えばＷＳｉｘ）層１１７及び第２の（例えばポリシリコン）層１１８を含む。ゲートシールド１１４も、ドレイン接点１２２から隔離される。しかし、前記ゲートシールドは、ソース領域１０４と接触する。ゲートシールド１１４も、フィードスルー要素１２０と接触する。フィードスルー要素１２０も、ソース領域１０４及び基板１０２と接触する。
バリア層１２１（例えばＴｉ／ＴｉＮ）は、フィードスルー要素１２０の内部を覆っている。第１の（例えばＬＴＯ）層１２４及び第２の（例えばＢＰＳＧ）層１２６により、フィードスルー要素１２０がアルミニウム層１３０から隔離される。
従来の素子と比較して、フィードスルー要素１２０が消費する領域及び堆積が実質的に低下する。よって、各セルのサイズ低減が可能となり、これにより、素子１００をモバイル／ハンドヘルドデバイス（例えば携帯電話及びスマートフォン）において用いる場合の重要な考慮事項であるセル密度の増加及び／又は素子サイズの低下が可能となる。さらに、フィードスルー要素１２０の作製を従来のシンカーよりも迅速に行うことが可能であるため、製造時間の短縮及びスループット増加が可能となり、これによりコスト低減が可能となる。
一実施形態において、フィードスルー要素１２０は、タングステン製である。なぜならばタングステンの熱係数はドープシリコンの熱係数よりもシリコンの熱係数により適合しており、また、タングステンはドープシリコンよりも本来的に低抵抗であるからである。
素子１００は、電位をゲート構造１１５へと付加して回路を完成させることにより、作動させることができる。この回路は、ソース接点（図示せず）、ソース金属及びドレイン金属、エピ層１０６、基板層１０２、ドレイン接点１２２及びフィードスルー要素１２０中の構造を含む。
要約すると、実施形態により得られるＬＤＭＯＳ構造により、前記ソースが基板及びゲートシールドへと接続され、この際、このような接点のためにより小さな面積が用いられる。前記ゲートシールドは、高ドープポリシリコンを用いて構築可能であり、ドレインメタライゼーションから隔離することが可能となる。フィードスルー要素（例えばタングステンフィードスルー要素）が、前記ゲートシールド、ｎ＋ソース、及びｐ＋＋基板と接触する。これらのフィードスルー要素は、比較的狭い幅を有する。その結果、セルのサイズ即ち素子のサイズを低減することが可能となり、セル密度の増加が可能となる。
特定の本発明の実施形態についての上記記載は、例示及び説明の目的のためのものであり、網羅的なものを意図しておらず、本発明を開示の形態そのものに限定することも意図していない。よって、上記教示内容に鑑みれば、多くの改変例及び変更例が可能である。実施形態は、本発明の原理及びその実際的用途を説明するために選択及び記載されたものであり、これにより、当業者が本発明及び多様な実施形態を最良に利用することが可能となり、特定の用途に適した多様な改変例が企図される。本発明の範囲は、本明細書に添付される特許請求の範囲及びその均等物によって規定されることが意図される。本明細書中記載される全ての要素、部品及び工程が、好適に含まれる。当業者であれば理解するように、これらの要素、部品及び工程のうち任意のものを他の要素、部品及び工程と置換することも可能であるし、あるいは、これらの要素、部品及び工程を省略することも可能であることが理解される。
コンセプト
本文書は、少なくとも以下のコンセプトを開示する。
コンセプト１．
高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
前記エピタキシャル層内の第２の伝導度型のソース領域と；
前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
前記ドレイン領域に対するドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記フィードスルー要素は、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であるフィードスルー要素と
を具備した半導体素子。
コンセプト２．
前記フィードスルー要素と接続するゲートシールドを更に具備したコンセプト１の半導体素子。
コンセプト３．
前記ゲートシールドも前記ソース領域に接触しているコンセプト２の半導体素子。
コンセプト４．
前記ゲートシールドはポリシリコンを含んでいるコンセプト２の半導体素子。
コンセプト５．
前記フィードスルー要素はタングステンを含んでいるコンセプト１の半導体素子。
コンセプト６．
前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいるコンセプト１の半導体素子。
コンセプト７．
前記コンフォーマルコーティングは窒化チタンを含んでいるコンセプト６の半導体素子。
コンセプト８．
前記素子はフリップチップを含んでいるコンセプト１の半導体素子。
コンセプト９．
前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいるコンセプト１の半導体素子。
コンセプト１０．
高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
前記エピタキシャル層内の第２の伝導度型のソース領域と；
前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
金属層に連結されたドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層と接触し、少なくとも１つの介在層によって前記フィードスルー要素が前記金属層から隔離され、前記ドレイン接点及び前記フィードスルー要素が前記エピタキシャル層によって分離されているフィードスルー要素と；
ゲート構造であって、前記ゲート構造に電位が付加されると電気的経路が形成され、前記電気経路は、前記基板層、前記ドレイン接点、前記エピタキシャル層及び前記フィードスルー要素を含んでいるゲート構造と
を具備した半導体素子。
コンセプト１１．
前記フィードスルー要素と接続するゲートシールドを更に具備したコンセプト１０の半導体素子。
コンセプト１２．
前記ゲートシールドも前記ソース領域に接続しているコンセプト１１の半導体素子。
コンセプト１３．
前記ゲートシールドはポリシリコンを含み、前記フィードスルー要素はタングステンを含んでいるコンセプト１１の半導体素子。
コンセプト１４．
前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいるコンセプト１０の半導体素子。
コンセプト１５．
前記素子はフリップチップを含んでいるコンセプト１０の半導体素子。
コンセプト１６．
前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいるコンセプト１０の半導体素子。
コンセプト１７．
半導体素子の作製方法であって、
高ドープ基板層上に成長されたピタキシャル層内においてソース領域及びドレイン領域を形成することであって、前記ソース領域及びドレイン領域の双方は第２の伝導度型であり、前記高ドープ基板層及びピタキシャル層の双方は第１の伝導度型であることと；
ドレイン接点を形成することであって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されることと；
導電性のトレンチ状のフィードスルー要素を形成することであって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であることと
を含んだ方法。
コンセプト１８．
ゲートシールドを形成することをさらに含み、前記ゲートシールドは前記フィードスルー要素と接触し且つ前記ソース領域と接続するコンセプト１７の方法。
コンセプト１９．
前記フィードスルー要素を形成することは、
前記介在層内においてトレンチを前記基板層内に延びるように形成することと、
前記トレンチをバリア層でコーティングすることと、
前記トレンチを導電性材料で充填することと、
をさらに含んでいるコンセプト１７の方法。
コンセプト２０．
前記素子は、フリップチップ及び横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子からなる群から選択されるコンセプト１７の方法。

Claims (20)

  1. 高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
    前記エピタキシャル層内の第２の伝導度型のソース領域と；
    前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
    前記ドレイン領域に対するドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
    導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記フィードスルー要素は、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であるフィードスルー要素と
    を具備した半導体素子。
  2. 前記フィードスルー要素と接続するゲートシールドを更に具備した請求項１の半導体素子。
  3. 前記ゲートシールドも前記ソース領域に接触している請求項２の半導体素子。
  4. 前記ゲートシールドはポリシリコンを含んでいる請求項２の半導体素子。
  5. 前記フィードスルー要素はタングステンを含んでいる請求項１の半導体素子。
  6. 前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいる請求項１の半導体素子。
  7. 前記コンフォーマルコーティングは窒化チタンを含んでいる請求項６の半導体素子。
  8. 前記素子はフリップチップを含んでいる請求項１の半導体素子。
  9. 前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいる請求項１の半導体素子。
  10. 高ドープ基板層上に成長されるエピタキシャル層であって、前記高ドープ基板層及び前記エピタキシャル層の双方は第１の伝導度型であるエピタキシャル層と；
    前記エピタキシャル層内の第２の伝導度型のソース領域と；
    前記エピタキシャル層内の前記第２の伝導度型のドレイン領域と；
    金属層に連結されたドレイン接点であって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されているドレイン接点と；
    導電性のトレンチ状のフィードスルー要素であって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層と接触し、少なくとも１つの介在層によって前記フィードスルー要素が前記金属層から隔離され、前記ドレイン接点及び前記フィードスルー要素が前記エピタキシャル層によって分離されているフィードスルー要素と；
    ゲート構造であって、前記ゲート構造に電位が付加されると電気的経路が形成され、前記電気経路は、前記基板層、前記ドレイン接点、前記エピタキシャル層及び前記フィードスルー要素を含んでいるゲート構造と
    を具備した半導体素子。
  11. 前記フィードスルー要素と接続するゲートシールドを更に具備した請求項１０の半導体素子。
  12. 前記ゲートシールドも前記ソース領域に接続している請求項１１の半導体素子。
  13. 前記ゲートシールドはポリシリコンを含み、前記フィードスルー要素はタングステンを含んでいる請求項１１の半導体素子。
  14. 前記フィードスルー要素はバリア層を形成するコンフォーマルコーティングを含んでいる請求項１０の半導体素子。
  15. 前記素子はフリップチップを含んでいる請求項１０の半導体素子。
  16. 前記素子は横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子を含んでいる請求項１０の半導体素子。
  17. 半導体素子の作製方法であって、
    高ドープ基板層上に成長されたピタキシャル層内においてソース領域及びドレイン領域を形成することであって、前記ソース領域及びドレイン領域の双方は第２の伝導度型であり、前記高ドープ基板層及びピタキシャル層の双方は第１の伝導度型であることと；
    ドレイン接点を形成することであって、逆バイアス接合及びＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）チャンネルにより前記エピタキシャル及び基板層が前記ドレイン接点から隔離されることと；
    導電性のトレンチ状のフィードスルー要素を形成することであって、前記フィードスルー要素は、前記エピタキシャル層を通過し、前記基板層及び前記ソース領域と接触し、前記ドレイン接点と前記基板層とを電気的に接続するように動作可能であることと
    を含んだ方法。
  18. ゲートシールドを形成することをさらに含み、前記ゲートシールドは前記フィードスルー要素と接触し且つ前記ソース領域と接続する請求項１７の方法。
  19. 前記フィードスルー要素を形成することは、
    前記介在層内においてトレンチを前記基板層内に延びるように形成することと、
    前記トレンチをバリア層でコーティングすることと、
    前記トレンチを導電性材料で充填することと、
    をさらに含んでいる請求項１７の方法。
  20. 前記素子は、フリップチップ及び横方向拡散金属酸化物半導体（ＬＤＭＯＳ）素子からなる群から選択される請求項１７の方法。
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