CN118016711A - 半导体装置及其形成方法 - Google Patents

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CN118016711A CN202211393376.4A CN202211393376A CN118016711A CN 118016711 A CN118016711 A CN 118016711A CN 202211393376 A CN202211393376 A CN 202211393376A CN 118016711 A CN118016711 A CN 118016711A
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trench structure
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邹振东
廖志成
宋建宪
李家豪
陈姿宣
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Abstract

本申请提供一种半导体装置及其形成方法，该半导体装置包括具有第一导电类型的一衬底；形成于前述衬底上的一外延层，且前述外延层具有第一导电类型；自前述外延层的顶表面延伸至前述外延层中的一沟槽结构，前述沟槽结构包括一导电部以及包覆前述导电部的侧壁和底部的一绝缘层；自前述外延层的顶表面延伸至前述外延层中的一阱，前述阱具有一第二导电类型，且前述阱的第一侧壁接触前述沟槽结构，其中在前述阱的一侧和下方为一飘移区，前述飘移区具有第一导电类型且与阱的第二侧壁和底表面接触。半导体装置更包括形成于前述外延层的顶表面上并对应阱的一栅极结构。

Description

半导体装置及其形成方法
技术领域
本发明是关于半导体装置及其形成方法，特别是关于可以改善电子特性的半导体装置及其形成方法。
背景技术
半导体产业持续地改善不同的电子组件的整合密度，通过持续降低最小元件尺寸，让更多组件能够在给定的面积中整合。例如，被广泛地应用在电力开关(power switch)元件的沟槽式栅极或源极金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield effect transistor；MOSFET)，便是利用垂直沟槽结构(trench structure)的设计，以提升功率密度，其利用晶片的背面做为漏极，而在晶片的正面制作多个晶体管的源极以及栅极，因此驱动电流由平面方向的流动发展为垂直方向的流动，如此也可以使半导体装置达到耐高压的目的。此外，目前也有发展出兼具平面式栅极和沟槽式栅极的半导体装置。
发明内容
本申请的一些实施例提供一种半导体装置，包括一衬底，具有一第一导电类型；一外延层，形成于前述衬底上，且前述外延层具有前述第一导电类型；一沟槽结构，自前述外延层的顶表面延伸至前述外延层中，前述沟槽结构包括一导电部以及包覆前述导电部的侧壁和底部的一绝缘层；一阱(well)，自前述外延层的顶表面延伸至前述外延层中，前述阱的第一侧壁接触前述沟槽结构，且前述阱具有一第二导电类型，其中在前述阱的一侧和下方为一飘移区，前述飘移区具有前述第一导电类型且与前述阱的第二侧壁和底表面接触；以及一栅极结构，形成于前述外延层的前述顶表面上，并对应前述阱。
本申请的一些实施例还提供一种半导体结构，包含多个上述的半导体装置，其中多个沟槽结构的一或多个电连接至前述半导体装置的一或多个源极端，其余的前述沟槽结构电连接至前述半导体装置的一或多个栅极结构。
本申请的一些实施例还提供一种半导体装置的形成方法，包括提供具有一第一导电类型的一衬底；在前述衬底上形成具有前述第一导电类型的一外延层；形成一沟槽结构(trench structure)自前述外延层的顶表面向下延伸至前述外延层中，其中前述沟槽结构包括一导电部以及包覆前述导电部的侧壁和底部的一绝缘层；形成一阱自前述外延层的前述顶表面向下延伸至前述外延层中，前述阱的第一侧壁接触前述沟槽结构，且前述阱具有前述第二导电类型，其中在前述阱的一侧和下方为一飘移区，前述飘移区具有前述第一导电类型且与前述阱的第二侧壁和底表面接触；以及形成一栅极结构于前述外延层的前述顶表面上，并对应于下方的前述阱。
附图说明
图1A、图1B、图1C、图1D、图1E、图1F是根据本申请的一些实施例，一种半导体装置在各个中间制造阶段的剖面示意图。
图2是根据本申请的一些实施例中，一种半导体装置的剖面示意图。
图3为一传统半导体装置的剖面示意图。
图4是显示各个半导体装置在不同的击穿电压(breakdown voltage)下所对应的特性导通电阻(Ron,sp)的模拟结果。
图5A是一传统的TG结构和一实施例的TS结构在关闭状态时，栅极电压(Vg)随时间变化的模拟结果。
图5B是一传统的TG结构和一实施例的TS结构在开启状态时，栅极电压(Vg)随时间变化的模拟结果。
图6A是一传统的TG结构和一实施例的TS结构在关闭状态时，漏极电压或漏极电流(Vd/Id)随时间变化的模拟结果。
图6B是一传统的TG结构和一实施例的TS结构在开启状态时，漏极电压或漏极电流(Vd/Id)随时间变化的模拟结果。
图7A是一传统的TG结构和一实施例的TS结构在关闭状态时，功率(power)随时间变化的模拟结果。
图7B是一传统的TG结构和一实施例的TS结构在开启状态时，功率(power)随时间变化的模拟结果。
符号说明
10,20,30:半导体装置
100,300:衬底
102,302:外延层
103,213,223,313:沟槽结构
103s1:沟槽结构的第一侧
103s2:沟槽结构的第二侧
103s1U:上方部分
103s1L:下方部分
104,214,224:绝缘层
104s1:绝缘层的第一外壁
105,215,225:导电部
102a,104a,105a,106a:顶表面
104b,106b,114b:底表面
105s:侧壁
105b,114b:底部
106,306:阱
1061:第一阱
1062:第二阱
106s1,1061s1:第一侧壁
106s2,1062s1:第二侧壁
RD:飘移区
108,1081:第一重掺杂部
1082:第三重掺杂部
110,310:栅极结构
1101:第一栅极结构
1102:第二栅极结构
111,311:栅极介电层(ILD)
1111:第一栅极介电层
1112:第二栅极介电层
112,312:栅极电极
1121:第一栅极电极
1122:第二栅极电极
113:层间介电层
114:接触孔(contact hole)
115,1151,315:第二重掺杂部
1152:第四重掺杂部
116,316:接触插塞(contact plug)
1161:第一接触插塞(first contact plug)
1162:第二接触插塞(second contact plug)
117:接触阻挡层
1171:第一接触阻挡层
1172:第二接触阻挡层
118:接触导电层
1181:第一接触导电层
1182:第二接触导电层
CPH0,CPH1,CPH2:单元间距
D1:第一方向
D2:第二方向
D3:第三方向
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
再者，在以下叙述中可使用空间上相关措辞，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语，以简化一元件或部件与其他元件或其他部件之间如图所示的关系的陈述。此空间相关措辞除了包含图式所描绘的方向，还包含装置在使用或操作中的不同方位。装置可以朝其他方向定位(旋转90度或在其他方向)，且在此使用的空间相关描述可依此相应地解读。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
本申请的内容提供了半导体装置及其形成方法，在一些实施例中制得具有良好品质因数(figure of merit；FOM)的半导体装置，并且可以改善半导体装置的电子特性，例如在关闭元件和开启元件时有更快的响应时间(response time)，且元件开关所造成的能量损耗(switching energy loss)也会有大幅度的下降。再者，实施例所提出的半导体装置的形成方法，工艺相对简易，不需要昂贵的制造成本，并且可以依照应用元件的条件需求，经过适当的电路配置，而使实施例的半导体装置可以应用于低频率或是高频率操作要求的电路系统。实施例的内容可应用于金属氧化物半导体(metal-oxide-semiconductor；MOS)装置，例如金属氧化物半导体场效晶体管(MOS field effect transistor；MOSFET)。在以下的一些实施例中，是以包含平面式栅极和导电沟槽结构(conductive trench structure)的金属氧化物半导体场效晶体管做为半导体结构的示例说明。
图1A～图1F是根据本申请的一些实施例中，一种半导体装置在各个中间制造阶段的剖面示意图。
参照图1A，根据一些实施例，提供具有第一导电类型的一衬底100。在一些实施例中，衬底100可为一块状半导体基板，像是一半导体晶片。例如，衬底100为一硅晶片。在一些实施例中，衬底100可由硅或其他半导体材料制成，或者，衬底100可包含其他元素半导体材料，例如锗(Ge)。在一些实施例中，衬底100可包括化合物半导体，例如碳化硅、氮化镓。在一些实施例中，衬底100可包括合金半导体，例如硅锗、碳化硅锗或其他合适的衬底。在一些实施例中，衬底100可由多层材料组成，例如硅/硅锗、硅/碳化硅。
在此一示例中，衬底100例如是掺杂有第一导电类型的掺杂物的硅晶片。在一种具有垂直型导电沟槽的金属氧化物半导体场效晶体管(vertical conductive trenchMOSFET)的应用中，具有第一导电类型的衬底100可做为半导体装置的漏极区域(drainregion)。再者，在此示例中，第一导电类型为n型，但本申请并不限定于此。在一些其他的示例中，第一导电类型也可以是p型。
在一些实施例中，进行一外延成长(epitaxial growth)工艺，以在衬底100上形成一外延层102。衬底100和外延层102具有相同的导电类型，例如第一导电类型。在此示例中，外延层102为n型。在一些实施例中，外延层102的掺杂浓度小于衬底100的掺杂浓度。在一垂直型沟槽式栅极金属氧化物半导体场效晶体管的应用中，具有第一导电类型的外延层102可做为半导体装置的漂移区(drift region)。
在一些实施例中，可以通过金属有机物化学气相沉积(metal organic chemicalvapor deposition；MOCVD)、等离子体辅助化学气相沉积(plasma-enhanced CVD；PECVD)、分子束外延(molecular beam epitaxy；MBE)、氢化物气相外延(hydride vapour phaseepitaxy；HVPE)、液相外延(liquid phase epitaxy；LPE)、氯化物气相外延(Cl-VPE)、其他合适的工艺方法或前述方法的组合，以进行上述的外延成长工艺。
之后，参照图1B，根据一些实施例，在外延层102中形成多个沟槽结构(trenchstructures)103。各个沟槽结构103包括一绝缘层(insulating layer)104和一导电部105，其中绝缘层104包覆导电部105的侧壁105s和底部105b。在一些实施例中，如图1B所示，各沟槽结构103在外延层102沿着第一方向D1延伸，并且在第二方向D2上彼此相隔开一距离。
根据实施例提出的沟槽结构103与后续形成的其他部件的相互配置，可以改善所形成的半导体装置的电性表现。例如，若沟槽结构103后续与栅极电连接，则可以大幅降低导通电阻；或者是沟槽结构103后续与源极电连接，则可以在有效降低导通电阻的情况下也同时具有良好的动态特性(dynamic characteristic)，例如相对于现有结构，实施例提出的结构可以缩短开启和关闭的切换时间，并且大幅减少切换能量损耗(switching energyloss)。
根据本申请的一些实施例，可通过合适的光刻图案化工艺以定义出沟槽结构103的位置。在一些示例中，在外延层102上方形成一掩膜(未示出)，且此掩膜具有多个开口以暴露出外延层102的顶表面102a。在一些实施例中，此掩膜是由光刻胶材料形成的一图案化光刻胶。在一些其他的实施例中，此掩膜的材料可以是由氧化物层和氮化物层所组成的一硬质掩膜(hard mask；HM)。在以图案化光刻胶做为掩膜的一些示例中，上述的光刻图案化工艺包含光刻胶涂布(例如，自旋涂布)、软烘烤、掩膜对准、曝光、曝光后烘烤、光刻胶显影、清洗及干燥(例如，硬烤)、其他合适的工艺、或前述工艺的组合，以形成这些开口。
之后，可经由掩膜的开口去除部分的外延层102，例如进行一或多个腐蚀工艺，以在外延层102中形成凹槽(未示出)。在一些实施例中，这些凹槽的位置对应如图1B所示的沟槽结构103的位置。这些凹槽在外延层102中的深度(例如沿第一方向D1)等于后续形成的沟槽结构103在外延层102中(例如沿第一方向D1)的深度Dp。
再者，在一些实施例中，上述腐蚀工艺包括一干法腐蚀工艺、一湿法腐蚀工艺、一等离子体腐蚀工艺、一反应性离子腐蚀工艺、其他合适的工艺、或前述工艺的组合。另外，可以理解的是，凹槽与在其中形成的沟槽结构103的尺寸、形状以及位置仅为例示说明之用，并非用以限制本发明的实施例。
根据一些实施例，在形成凹槽之后，可通过灰化工艺(ashing process)、湿法腐蚀工艺(例如酸蚀)、或是其他可接受的工艺，以将上述掩膜去除。去除掩膜后，可以选择性的进行一清洁工艺，以清除残留物。
在一些实施例中，形成凹槽之后，可在外延层102的顶表面102a上共形的沉积(conformably deposite)一绝缘材料(未示出)，且此绝缘材料沉积在凹槽的侧壁和底表面上如同一衬层(liner layer)。
实施例提出的沟槽结构103可以电耦接至源极或是栅极，因此上述绝缘材料可根据实际应用时沟槽结构103的耦接情形做适当选择。
在沟槽结构103电耦接至源极的一些实施例中，上述绝缘材料可为氧化硅、氧化锗、其它合适的半导体氧化物材料、或前述材料的组合。在一些示例中，可透过一氧化工艺(oxidation process)，以在凹槽的侧壁和底表面上以及在外延层102的顶表面102a上等向性的形成(isotropically formed)绝缘材料。在一些实施例中，氧化工艺可以是热氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合适的工艺。在一些实施例中，还可以选择性的对绝缘材料进行一热工艺，以增加绝缘材料的致密度。在一些实施例中，前述的热工艺可以是快速热退火(rapid thermal annealing；RTA)工艺。
在沟槽结构103电性耦接至栅极的一些实施例中，亦即沟槽结构103做为沟槽式栅极(trench gate)结构，上述绝缘材料可为氧化硅、氧化铪、氧化锆、氧化铝、二氧化铝铪合金、二氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数(high-k)的介电材料、或前述材料的组合。在一些实施例中，可通过一沉积工艺，以在凹槽的侧壁和底表面上以及在外延层102的顶表面102a上形成绝缘材料，前述沉积工艺例如是一等向性沉积工艺(isotropical deposition process)，且可以是一物理气相沉积(PVD)工艺、一化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、其他合适的沉积工艺、或前述工艺的组合。
之后，依据一些实施例，可通过一沉积工艺，在绝缘材料的上方沉积一导电材料(未示出)，且导电材料填满凹槽中绝缘材料以外的空间。并且可以选择性的对导电材料进行一热工艺，例如一退火工艺。在一些实施例中，导电材料可以是单层或多层结构，且由非晶硅、多晶硅、或前述材料的组合所形成。在一些示例中，上述沉积工艺可为物理气相沉积(physical vapor deposition；PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺、或是前述工艺的组合。
接着，去除部分的绝缘材料和部分的导电材料，以形成如图1B所示的沟槽结构103。
在一些示例中，上述去除部分的绝缘材料和部分的导电材料的步骤可以(但不限于)包含：以一平坦化工艺去除位于外延层102的顶表面102a上方的导电材料的过量部分和绝缘材料的过量部分，以暴露出外延层102的顶表面102a。上述平坦化工艺例如是一化学机械研磨(CMP)工艺、一机械抛光工艺、一腐蚀工艺、其它合适的工艺、或前述工艺的组合。
在上述去除步骤后，绝缘材料的留下部分成为绝缘层104，导电材料的留下部分则成为导电部105，导电部105与外延层102之间以绝缘层104分隔开。在一些示例中，平坦化工艺后，导电部105位于绝缘层104上，且导电部105的顶表面105a及绝缘层104的顶表面104a与外延层102的顶表面102a大致上共平面。
在一些实施例中，导电部105可以选择性的包含第一导电类型的掺杂物。在此示例中，第一导电类型是n型。在一些实施例中，导电部105的掺杂物可为磷或其他合适的掺杂物。根据一些实施例，若沟槽结构103后续与栅极电连接，则沟槽结构103的导电部105除了可以降低导通电阻，其具有第一导电类型的导电部105也可以进一步加强降低表面电场(reduced surface filed；RESURF)的效果。
在形成沟槽结构103后，参照图1C，根据一些实施例，形成一阱106于外延层102中，且此阱106具有与外延层102不同的导电类型，例如第二导电类型，在此示例中，阱106为p型(又可称p型基体区域(p-body region))。再者，沟槽结构103在外延层102中的深度(例如沿第一方向D1)是大于阱106在外延层102中的深度(例如沿第一方向D1)。更具体的说，沟槽结构103的底表面103b(即介电层104的底表面104b)是比阱106的底表面106b更接近衬底100。在一些实施例中，阱106的掺杂浓度在大约1E16 atoms/cm3至大约1E18 atoms/cm3的范围之间。根据一些实施例，阱106表面可做为一半导体装置的通道区。
再者，根据一些实施例中，所形成的阱106的一侧与沟槽结构103接触，阱106的另一侧和底部则被外延层102的部分覆盖。例如，阱106的第一侧壁106s1接触沟槽结构103。换言之，在形成阱106后，沟槽结构103的第一侧103s1(即绝缘层104的第一外壁104s1)沿着阱106的第一侧壁106s1于外延层102中延伸。
根据一些实施例，可通过沉积工艺、光刻图案化工艺、腐蚀工艺以及注入(implantation)工艺，自外延层102的顶表面102a掺杂，以在外延层102中形成如图1C所示的阱106。因此，阱106是自外延层102的顶表面102a向下掺杂至外延层102的一特定深度。在一示例中，可在外延层102的顶表面102a上方沉积一氧化物硬质掩膜材料层(oxidehardmask material layer)(未示出)，然后在此氧化物硬质掩膜材料层上形成对应阱106位置的一图案化光刻胶(patterned PR)、根据此图案化光刻胶对氧化物硬质掩膜材料层进行腐蚀以形成一氧化物硬质掩膜、去除图案化光刻胶、根据形成的氧化物硬质掩膜对外延层102进行掺杂，以在外延层102中形成阱106，之后去除氧化物硬质掩膜。注意的是，虽然图1C的剖面视角无法示出，但各个阱106是在第一方向D1、第二方向D2和第三方向D3上延伸的一掺杂区域。
再者，根据一些实施例，在阱106以外和下方的外延部分则为一飘移区(driftregion)RD，此飘移区RD具有第一导电类型(例如n型)，且与阱106的第二侧壁106s2和底表面106b接触，如图1C所示。在此示例中，阱106与飘移区RD直接接触沟槽结构103，例如直接接触绝缘层104。阱106与飘移区RD通过沟槽结构103的绝缘层104而与导电部105分隔开来。更具体的说，如图1C所示，阱106的第一侧壁106s1接触沟槽结构103的第一侧103s1的上方部分103s1U，飘移区RD则接触沟槽结构103的第一侧103s1的下方部分103s1L。在一些实施例的工艺中，自外延层102的上方俯视，定义阱106的掩膜(在第二方向D2和第三方向D3上延伸，未示出)与定义沟槽结构103的掩膜(在第二方向D2和第三方向D3上延伸，未示出)在第二方向D2上部分重叠，使后续制得的阱106接触沟槽结构103的第一侧103s1。
接着，根据一些实施例，例如自阱106的顶表面106a(即，外延层102的顶表面102a)在阱106中掺杂，以在阱106中形成第一重掺杂部(first heavily doped portions)108。在一些实施例中，此些第一重掺杂部108的一侧与邻近的沟槽结构103接触，例如第一重掺杂部108直接接触沟槽结构103的绝缘层104。
在一示例中，此些第一重掺杂部108具有与外延层102相同的导电类型，例如第一导电类型。在此示例中，第一重掺杂部108为n型。在一些实施例中，第一重掺杂部108的掺杂浓度是大于外延层102的掺杂浓度。在一些实施例中，此些第一重掺杂部108的掺杂浓度在大约1E18 atoms/cm3至大约1E21 atoms/cm3的范围之间。
根据一些实施例，可通过沉积工艺、光刻图案化工艺、腐蚀工艺以及注入(implantation)工艺，自外延层102的顶表面102a掺杂，以在阱106中形成第一重掺杂部108。在一示例中，可在外延层102的顶表面102a上方沉积一氧化物硬质掩膜材料层(oxidehardmask material layer)(未示出)，然后在此氧化物硬质掩膜材料层上形成对应第一重掺杂部108位置的一图案化光刻胶(patterned PR)、根据此图案化光刻胶对氧化物硬质掩膜材料层进行腐蚀以形成一氧化物硬质掩膜、去除图案化光刻胶、根据形成的氧化物硬质掩膜对外延层102进行掺杂，以在阱106中形成第一重掺杂部108，之后去除氧化物硬质掩膜。
之后，参照图1D，根据一些实施例，在外延层102的顶表面102a上形成平面式的栅极结构110，且这些栅极结构110对应于下方的阱106。更具体的说，这些栅极结构110中，各个栅极结构110是跨设在对应的阱106、阱106中的第一重掺杂部108以及部分的飘移区RD之上。
一些实施例中，栅极结构110包括栅极介电层111和位于栅极介电层111上方的栅极电极112。栅极介电层111可以是氧化硅或其它合适的介电材料。栅极电极112可以包括多晶硅或其它合适的导电材料。可以通过一沉积工艺(例如物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺)、或是一热氧化工艺，以在外延层102上形成一介电材料层(未示出)。之后，在介电材料层上沉积一导电材料(未示出)，上述沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺或其他合适的工艺。接着，可以通过光刻工艺及腐蚀工艺，以图案化上述介电材料层以及上述导电材料，以形成栅极结构110的栅极介电层111和栅极电极112。
根据一些实施例，如图1D所示，在形成栅极结构110之后，在外延层102上形成一层间介电(interlayered dielectric；ILD)层113。更具体的说，层间介电层113形成于外延层102的顶表面102a上，并且覆盖栅极结构110、第一重掺杂部108和沟槽结构103。
在一些实施例中，层间介电层113可以是氧化硅、或其它合适的低介电常数(low-k)介电材料、或前述材料的组合。在一些实施例中，层间介电层113的材料不同于沟槽结构103的绝缘层104的材料。在一些其他的实施例中，层间介电层113的材料相同于沟槽结构103的绝缘层104的材料。再者，可以通过一沉积工艺将层间介电层113沉积在外延层102的上方。在一些实施例中，上述沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺、或前述的组合。
之后，参照图1E，根据一些实施例，去除层间介电层113的一部份、第一重掺杂部108的一部份和阱106的一部份，以形成接触孔(contact hole)114，其中接触孔114的底部114b暴露出阱106。更具体的说，在去除步骤后，所形成的接触孔114暴露出第一重掺杂部108和阱106。再者，所形成的接触孔114是位于栅极结构110和沟槽结构103之间。
依据一些实施例，可以通过一光刻图案化工艺及腐蚀工艺，以形成接触孔114。在一示例中，在外延层102的上方沉积一层间介电材料(未示出)后，例如以一个或多个腐蚀工艺，以去除层间介电层113的一部份、第一重掺杂部108的一部份和阱106的一部份，而形成接触孔114。在一些实施例中，上述光刻图案化工艺包含光刻胶涂布(例如，旋转涂布)、软烘烤、掩膜对准、曝光、曝光后烘烤、光刻胶显影、清洗及干燥(例如，硬烘烤)、其他合适的工艺、或前述工艺的组合。在一些实施例中，上述腐蚀工艺可为干法腐蚀工艺、湿法腐蚀工艺、等离子体腐蚀工艺、反应性离子腐蚀工艺、其他合适的工艺、或前述工艺的组合。
根据本申请的一些实施例的半导体装置，形成接触孔114后，第一重掺杂部108的留下部分可做为一实施例的半导体装置的源极区域(source region)。
值得注意的是，在一些实施例中，如图1E所示，接触孔114还暴露出邻近的沟槽结构103的绝缘层104，亦即接触孔114与沟槽结构103之间(沿着第二方向D2)并不具有第一重掺杂部108的任何部分，但是本申请并不以此为限制。在一些其他的实施例中，接触孔114也可以与邻近的沟槽结构103相隔开一距离(未示出)，亦即接触孔114与沟槽结构103之间(沿着第二方向D2)具有一部分的第一重掺杂部108。在传统的半导体装置中，垂直导电沟槽是与阱(例如p型基体区)相隔开一距离，即垂直导电沟槽与阱之间(沿着第二方向D2)有外延部分(飘移区)相隔开来。相较于传统半导体装置，根据实施例的半导体装置，无论是接触孔114暴露出邻近的沟槽结构103或是与沟槽结构103间隔开的两种实施态样，由于接触孔114是位于栅极结构110和沟槽结构103之间，阱106邻接沟槽结构103，且飘移区RD是在阱106之外，因此接触孔114与沟槽结构103之间(沿着第二方向D2)皆不具有飘移区RD的任何外延部分。
之后，仍参照图1E，根据一些实施例，可通过接触孔114的底部(例如底表面114b和一部分的侧壁)进行一离子注入工艺，以在阱106中形成第二重掺杂部(second heavilydoped portions)115。在一些实施例中，第二重掺杂部115位于接触孔114的底部周围，且此些第二重掺杂部115邻近沟槽结构103和第一重掺杂部108(例如位于第一重掺杂部108之下)。在这一示例中，这些第二重掺杂部115的一侧物理性接触邻近的沟槽结构103，例如第二重掺杂部115直接接触沟槽结构103的绝缘层104。
再者，在一些实施例中，这些第二重掺杂部115具有与阱106相同的导电类型，例如第二导电类型。在此示例中，第二重掺杂部115为p型。在一些实施例中，第二重掺杂部115的掺杂浓度是大于阱106的掺杂浓度。在一些实施例中，此些第二重掺杂部115的掺杂浓度在大约1E18 atoms/cm3至大约1E21 atoms/cm3的范围之间。根据一些实施例的半导体装置，第二重掺杂部115的形成可以使后续形成的接触插塞116(图1F)和阱106之间形成良好的欧姆接触(ohmic contact)。
之后，参照图1F，根据一些实施例，在接触孔114中形成接触插塞(contact plug)116。沿着第二方向D2，各个接触插塞116位于栅极结构110和沟槽结构103之间，且接触插塞116的底部接触第二重掺杂部115。
再者，在一些实施例中，接触插塞116直接接触邻近的沟槽结构103。在一些其他的实施例中，接触插塞116与沟槽结构103间隔开来。根据本申请的实施例，接触插塞116与邻近的沟槽结构103之间(沿着第二方向D2)并不具有飘移区RD的任何外延部分。
再者，根据一些实施例，接触插塞116与阱106电连接，以及与第一重掺杂部108电连接。此示例中，接触插塞116和阱106通过第二重掺杂部115而更良好的电连接。再者，根据一些实施例，接触插塞116与栅极结构110彼此相隔开来，例如两着在横向(例如第二方向D2)上是相隔一间距。在第一重掺杂部108做为半导体装置10的源极区域的实施例中，接触插塞116又可称为源极接触件(source contacts)。
在一些实施例中，接触插塞116包括接触阻挡层(contact barrier layer)117和接触导电层(contact conductive layer)118。接触阻挡层117形成于接触孔114的侧壁和底部而为一阻挡衬层(barrier liner)，接触导电层118则填满接触孔114中剩余的空间。在此示例中，如图1F所示，接触插塞116的顶表面(包括接触阻挡层117的顶表面和接触导电层118的顶表面)与层间介电层113的顶表面大致上共平面。
在一些示例中，可通过沉积工艺以于层间介电层113上形成一阻挡材料(未示出)，且阻挡材料等向性的沉积(isotropically deposited)于接触孔114中；再于阻挡材料层的上方沉积一导电材料(未示出)，且导电材料填满接触孔114中剩余的空间。接着，例如以腐蚀方式或其他合适方式去除层间介电层113上方的导电材料和阻挡材料的过量部分，以在接触孔114中形成接触阻挡层117和接触导电层118。
在一些实施例中，接触阻挡层117的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钴(Co)、钴钨磷化物(CoWP)、钌(Ru)、三氧化二铝(Al2O3)、氧化镁(MgO)、氮化铝(AlN)、五氧化二钽(Ta2O5)、二氧化硅(SiO2)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氟化镁(MgF2)、氟化钙(CaF2)、其他合适的阻挡材料、或是前述材料的组合。在一些实施例中，可通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、其他合适的工艺、或前述工艺的组合而形成接触阻挡层117。
在一些实施例中，接触导电层118可以是一层或多层结构，其导电材料可以包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride；TiN)、氮化钽(tantalumnitride；TaN)、硅化镍(nickel silicide；NiSi)、硅化钴(cobalt silicide；CoSi)、碳化钽(tantulum carbide；TaC)、硅氮化钽(tantulum silicide nitride；TaSiN)、碳氮化钽(tantalum carbide nitride；TaCN)、铝化钛(titanium aluminide；TiAl)，铝氮化钛(titanium aluminide nitride；TiAlN)、其他合适的金属、或前述材料的组合。再者，在一些实施例中，可通过化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、其他合适的工艺、或前述工艺的组合而形成此导电材料。
之后，在形成接触插塞116后，进行其他部件的后续工艺。根据一些实施例，于层间介电层113和接触插塞116的上方形成一金属层(未示出)。金属层覆盖接触插塞116，并与接触插塞116物理性和电性接触，因此金属层通过接触插塞116而与第一重掺杂部108、第二重掺杂部115和阱106电连接。
在一些实施例中，金属层可包含铜、银、金、铝、钨、其他合适的金属材料、或前述材料的组合。在一些实施例中，金属层的材料相同于接触插塞116的材料。在一些其他实施例中，金属层的材料不同于接触插塞116的材料。依据一些实施例，可透过沉积工艺在接触插塞116上形成金属层。在一些实施例中，上述沉积工艺可为物理气相沉积工艺、化学气相沉积工艺、其他合适的工艺或前述的组合。在形成上述金属层之后，完成一半导体装置10的工艺。
根据一些实施例，此金属层可做为一半导体装置10的顶部金属，以与做为源极区域的第一重掺杂部108电连接，因此又可称为源极金属层(source metal layer)。
根据上述一些实施例，如图1F所示出的两个单元(cells)中，各个单元(cell)的部件呈不对称配置(asymmetric configuration)。例如，在以单元间距(cell pitch)CPH1定义范围的各个单元中，阱103是与第一重掺杂部108、第二重掺杂部115、栅极结构110和接触插塞116都设置于沟槽结构103的同一侧，而沟槽结构103的另一相对侧则仅有飘移区RD。换言之，在如图1F所示的一些实施例中，沟槽结构103的第一侧103s1的上方接触到第二导电类型(例如p型)的部件(例如阱106和重掺杂部115)，第一侧103s1的下方接触第一导电类型(例如n型)的部件(飘移区RD)；沟槽结构103的第二侧103s2则接触第一导电类型(例如n型)的部件(飘移区RD)而没有接触任何第二导电类型(例如p型)的部件。
然而，本申请并不以上述不对称配置的示例为限制。根据一些其他的实施例，各个单元的部件对称配置(symmetric configuration)亦可以改善所形成的半导体装置的电性表现。
图2是根据本申请的一些实施例中，一种半导体装置20的剖面示意图。其中所示出的一个单元(cell)所包含的部件是呈对称配置(asymmetric configuration)。例如，在以单元间距CPH2定义范围的一个单元中，沟槽结构103的相对两侧具有对称设置的阱、重掺杂部、栅极结构和接触插塞。图2中与图1F相同或相似的部件使用相同或相似的参考号码，且可参照上述实施例中关于这些部件的内容。
参照图2，根据一些实施例，在具有第一导电类型(例如n型)的一衬底100上外延成长具有同样导电类型(例如n型)的半导体材料，以形成一外延层102。衬底100和外延层102的配置、材料和制法的细节，可参照上述图1A相关内容的说明，在此不重述。
之后，根据一些实施例，在外延层102中形成多个沟槽结构(trench structures)103、213和223。沟槽结构103包括一绝缘层104和一导电部105，其中绝缘层104包覆导电部105的侧壁105s和底部105b。沟槽结构103的配置、材料和制法的细节，可参照上述图1B相关内容的说明，在此不重述。
类似的，沟槽结构213包括绝缘层214和导电部215，其中绝缘层214包覆导电部215的侧壁和底部；沟槽结构223包括绝缘层224和导电部225，其中绝缘层224包覆导电部225的侧壁和底部。沟槽结构213和223的配置、材料和制法的细节，可参照上述图1B沟槽结构103的相关内容说明，在此不重述。
在形成沟槽结构103后，根据一些实施例，于外延层102中形成第一阱1061和第二阱1062，且第一阱1061和第二阱1062自外延层102的顶表面102a延伸至外延层102中。如图2所示，第一阱1061邻接沟槽结构103的第一侧103s1，第二阱1062邻接沟槽结构103的第二侧103s2，其中第二侧103s2相对于第一侧103s1。再者，第一阱1061和第二阱1062具有与外延层102不同的导电类型，例如第二导电类型，在此示例中，第一阱1061和第二阱1062为p型，且又可称p型基体区域(p-body regions)。再者，沟槽结构103在外延层102中(例如沿第一方向D1)的深度是大于第一阱1061和第二阱1062在外延层102中(例如沿第一方向D1)的深度。在一些实施例中，第一阱1061和第二阱1062的掺杂浓度在大约1E16atoms/cm3至大约1E18 atoms/cm3的范围之间。
再者，根据一些实施例中，所形成的各阱的一侧是与沟槽结构103接触，另一侧和底部则被外延层102的部分所覆盖。例如，第一阱1061的第一侧壁1061s1接触沟槽结构103的第一侧103s1，第二阱1062的第一侧壁1062s1接触沟槽结构103的第二侧103s2。换言之，在形成第一阱1061和第二阱1062后，沟槽结构103的第一侧103s1沿着第一阱1061的第一侧壁106s1于外延层102中延伸，沟槽结构103的第二侧103s2沿着第二阱1062的第一侧壁1062s1于外延层102中延伸。
再者，在此示例中，第一阱1061与飘移区RD分别直接接触沟槽结构103(例如绝缘层104)的第一侧103s1的上方部分和下方部分。类似的，第二阱1062与飘移区RD分别直接接触沟槽结构103(例如绝缘层104)的第二侧103s2的上方部分和下方部分。因此，沟槽结构103的两侧(e.g.第一侧103s1和第二侧103s2)各接触具有第二导电类型(例如p型)的阱以及具有第一导电类型(例如n型)的飘移区RD。
上述第一阱1061和第二阱1062的配置、材料和制法的细节，可参照上述图1C关于阱106的内容说明，在此不再重述。
接着，根据一些实施例，自外延层102的顶表面102a在第一阱1061和第二阱1062中进行掺杂，以分别在第一阱1061和第二阱1062中形成第一重掺杂部1081和第三重掺杂部1082。在一些实施例中，第一重掺杂部1081的一侧接触邻近的沟槽结构103的第一侧103s1，第三重掺杂部1082的一侧接触邻近的沟槽结构103的第二侧103s2。再者，第一重掺杂部1081和第三重掺杂部1082通过沟槽结构103的绝缘层104而与沟槽结构103的导电部105分隔开。
在一示例中，第一重掺杂部1081和第三重掺杂部1082具有与外延层102相同的第一导电类型，例如n型。在一些实施例中，第一重掺杂部1081和第三重掺杂部1082的掺杂浓度是大于外延层102的掺杂浓度。在一些实施例中，此些第一重掺杂部1081和第三重掺杂部1082的掺杂浓度在大约1E18 atoms/cm3至大约1E21 atoms/cm3的范围之间。
上述第一重掺杂部1081和第三重掺杂部1082的配置、材料和制法的细节，可参照上述图1C关于第一重掺杂部108的内容说明，在此不再重述。
之后，参照图1D，根据一些实施例，于外延层102的顶表面102a上方形成平面式的第一栅极结构1101和第二栅极结构1102。且第一栅极结构1101对应于下方的第一阱1061，第二栅极结构1102对应于下方的第二阱1062。更具体的说，第一栅极结构1101是跨设在对应的第一阱1061、第一重掺杂部1081以及部分的飘移区RD之上；第二栅极结构1102是跨设在对应的第二阱1062、第三重掺杂部1082以及部分的飘移区RD之上。
在一些实施例中，第一栅极结构1101包括第一栅极介电层1111和位于第一栅极介电层1111上方的第一栅极电极1121。第二栅极结构1102包括第二栅极介电层1112和位于第二栅极介电层1112上方的第二栅极电极1122。上述第一栅极结构1101和第二栅极结构1102的配置、材料和制法的细节，可参照上述图1D关于栅极结构110的内容说明，在此不再重述。
根据一些实施例，在形成第一栅极结构1101和第二栅极结构1102之后，在外延层102上方形成一层间介电(ILD)层113。更具体的说，层间介电层113形成于外延层102的顶表面102a上，并且覆盖第一栅极结构1101、第二栅极结构1102、第一重掺杂部1081、第三重掺杂部1082以及沟槽结构103、213和223。上述层间介电层113的配置、材料和制法的细节，可参照上述图1D关于栅极结构110的内容说明，在此不再重述。
之后，根据一些实施例，在沟槽结构103的两侧且分别对应第一重掺杂部1081、第三重掺杂部1082处各形成一接触孔。例如，去除层间介电层113的一部份、第一重掺杂部1081的一部份和第一阱1061的一部份，以在第一栅极结构1101和沟槽结构103之间形成第一接触孔(first contact hole，未示出)，其中第一接触孔的底部暴露出第一阱1061。并且，同时去除层间介电层113的一部份、第三重掺杂部1082的一部份和第二阱1062的一部份，以在第二栅极结构1102和沟槽结构103之间形成第二接触孔(second contact hole，未示出)，其中第二接触孔的底部暴露出第二阱1062。
根据本申请的一些实施例的半导体装置，形成第一接触孔和第二接触孔之后，第一重掺杂部1081的留下部分和第三重掺杂部1082的留下部分可做为一对称型的半导体装置的源极区域(source regions)。上述第一接触孔和第二接触孔的配置和制法的细节，可参照上述图1E关于接触孔114的内容说明，在此不再重述。
之后，根据一些实施例，可通过第一接触孔和第二接触孔的底部进行一离子注入工艺，以分别在第一阱1061中形成第二重掺杂部(second heavily doped portions)1151以及在第二阱1062中形成第四重掺杂部(fourth heavily doped portions)1152。在一些实施例中，第二重掺杂部1151位于第一接触孔的底部周围，且此些第二重掺杂部1151邻近沟槽结构103和第一重掺杂部1081(例如第二重掺杂部1151位于第一重掺杂部1081之下)；第四重掺杂部1152位于第二接触孔的底部周围，且此些第四重掺杂部1152邻近沟槽结构103和第三重掺杂部1082(例如第四重掺杂部1152位于第三重掺杂部1082之下)。在此一示例中，第二重掺杂部1151物理性接触邻近的沟槽结构103的第一侧103s1，第四重掺杂部1152物理性接触邻近的沟槽结构103的第二侧103s2。第二重掺杂部1151和第四重掺杂部1152例如直接接触沟槽结构103的绝缘层104。
再者，在一些实施例中，第二重掺杂部1151和第四重掺杂部1152具有与阱106相同的第二导电类型，例如p型。在一些实施例中，第二重掺杂部1151的掺杂浓度是大于第一阱1061的掺杂浓度，第四重掺杂部1152的掺杂浓度是大于第二阱1062的掺杂浓度。在一些实施例中，第二重掺杂部1151和第四重掺杂部1152的掺杂浓度在大约1E18 atoms/cm3至大约1E21 atoms/cm3的范围之间。根据一些实施例的半导体装置，第二重掺杂部1151和第四重掺杂部1152的形成可以使后续形成的接触插塞与阱之间形成良好的欧姆接触(ohmiccontact)。
上述第二重掺杂部1151和第四重掺杂部1152的配置、材料和制法的细节，可参照上述图1E关于第二重掺杂部115的内容说明，在此不再重述。
之后，根据一些实施例，在第一接触孔和第二接触孔中分别形成第一接触插塞(first contact plug)1161和第二接触插塞(second contact plug)1162。沿着第二方向D2，第一接触插塞1161位于第一栅极结构1101和沟槽结构103之间，第二接触插塞1162位于第二栅极结构1102和沟槽结构103之间。在此一示例中，第一接触插塞1161的底部接触第二重掺杂部1151，第二接触插塞1162的底部接触第四重掺杂部1152。再者，根据此实施例，第一接触插塞1161与沟槽结构103之间(沿着第二方向)不具有飘移区RD的部分，第二接触插塞1162与沟槽结构103之间(沿着第二方向)不具有飘移区RD的部分。
在一些实施例中，第一接触插塞1161包括在第一接触孔中如同一衬层的第一接触阻挡层(first contact barrier layer)1171，以及填满第一接触孔剩余空间的第一接触导电层(first contact conductive layer)1181。第二接触插塞1162包括在第二接触孔中如同一衬层的第二接触阻挡层(second contact barrier layer)1172，以及填满第二接触孔剩余空间的第二接触导电层(second contact conductive layer)1182。
再者，根据一些实施例，第一接触插塞1161与第一阱1061和第一重掺杂部1081电连接；第二接触插塞1162与第二阱1062和第二重掺杂部1082电连接。在第一重掺杂部1081和第二重掺杂部1082做为半导体装置的源极区域的示例中，第一接触插塞1161和第二接触插塞1162又可分别称为第一源极接触件(first source contact)和第二源极接触件。
上述第一接触插塞1161和第二接触插塞1162的配置、材料和制法的细节，可参照上述图1F关于接触插塞116的内容说明，在此不再重述。
根据一些实施例，如图2所示的半导体装置，若以沟槽结构103为一对称中心，位于沟槽结构103同一侧的第一阱1061、第一栅极结构1101、第一重掺杂部1081、第二重掺杂部1151和第一接触插塞1161，是分别与位于沟槽结构103另一侧的第二阱1062、第二栅极结构1102、第三重掺杂部1082、第四重掺杂部1152和第二接触插塞1162对称设置，且在单元间距CPH2定义的范围内的上述部件共同构成一对称单元(symmetric cell)。
不论是上述一些实施例所提出的部件不对称配置(asymmetric configuration)的半导体装置(图1F)或是一些其他实施例所提出的部件对称配置(symmetricconfiguration)的半导体装置(图2)，都可以改善半导体装置的电性表现。
值得注意的是，虽然如图2所示的半导体装置中，一个单元包含有两个通道，但是其单元间距(cell pitch)CPH2也是如图1F所示出的单元间距CPH1的二倍，因此两种态样的半导体单元在特性导通电阻方面具有同样良好的电性表现。
再者，根据本申请的一些实施例，不论是部件不对称配置的半导体装置(图1F)或是部件对称配置的半导体装置(图2)，沟槽结构103的导电部105可电连接至栅极结构110。可以通过半导体装置中的其他内连线(未示出)使得导电部105与栅极电极112耦接。或者，也可以通过设置引脚于导电部105，在封装阶段再以焊线接合(wire bonding)的方式与栅极结构110完成电连接。
再者，根据本申请的一些实施例，不论是部件不对称配置的半导体装置(图1F)或是部件对称配置的半导体装置(图2)，沟槽结构103的导电部105可电连接至源极端(sourceterminal)。可以经由半导体装置中的其他内连线(未示出)使得沟槽结构103的导电部105与第一重掺杂部108(源极区域)和接触插塞116(源极接触件)电连接。或者，也可以通过设置引脚于导电部105，在封装阶段再以焊线接合(wire bonding)的方式与第一重掺杂部108(源极区域)和接触插塞116(源极接触件)完成电连接。
再者，不论是上述一些实施例所提出的部件不对称配置(asymmetricconfiguration)的半导体装置(图1F)或是上述一些实施例所提出的部件对称配置(symmetric configuration)的半导体装置(图2)，都可以依照应用元件的条件需求，通过适当的电路连接而使实施例的半导体装置适合应用于低频率或是高频率操作要求的电路系统。例如，在一些实施例中，沟槽结构103的导电部105电连接到栅极结构110，虽然产生较高的栅极-漏极电容(Cgd)，但是导通电阻比较低，因此一般适合低频率操作要求的电路系统的应用。在一些实施例中，沟槽结构103的导电部105电连接到源极端，虽然导通电阻较高，但是栅极-漏极电容(Cgd)比较低，因此一般适合高频率操作要求的电路系统的应用。
再者，根据本申请的一些实施例，一种半导体结构可能包含多个单元(cells)以并联方式设置，其中这些单元的沟槽结构103的导电部105可以全部与源极端电连接或是全部与栅极结构110电连接，也可以一部分的沟槽结构103的导电部105与源极端电连接，其余部分的沟槽结构103的导电部105与栅极结构110电连接。因此，应用实施例提出的半导体装置时，可以依应用条件需求而弹性的配置与设计。
本申请亦对传统的半导体装置和一些实施例的半导体装置提出电性模拟。根据模拟结果可以证明实施例确实有效改善半导体装置的电子特性表现。电性模拟说明如下。
图3为一传统半导体装置的剖面示意图。图3中与图1F、图2相同或相似的部件使用相同或相似的参考号码，且可参照上述实施例中关于这些部件的内容，在此不多赘述。
如图3所示的半导体装置30，在衬底300上成长的外延层302中形成多个沟槽结构313，且在一个单元(以单元间距CPH0定义的范围)所包含的两个沟槽结构313之间设置一阱306，其中阱306周围包括底部以及两侧到邻近的沟槽结构313之间是漂移区RD。半导体装置30还包括两个栅极电极310(包括栅极介电层311和栅极电极312)在阱306上方、一接触插塞316在栅极电极310之间、第一重掺杂部3081和第三重掺杂部3082(具有第一导电类型，例如n型；做为源极区域)在接触插塞316的两侧、以及第二重掺杂部315(具有第二导电类型，例如p型)在接触插塞316的底部。其中，沟槽结构313可以电连接栅极结构310(以做为场板结构)，或者可以电连接源极区域(第一重掺杂部1081和第三重掺杂部1082)。图3的部件的配置、材料和制法的细节，可参照上述图1A～图1F的内容说明，在此不再重述。
在此模拟实验中，以如图1F所示的实施例的半导体装置和如图3所示的传统的半导体装置，进行多项相关电性模拟测试。
<静态特性模拟(Static Characteristic Simulation)>
首先，对传统的半导体装置和实施例的半导体装置进行静态特性模拟。图4是显示各个半导体装置在不同的击穿电压(breakdown voltage)下所对应的特性导通电阻(Ron,sp；单位mΩ-mm2)的模拟结果。图4亦为可用于评估装置性能的巴利加品质因数(Baligafigure of merit；BFOM)与特性导通电阻的关系。
图4中，线段1代表传统半导体装置的沟槽结构电连接源极(tie-to-source；TS)时(简称传统TS结构)，击穿电压与特性导通电阻的关系；线段2代表传统半导体装置的沟槽结构电连接栅极(tie-to-gate；TG)时(简称传统TG结构)，击穿电压与特性导通电阻的关系；线段3代表实施例的半导体装置的沟槽结构电连接源极(TS)时(简称实施例TS结构)，击穿电压与特性导通电阻的关系；线段4代表实施例的半导体装置的沟槽结构电连接栅极(TG)时(简称实施例TG结构)，击穿电压与特性导通电阻的关系。
根据图4的模拟结果，线段2(传统TG结构)相较于线段1(传统TS结构)具有较缓的曲线斜率，且线段4(实施例TG结构)相较于线段3(实施例TS结构)也具有较缓的曲线斜率。因此，不论是在较低的击穿电压下或是较高的击穿电压下，传统TG结构相较于传统TS结构是具有较低的特性导通电阻，实施例TG结构相较于实施例TS结构也是具有较低的特性导通电阻。这代表不论是传统半导体装置或是实施例的半导体装置，沟槽结构电连接栅极(TG)时，击穿电压和导通电阻之间有比较好的性能权衡折衷(trade off)电子特性。
另外，根据图4的模拟结果，在相同的击穿电压下，线段3(实施例TS结构)相较于线段1(传统TS结构)具有更低的特性导通电阻。例如，根据一模拟结果，在击穿电压BV-1下，相较于线段1(传统TS结构)的特性导通电阻，线段3(实施例TS结构)的特性导通电阻降低了大约29％。
根据图4的模拟结果，在相同的击穿电压下，线段4(实施例TG结构)相较于线段2(传统TG结构)具有更低的特性导通电阻。例如，根据一模拟结果，在击穿电压BV-1下，相较于线段2(传统TG结构)的特性导通电阻，线段4(实施例TG结构)的特性导通电阻降低了大约18％。
另外，根据图4的模拟结果，在相同的特性导通电阻下，线段4(实施例TG结构)相较于线段2(传统TG结构)明显具有更高的击穿电压。例如，根据一模拟结果，在特性导通电阻Ron-1下，相较于线段2(传统TG结构)的击穿电压BV-2，线段4(实施例TG结构)的的击穿电压BV-3增加了大约52％。
再者，值得注意的是，根据图4的模拟结果，线段2(传统TG结构)明显比线段1(传统TS结构)更可以降低导通电阻，但是会牺牲元件在动态切换时的能量损耗(switchingenergy loss)(因为Cgd会提高很多)。然而，采用实施例的TS结构(例如线段3)，就可以达到和传统TG结构(线段2)类似的曲线斜率，亦即具有类似的击穿电压与特性导通电阻的对应关系。因此，实施例的TS结构和传统TG结构具有类似的静态特性。
以下以具有类似静态特性的一实施例的TS结构和一传统TG结构进行动态特性模拟，以观察两者在动态特性上的差异。
<动态特性模拟(Dynamic Characteristic Simulation)>
对一传统TG结构和一实施例的TS结构进行元件开关时的动态特性模拟。例如，根据一些模拟结果，在具有近似的特性导通电阻(例如约4.43～4.35mΩ-mm2)的情况下，实施例的TS结构的栅极到漏极电容Cgd比起传统TG结构的栅极到漏极电容Cgd大幅度地下降了大约96％。因此，比起传统TG结构，实施例的TS结构在高频品质因数(HF-FOM，即Cgd与导通电阻的乘积)方面也是大幅度地改善了大约96％。
再者，图5A是一传统的TG结构和一实施例的TS结构在关闭(turn off)状态时，栅极电压(Vg)随时间变化的模拟结果。图5B是一传统的TG结构和一实施例的TS结构在开启(turn on)状态时，栅极电压(Vg)随时间变化的模拟结果。从图5A、图5B可看出，相较于传统TG结构(线段2)，实施例的TS结构(线段3)可以更快速的关闭或开启，代表元件具有更快的响应时间(response time)。例如，根据一些模拟结果，实施例的TS结构的关闭时间比起传统的TG结构的关闭时间缩短了大约61％；根据一些模拟结果，实施例的TS结构的开启时间比起传统的TG结构的关闭时间缩短了大约60％。
图6A是一传统的TG结构和一实施例的TS结构在关闭状态时，漏极电压或漏极电流(Vd/Id)随时间变化的模拟结果。图6B是一传统的TG结构和一实施例的TS结构在开启状态时，漏极电压或漏极电流(Vd/Id)随时间变化的模拟结果。其中，线段2(Vd)代表传统TG结构的漏极电压随时间变化的关系曲线，线段2(Id)代表传统TG结构的漏极电流随时间变化的关系曲线，线段3(Vd)代表实施例的TS结构的漏极电压随时间变化的关系曲线，线段3(Id)代表实施例的TS结构的漏极电流随时间变化的关系曲线。再者，将漏极电压和漏极电流相乘，可以得到瞬间功率。
图7A是一传统的TG结构和一实施例的TS结构在关闭状态时，功率(power)随时间变化的模拟结果。图7B是一传统的TG结构和一实施例的TS结构在开启状态时，功率(power)随时间变化的模拟结果。功率和时间的积分为能量，功率与时间围绕的面积越大，表示动态切换时的能量损耗(switching energy loss)越大。从图7A、图7B可看出，相较于传统TG结构(线段2)，实施例的TS结构(线段3)具有更低的能量损耗。例如，根据一些模拟结果，实施例的TS结构在开启时的能量损耗比起传统的TG结构在开启时的能量损耗(Eon)减少了大约68％；实施例的TS结构在关闭时的能量损耗比起传统的TG结构在关闭时的能量损耗(Eoff)减少了大约85％。若以一次开启和一次关闭为一个完整的操作循环，根据一些模拟结果，实施例的TS结构的比起传统的TG结构在整体的能量损耗(Etotal＝Eon+Eoff)上减少了大约80％。
因此，根据一些模拟结果，即使在静态特性上相类似的传统的TG结构与实施例的TS结构，在动态切换上实施例的TS结构比起传统的TG结构具有更快的关闭和开启速度，并且可以大幅度的减少切换能量损耗(switching energy loss)。
综合上述，根据本申请一些实施例所提出的半导体装置及其形成方法，可制得包含有与基体区(例如p型阱)邻接的沟槽结构的半导体装置，以大幅改善半导体装置的电性表现。再者，一些实施例的一或多个沟槽结构可以与栅极电连接，以降低表面电场(reducedsurface field；RESURF)和导通电阻，适合应用于低频率操作要求的电路系统。并且实施例所提出的半导体装置可以依照应用系统的条件需求进行适当的电路配置，而可以弹性的应用于低频率系统或是高频率统。例如，一些实施例的一或多个沟槽结构可以与源极端电连接，以降低栅极-漏极电容(Cgd)，适合应用于高频率元件的制作。再者，实施例所提出的半导体装置具有大幅度改善的电子特性。例如，一些实施例的半导体装置可以在沟槽结构与源极端电连接(即模拟试验中的实施例TS结构)的情况下，就可以达到与传统的半导体装置的沟槽结构与栅极电连接(即模拟试验中的传统TG结构)极为相近的品质因数(figure ofmerit；FOM)，但是实施例的半导体装置在关闭和开启时具有更快速的响应时间(responsetime)，且元件开关所造成的能量损耗(switching energy loss)也大幅度的下降。
另外，根据一些实施例，可制得具有更高密度的沟槽结构的半导体装置。例如，相较于传统的半导体装置(例如图3)，一些实施例的半导体装置的一个单元(例如图2中以单元间距CPH2定义的范围)所包含的沟槽结构数量是传统半导体装置的一个单元(以单元间距CPH0定义的范围)所包含的沟槽结构数量的2倍。若沟槽结构与栅极电连接，则密度提升的沟槽结构可以增强场板效应，达到更好的降低表面电场(RESURF)效果。并且，实施例所提出的半导体装置中所形成的沟槽结构并不会占用横向(例如沿第二方向D2)的外延层的额外空间，因此也不会增加半导体装置的横向尺寸。再者，实施例所提出的半导体装置的形成方法，可以通过简单并且与现有制成相容的工序，即可制得具有沟槽结构的半导体装置，毋须增加额外的光罩和工艺，因此实施例的工艺简易，不需要增加额外的制造成本。
虽然本申请的实施例及其优点已公开如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本申请的精神和范围内，当可作更动、替代与润饰。此外，本申请的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本申请一些实施例的公开内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本申请一些实施例使用。因此，本申请的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本申请的保护范围也包括各个权力要求及实施例的组合。

Claims (26)

1.一种半导体装置，其特征在于，包括：
一衬底，具有一第一导电类型；
一外延层，形成于所述衬底上，且所述外延层具有所述第一导电类型；
一沟槽结构，自所述外延层的顶表面延伸至所述外延层中，所述沟槽结构包括一导电部以及包覆所述导电部的侧壁和底部的一绝缘层；
一阱，自所述外延层的所述顶表面延伸至所述外延层中，所述阱的第一侧壁接触所述沟槽结构，且所述阱具有一第二导电类型；其中在所述阱的一侧和下方为一飘移区，所述飘移区具有所述第一导电类型且与所述阱的第二侧壁和底表面接触；以及
一栅极结构，形成于所述外延层的所述顶表面上，并对应所述阱。
2.如权利要求1所述的半导体装置，其特征在于，所述沟槽结构的一第一侧沿着所述阱的所述第一侧壁而延伸至所述外延层中。
3.如权利要求2所述的半导体装置，其特征在于，所述阱的所述第一侧壁接触所述沟槽结构的所述第一侧的上方部分，所述飘移区接触所述沟槽结构的所述第一侧的下方部分。
4.如权利要求1所述的半导体装置，其特征在于，所述沟槽结构的所述导电部的一底表面低于所述阱的所述底表面。
5.如权利要求1所述的半导体装置，其特征在于，所述阱与所述飘移区直接接触所述沟槽结构的所述绝缘层。
6.如权利要求1所述的半导体装置，其特征在于，更包括：
一第一重掺杂部，形成于所述阱中并自所述外延层的所述顶表面延伸至所述外延层中，且所述第一重掺杂部具有所述第一导电类型；其中所述第一重掺杂部做为一源极区；以及
一第二重掺杂部，形成于所述阱中且邻近所述沟槽结构，且所述第二重掺杂部具有所述第二导电类型。
7.如权利要求6所述的半导体装置，其特征在于，更包括：
一接触插塞，位于所述栅极结构和所述沟槽结构之间，所述接触插塞的底部接触所述第二重掺杂部；
其中，所述接触插塞与所述沟槽结构之间不具有所述飘移区的部分。
8.如权利要求1所述的半导体装置，其特征在于，所述沟槽结构的所述导电部电连接至所述半导体装置的一源极端。
9.如权利要求1所述的半导体装置，其特征在于，所述沟槽结构的所述导电部与所述栅极结构电连接。
10.如权利要求1所述的半导体装置，其特征在于，所述阱为第一阱且邻接所述沟槽结构的第一侧，所述半导体装置更包括：
一第二阱，自所述外延层的顶表面延伸至所述外延层中，且邻接所述沟槽结构的第二侧，所述第二侧相对于所述第一侧，且所述第二阱具有所述第二导电类型。
11.如权利要求10所述的半导体装置，其特征在于，所述沟槽结构的所述第二侧沿着所述第二阱的一第一侧壁而延伸至所述外延层中。
12.如权利要求11所述的半导体装置，其中所述第二阱的所述第一侧壁接触所述沟槽结构的所述第二侧的上方部分，所述飘移区接触所述沟槽结构的所述第二侧的下方部分。
13.如权利要求10所述的半导体装置，其特征在于，更包括：
一第三重掺杂部，形成于所述第二阱中且邻近所述沟槽结构的所述第二侧，所述第三重掺杂部自所述外延层的所述顶表面延伸至所述外延层中且具有所述第一导电类型；以及
一第四重掺杂部，形成于所述第二阱中且邻近所述沟槽结构的所述第二侧，所述第四重掺杂部具有所述第二导电类型。
14.如权利要求13所述的半导体装置，其特征在于，所述栅极结构为第一栅极结构，所述半导体装置更包括：
一第二栅极结构，形成于所述外延层的所述顶表面上，并对应所述第二阱；以及
一第二接触插塞，位于所述第二栅极结构和所述沟槽结构之间，所述第二接触插塞的底部接触所述第四重掺杂部；其中所述第二接触插塞与所述沟槽结构之间不具有所述飘移区的部分。
15.一种半导体结构，其特征在于，包含多个如权利要求1所述的半导体装置；其中多个沟槽结构的一或多个电连接至所述或所述多个半导体装置的一或多个源极端，其余的所述或所述多个沟槽结构电连接至所述多个半导体装置的所述或所述多个栅极结构。
16.一种半导体装置的形成方法，其特征在于，包括：
提供具有一第一导电类型的一衬底；
在所述衬底上形成具有所述第一导电类型的一外延层；
形成一沟槽结构自所述外延层的顶表面向下延伸至所述外延层中；其中所述沟槽结构包括一导电部以及包覆所述导电部的侧壁和底部的一绝缘层；
形成一阱自所述外延层的所述顶表面向下延伸至所述外延层中，所述阱的第一侧壁接触所述沟槽结构，且所述阱具有第二导电类型，其中在所述阱的一侧和下方为一飘移区，所述飘移区具有所述第一导电类型且与所述阱的第二侧壁和底表面接触；以及
形成一栅极结构于所述外延层的所述顶表面上，并对应于下方的所述阱。
17.如权利要求16所述的半导体装置的形成方法，其特征在于，所形成的所述阱的所述第一侧壁接触所述沟槽结构的第一侧的上方部分，所述飘移区接触所述沟槽结构的所述第一侧的下方部分。
18.如权利要求16所述的半导体装置的形成方法，其特征在于，所述沟槽结构的所述导电部的一底表面低于所述阱的所述底表面，且所述阱与所述飘移区直接接触所述沟槽结构的所述绝缘层。
19.如权利要求16所述的半导体装置的形成方法，其特征在于，在形成该栅极结构之前，更包括：
自该外延层的所述顶表面在所述阱中掺杂，以形成一第一重掺杂部，且所述第一重掺杂部具有所述第一导电类型；其中所述第一重掺杂部接触所述沟槽结构的所述绝缘层，其中所述栅极结构还对应下方的所述第一重掺杂部，在形成所述栅极结构之后，所述形成方法更包括：
形成一层间介电层于所述外延层的所述顶表面上，且覆盖所述栅极结构、所述第一重掺杂部和所述沟槽结构；以及
去除所述层间介电层的一部份、所述第一重掺杂区的一部份和所述阱的一部份，以形成一接触孔；其中所述接触孔的底部暴露出所述阱。
20.如权利要求19所述的半导体装置的形成方法，其特征在于，更包括：
通过所述接触孔在所述阱中掺杂，以形成一第二重掺杂部于所述接触孔下方，所述第二重掺杂部并邻近所述第一重掺杂部和所述沟槽结构，且所述第二重掺杂部具有所述第二导电类型；
在所述接触孔中形成一接触插塞，所述接触插塞位于所述栅极结构和所述沟槽结构之间，且所述接触插塞的底部接触所述第二重掺杂部；
其中所述接触插塞与所述沟槽结构之间不具有所述飘移区的部分。
21.如权利要求20所述的半导体装置的形成方法，其特征在于，所述阱为第一阱且邻接所述沟槽结构的第一侧，在形成所述第一阱时，同时形成一第二阱自所述外延层的顶表面延伸至所述外延层中，且所述第二阱邻接所述沟槽结构的第二侧，所述第二侧相对于所述第一侧，所述第二阱具有所述第二导电类型；其中所述飘移区还位于所述第二阱的一侧和下方。
22.如权利要求21所述的半导体装置的形成方法，其特征在于，所述第二阱的第一侧壁接触所述沟槽结构的所述第二侧的上方部分，所述飘移区接触所述沟槽结构的所述第二侧的下方部分。
23.如权利要求21所述的半导体装置的形成方法，其特征在于，更包括：
在形成所述第一重掺杂部时，同时在所述第二阱中掺杂，以形成一第三重掺杂部，且所述第三重掺杂部具有所述第一导电类型；其中所述第三重掺杂部接触所述沟槽结构的所述绝缘层。
24.如权利要求23所述的半导体装置的形成方法，其特征在于，所形成的该栅极结构为第一栅极结构，形成方法更包括：
在形成所述第一栅极结构时，同时在所述外延层的所述顶表面上形成第二栅极结构以对应下方的所述第二阱和所述第三重掺杂部；
形成一层间介电层于所述外延层的所述顶表面上，且覆盖第一栅极结构、所述第一重掺杂部、所述沟槽结构、所述第三重掺杂部和所述第二栅极结构；以及
去除部份的所述层间介电层、所述第一重掺杂区的一部份、所述第一阱的一部份、所述第三重掺杂区的一部份和所述第二阱的一部份，以形成第一接触孔和第二接触孔。
25.如权利要求24所述的半导体装置的形成方法，其特征在于，更包括：
通过所述第一接触孔在所述第一阱中掺杂以形成所述第二重掺杂部，以及通过所述第二接触孔在所述第二阱中掺杂以形成一第四重掺杂部，所述第四重掺杂部位于所述第三重掺杂部下方并邻近所述沟槽结构，且所述第四重掺杂部具有所述第二导电类型。
26.如权利要求25所述的半导体装置的形成方法，其特征在于，更包括：
在所述第一接触孔和所述第二接触孔分别形成第一接触插塞和第二接触插塞；
其中所述第一接触插塞位于所述第一栅极结构和所述沟槽结构之间，且所述第一接触插塞的底部接触所述第二重掺杂部；以及
所述第二接触插塞位于所述第二栅极结构和所述沟槽结构之间，且所述第二接触插塞的底部接触所述第四重掺杂部；
其中所述第一接触插塞与所述沟槽结构之间不具有所述飘移区的部分，所述第二接触插塞与所述沟槽结构之间亦不具有所述飘移区的部分。
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