TWI836689B

TWI836689B - 半導體裝置及其形成方法

Info

Publication number: TWI836689B
Application number: TW111141510A
Authority: TW
Inventors: 鄒振東; 廖志成; 宋建憲; 李家豪; 陳姿宣
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2022-11-01
Filing date: 2022-11-01
Publication date: 2024-03-21
Also published as: TW202420592A

Abstract

一種半導體裝置，包括具有第一導電類型的一基底；形成於前述基底上的一磊晶層，且前述磊晶層具有第一導電類型；自前述磊晶層的頂表面延伸至前述磊晶層中的一溝槽結構，前述溝槽結構包括一導電部以及包覆前述導電部的側壁和底部的一絕緣層；自前述磊晶層的頂表面延伸至前述磊晶層中的一井區，前述井區具有一第二導電類型，且前述井區的第一側壁接觸前述溝槽結構，其中在前述井區的一側和下方為一飄移區，前述飄移區具有第一導電類型且與井區的第二側壁和底表面接觸。半導體裝置更包括形成於前述磊晶層的頂表面上並對應井區的一閘極結構。

Description

半導體裝置及其形成方法

本發明是關於半導體裝置及其形成方法，特別是關於可以改善電子特性的半導體裝置及其形成方法。

半導體產業持續地改善不同的電子組件之整合密度，藉由持續降低最小元件尺寸，讓更多組件能夠在給定的面積中整合。例如，被廣泛地應用在電力開關(power switch)元件之溝槽式閘極或源極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)，便是利用垂直溝槽結構的設計，以提升功率密度，其利用晶片之背面做為汲極，而於晶片之正面製作多個電晶體的源極以及閘極，因此驅動電流由平面方向的流動發展為垂直方向的流動，如此也可以使半導體裝置達到耐高壓之目的。此外，目前也有發展出兼具平面式閘極和溝槽式閘極的半導體裝置。

本揭露的一些實施例提供一種半導體裝置，包括一基底，具有一第一導電類型；一磊晶層，形成於前述基底上，且前述磊晶層具有前述第一導電類型；一溝槽結構，自前述磊晶層的頂表面延伸至前述磊晶層中，前述溝槽結構包括一導電部以及包覆前述導電部的側壁和底部的一絕緣層；一井區，自前述磊晶層的頂表面延伸至前述磊晶層中，前述井區的第一側壁接觸前述溝槽結構，且前述井區具有一第二導電類型，其中在前述井區的一側和下方為一飄移區，前述飄移區具有前述第一導電類型且與前述井區的第二側壁和底表面接觸；以及一閘極結構，形成於前述磊晶層的前述頂表面上，並對應前述井區。

本揭露的一些實施例還提供一種半導體結構，包含複數個上述的半導體裝置，其中複數個溝槽結構之一或多個係電性連接至前述半導體裝置的一或多個源極端，其餘的前述溝槽結構係電性連接至前述半導體裝置的一或多個閘極結構。

本揭露的一些實施例還提供一種半導體裝置的形成方法，包括提供具有一第一導電類型的一基底；在前述基底上形成具有前述第一導電類型的一磊晶層；形成一溝槽結構(trench structure)自前述磊晶層的頂表面向下延伸至前述磊晶層中，其中前述溝槽結構包括一導電部以及包覆前述導電部的側壁和底部的一絕緣層；形成一井區自前述磊晶層的前述頂表面向下延伸至前述磊晶層中，前述井區的第一側壁接觸前述溝槽結構，且前述井區具有前述第二導電類型，其中在前述井區的一側和下方為一飄移區，前述飄移區具有前述第一導電類型且與前述井區的第二側壁和底表面接觸；以及形成一閘極結構於前述磊晶層的前述頂表面上，並對應於下方的前述井區。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露的內容係提供了半導體裝置及其形成方法，於一些實施例中製得具有良好品質因素(figure of merit；FOM)的半導體裝置，並且可以改善半導體裝置的電子特性，例如在關閉元件和開啟元件時有更快的響應時間(response time)，且元件開關所造成的能量損耗(switching energy loss)也會有大幅度的下降。再者，實施例所提出的半導體裝置的形成方法，製程相對簡易，不需要昂貴的製造成本，並且可以依照應用元件的條件需求，經過適當的電路配置，而使實施例的半導體裝置可以應用於低頻率或是高頻率操作要求之電路系統。實施例的內容可應用於金屬氧化物半導體(metal-oxide-semiconductor；MOS)裝置，例如金屬氧化物半導體場效電晶體(MOS field effect transistor；MOSFET)。在以下的一些實施例中，是以包含平面式閘極和導電溝槽結構(conductive trench structure)的金屬氧化物半導體場效電晶體做為半導體結構的示例說明。

第1A~1F圖是根據本揭露的一些實施例中，一種半導體裝置在各個中間製造階段的剖面示意圖。

參照第1A圖，根據一些實施例，提供具有第一導電類型的一基底100。在一些實施例中，基底100可為一塊狀半導體基板，像是一半導體晶圓。例如，基底100為一矽晶圓。在一些實施例中，基底100可由矽或其他半導體材料製成，或者，基底100可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底100可包括化合物半導體，例如碳化矽、氮化鎵。在一些實施例中，基底100可包括合金半導體，例如矽鍺、碳化矽鍺或其他合適的基底。在一些實施例中，基底100可由多層材料組成，例如矽/矽鍺、矽/碳化矽。

在此一示例中，基底100例如是摻雜有第一導電類型的摻雜物的矽晶圓。在一種具有垂直型導電溝槽的金屬氧化物半導體場效電晶體(vertical conductive trench MOSFET)的應用中，具有第一導電類型的基底100可做為半導體裝置的汲極區域(drain region)。再者，在此示例中，第一導電類型為n型，但本揭露並不限定於此。在一些其他的示例中，第一導電類型也可以是p型。

在一些實施例中，進行一磊晶成長(epitaxial growth)製程，以在基底100上形成一磊晶層102。基底100和磊晶層102具有相同的導電類型，例如第一導電類型。在此示例中，磊晶層102為n型。在一些實施例中，磊晶層102的摻雜濃度小於基底100的摻雜濃度。在一垂直型溝槽式閘極金屬氧化物半導體場效電晶體的應用中，具有第一導電類型的磊晶層102可做為半導體裝置的漂移區(drift region)。

在一些實施例中，可以通過金屬有機物化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD；PECVD)、分子束磊晶(molecular beam epitaxy；MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy；HVPE)、液相磊晶(liquid phase epitaxy；LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述方法的組合，以進行上述的磊晶成長製程。

之後，參照第1B圖，根據一些實施例，在磊晶層102中形成複數個溝槽結構(trench structures)103。各個溝槽結構103包括一絕緣層(insulating layer)104和一導電部105，其中絕緣層104包覆導電部105的側壁105s和底部105b。在一些實施例中，如第1B圖所示，各溝槽結構103在磊晶層102沿著第一方向D1延伸，並且在第二方向D2上彼此相隔開一距離。

根據實施例提出的溝槽結構103與後續形成的其他部件的相互配置，可以改善所形成的半導體裝置的電性表現。例如，若溝槽結構103後續與閘極電性連接，則可以大幅降低導通電阻；或者是溝槽結構103後續與源極電性連接，則可以在有效降低導通電阻的情況下也同時具有良好的動態特性(dynamic characteristic)，例如相對於習知結構，實施例提出的結構可以縮短開啟和關閉的切換時間，並且大幅減少切換能量損耗(switching energy loss)。

根據本揭露的一些實施例，可通過合適的微影圖案化製程以定義出溝槽結構103的位置。在一些示例中，在磊晶層102上方形成一遮罩(未示出)，且此遮罩具有多個開口以暴露出磊晶層102的頂表面102a。在一些實施例中，此遮罩是由光阻材料形成的一圖案化光阻。在一些其他的實施例中，此遮罩的材料可以是由氧化物層和氮化物層所組成的一硬質遮罩(hard mask；HM)。在以圖案化光阻做為遮罩的一些示例中，上述的微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程、或前述製程之組合，以形成此些開口。

之後，可經由遮罩的開口去除部分的磊晶層102，例如進行一或多個蝕刻製程，以在磊晶層102中形成凹槽(未示出)。在一些實施例中，此些凹槽的位置對應如第1B圖所示的溝槽結構103的位置。此些凹槽在磊晶層102中的深度(例如沿第一方向D1)等於後續形成的溝槽結構103在磊晶層102中(例如沿第一方向D1)的深度Dp。

再者，在一些實施例中，上述蝕刻製程包括一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。另外，可以理解的是，凹槽與在其中形成的溝槽結構103的尺寸、形狀以及位置僅為例示說明之用，並非用以限制本發明的實施例。

根據一些實施例，在形成凹槽之後，可通過灰化製程(ashing process)製程、濕式蝕刻製程(例如酸蝕)、或是其他可接受的製程，以將上述遮罩去除。去除遮罩後，可以選擇性的進行一清潔製程，以清除殘留物。

在一些實施例中，形成凹槽之後，可在磊晶層102的頂表面102a上共形的沉積(conformably deposite)一絕緣材料(未示出)，且此絕緣材料沉積在凹槽的側壁和底表面上如同一襯層(liner layer)。

實施例提出的溝槽結構103可以電性耦接至源極或是閘極，因此上述絕緣材料可根據實際應用時溝槽結構103的耦接情形做適當選擇。

在溝槽結構103電性耦接至源極的一些實施例中，上述絕緣材料可為氧化矽、氧化鍺、其它合適的半導體氧化物材料、或前述材料的組合。在一些示例中，可透過一氧化製程(oxidation process)，以在凹槽的側壁和底表面上以及在磊晶層102的頂表面102a上等向性的形成(isotropically formed)絕緣材料。在一些實施例中，氧化製程可以是熱氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合適的製程。在一些實施例中，還可以選擇性的對絕緣材料進行一熱製程，以增加絕緣材料的緻密度。在一些實施例中，前述的熱製程可以是快速熱退火(rapid thermal annealing；RTA)製程。

在溝槽結構103電性耦接至閘極的一些實施例中，亦即溝槽結構103做為溝槽式閘極(trench gate)結構，上述絕緣材料可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)之介電材料、或前述材料的組合。在一些實施例中，可通過一沉積製程，以在凹槽的側壁和底表面上以及在磊晶層102的頂表面102a上形成絕緣材料，前述沉積製程例如是一等向性沉積製程(isotropical deposition process)，且可以是一物理氣相沉積(PVD)製程、一化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、其他合適的沉積製程、或前述製程之組合。

之後，依據一些實施例，可通過一沉積製程，於絕緣材料的上方沉積一導電材料(未示出)，且導電材料填滿凹槽中絕緣材料以外的空間。並且可以選擇性的對導電材料進行一熱製程，例如一退火製程。在一些實施例中，導電材料可以是單層或多層結構，且由非晶矽、多晶矽、或前述材料之組合所形成。在一些示例中，上述沉積製程可為物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或是前述製程之組合。

接著，去除部分的絕緣材料和部分的導電材料，以形成如第1B圖所示的溝槽結構103。

在一些示例中，上述去除部分的絕緣材料和部分的導電材料的步驟可以(但不限於)包含：以一平坦化製程去除位於磊晶層102的頂表面102a上方的導電材料的過量部分和絕緣材料的過量部分，以暴露出磊晶層102的頂表面102a。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。

在上述去除步驟後，絕緣材料的留下部分成為絕緣層104，導電材料的留下部分則成為導電部105，導電部105與磊晶層102之間係以絕緣層104分隔開。在一些示例中，平坦化製程後，導電部105位於絕緣層104上，且導電部105的頂表面105a及絕緣層104的頂表面104a係與磊晶層102的頂表面102a大致上共平面。

在一些實施例中，導電部105可以選擇性的包含第一導電類型的摻雜物。在此示例中，第一導電類型是n型。在一些實施例中，導電部105的摻雜物可為磷或其他合適的摻雜物。根據一些實施例，若溝槽結構103後續與閘極電性連接，則溝槽結構103的導電部105除了可以降低導通電阻，其具有第一導電類型的導電部105也可以進一步加強降低表面電場(reduced surface filed；RESURF)的效果。

在形成溝槽結構103後，參照第1C圖，根據一些實施例，形成一井區106於磊晶層102中，且此井區106具有與磊晶層102不同的導電類型，例如第二導電類型，在此示例中，井區106為p型(又可稱p型基體區域(p-body region))。再者，溝槽結構103在磊晶層102中的深度(例如沿第一方向D1)是大於井區106在磊晶層102中的深度(例如沿第一方向D1)。更具體的說，溝槽結構103的底表面103b(即介電層104的底表面104b)是比井區106的底表面106b更接近基底100。在一些實施例中，井區106的摻雜濃度在大約1E16 atoms/cm ³至大約1E18 atoms/cm ³的範圍之間。根據一些實施例，井區106表面可做為一半導體裝置的通道區。

再者，根據一些實施例中，所形成的井區106的一側係與溝槽結構103接觸，井區106的另一側和底部則被磊晶層102的部分覆蓋。例如，井區106的第一側壁106s1接觸溝槽結構103。換言之，在形成井區106後，溝槽結構103的第一側103s1(即絕緣層104的第一外壁104s1)沿著井區106的第一側壁106s1於磊晶層102中延伸。

根據一些實施例，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自磊晶層102的頂表面102a摻雜，以在磊晶層102中形成如第1C圖所示的井區106。因此，井區106是自磊晶層102的頂表面102a向下摻雜至磊晶層102的一特定深度。在一示例中，可在磊晶層102的頂表面102a上方沉積一氧化物硬質遮罩材料層(oxide hardmask material layer)(未示出)，然後在此氧化物硬質遮罩材料層上形成對應井區106位置的一圖案化光阻(patterned PR)、根據此圖案化光阻對氧化物硬質遮罩材料層進行蝕刻以形成一氧化物硬質遮罩、去除圖案化光阻、根據形成的氧化物硬質遮罩對磊晶層102進行摻雜，以在磊晶層102中形成井區106，之後去除氧化物硬質遮罩。注意的是，雖然第1C圖的剖面視角無法示出，但各個井區106是在第一方向D1、第二方向D2和第三方向D3上延伸的一摻雜區域。

再者，根據一些實施例，在井區106以外和下方的磊晶部分則為一飄移區(drift region)R _D，此飄移區R _D具有第一導電類型(例如n型)，且與井區106的第二側壁106s2和底表面106b接觸，如第1C圖所示。在此示例中，井區106與飄移區R _D直接接觸溝槽結構103，例如直接接觸絕緣層104。井區106與飄移區R _D係通過溝槽結構103的絕緣層104而與導電部105分隔開來。更具體的說，如第1C圖所示，井區106的第一側壁106s1接觸溝槽結構103的第一側103s1的上方部分103s1 _U，飄移區R _D則接觸溝槽結構103的第一側103s1的下方部分103s1 _L。在一些實施例的製程中，自磊晶層102的上方俯視，定義井區106的遮罩(在第二方向D2和第三方向D3上延伸，未示出)與定義溝槽結構103的遮罩(在第二方向D2和第三方向D3上延伸，未示出)係在第二方向D2上部分重疊，使後續製得的井區106接觸溝槽結構103的第一側103s1。

接著，根據一些實施例，例如自井區106的頂表面106a(即，磊晶層102的頂表面102a)在井區106中摻雜，以在井區106中形成第一重摻雜部(first heavily doped portions)108。在一些實施例中，此些第一重摻雜部108的一側係與鄰近的溝槽結構103接觸，例如第一重摻雜部108直接接觸溝槽結構103的絕緣層104。

在一示例中，此些第一重摻雜部108具有與磊晶層102相同的導電類型，例如第一導電類型。在此示例中，第一重摻雜部108為n型。在一些實施例中，第一重摻雜部108的摻雜濃度是大於磊晶層102的摻雜濃度。在一些實施例中，此些第一重摻雜部108的摻雜濃度在大約1E18 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。

根據一些實施例，可通過沉積製程、微影圖案化製程、蝕刻製程以及佈植(implantation)製程，自磊晶層102的頂表面102a摻雜，以在井區106中形成第一重摻雜部108。在一示例中，可在磊晶層102的頂表面102a上方沉積一氧化物硬質遮罩材料層(oxide hardmask material layer)(未示出)，然後在此氧化物硬質遮罩材料層上形成對應第一重摻雜部108位置的一圖案化光阻(patterned PR)、根據此圖案化光阻對氧化物硬質遮罩材料層進行蝕刻以形成一氧化物硬質遮罩、去除圖案化光阻、根據形成的氧化物硬質遮罩對磊晶層102進行摻雜，以在井區106中形成第一重摻雜部108，之後去除氧化物硬質遮罩。

之後，參照第1D圖，根據一些實施例，於磊晶層102的頂表面102a上形成平面式的閘極結構110，且此些閘極結構110對應於下方的井區106。更具體的說，此些閘極結構110中，各個閘極結構110是跨設在對應的井區106、井區106中的第一重摻雜部108以及部分的飄移區R _D之上。

一些實施例中，閘極結構110包括閘極介電層111和位於閘極介電層111上方的閘極電極112。閘極介電層111可以是氧化矽或其它合適的介電材料。閘極電極112可以包括多晶矽或其它合適的導電材料。可以通過一沉積製程(例如物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程)、或是一熱氧化製程，以在磊晶層102上形成一介電材料層(未示出)。之後，在介電材料層上沉積一導電材料(未示出)，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或其他合適的製程。接著，可以通過微影製程及蝕刻製程，以圖案化上述介電材料層以及上述導電材料，以形成閘極結構110的閘極介電層111和閘極電極112。

根據一些實施例，如第1D圖所示，在形成閘極結構110之後，在磊晶層102上形成一層間介電(interlayered dielectric；ILD)層113。更具體的說，層間介電層113形成於磊晶層102的頂表面102a上，並且覆蓋閘極結構110、第一重摻雜部108和溝槽結構103。

在一些實施例中，層間介電層113可以是氧化矽、或其它合適的低介電常數(low-k)介電材料、或前述材料的組合。在一些實施例中，層間介電層113的材料不同於溝槽結構103的絕緣層104的材料。在一些其他的實施例中，層間介電層113的材料相同於溝槽結構103的絕緣層104的材料。再者，可以通過一沉積製程將層間介電層113沉積在磊晶層102的上方。在一些實施例中，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或前述之組合。

之後，參照第1E圖，根據一些實施例，去除層間介電層113的一部份、第一重摻雜部108的一部份和井區106的一部份，以形成接觸孔(contact hole)114，其中接觸孔114的底部114b係暴露出井區106。更具體的說，在去除步驟後，所形成的接觸孔114係暴露出第一重摻雜部108和井區106。再者，所形成的接觸孔114是位於閘極結構110和溝槽結構103之間。

依據一些實施例，可以通過一微影圖案化製程及蝕刻製程，以形成接觸孔114。在一示例中，在磊晶層102的上方沉積一層間介電材料(未示出)後，例如以一個或多個蝕刻製程，以去除層間介電層113的一部份、第一重摻雜部108的一部份和井區106的一部份，而形成接觸孔114。在一些實施例中，上述微影圖案化製程包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烘烤)、其他合適的製程、或前述製程之組合。在一些實施例中，上述蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程、或前述製程的組合。

根據本揭露的一些實施例的半導體裝置，形成接觸孔114後，第一重摻雜部108的留下部分可做為一實施例的半導體裝置的源極區域(source region)。

值得注意的是，在一些實施例中，如第1E圖所示，接觸孔114還暴露出鄰近的溝槽結構103的絕緣層104，亦即接觸孔114與溝槽結構103之間(沿著第二方向D2)並不具有第一重摻雜部108的任何部分，但是本揭露並不以此為限制。在一些其他的實施例中，接觸孔114也可以與鄰近的溝槽結構103相隔開一距離(未示出)，亦即接觸孔114與溝槽結構103之間(沿著第二方向D2)具有一部分的第一重摻雜部108。在傳統的半導體裝置中，垂直導電溝槽是與井區(例如p型基體區)相隔開一距離，即垂直導電溝槽與井區之間(沿著第二方向D2)有磊晶部分(飄移區)相隔開來。相較於傳統半導體裝置，根據實施例的半導體裝置，無論是接觸孔114暴露出鄰近的溝槽結構103或是與溝槽結構103間隔開的兩種實施態樣，由於接觸孔114是位於閘極結構110和溝槽結構103之間，井區106鄰接溝槽結構103，且飄移區R _D是在井區106之外，因此接觸孔114與溝槽結構103之間(沿著第二方向D2)皆不具有飄移區R _D的任何磊晶部分。

之後，仍參照第1E圖，根據一些實施例，可通過接觸孔114的底部(例如底表面114b和一部分的側壁)進行一離子佈植製程，以在井區106中形成第二重摻雜部(second heavily doped portions)115。在一些實施例中，第二重摻雜部115位於接觸孔114的底部周圍，且此些第二重摻雜部115鄰近溝槽結構103和第一重摻雜部108(例如位於第一重摻雜部108之下)。在此一示例中，此些第二重摻雜部115的一側係物理性接觸鄰近的溝槽結構103，例如第二重摻雜部115直接接觸溝槽結構103的絕緣層104。

再者，在一些實施例中，此些第二重摻雜部115具有與井區106相同的導電類型，例如第二導電類型。在此示例中，第二重摻雜部115為p型。在一些實施例中，第二重摻雜部115的摻雜濃度是大於井區106的摻雜濃度。在一些實施例中，此些第二重摻雜部115的摻雜濃度在大約1E18 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。根據一些實施例的半導體裝置，第二重摻雜部115的形成可以使後續形成的接觸插塞116(第1F圖)和井區106之間形成良好的歐姆接觸(ohmic contact)。

之後，參照第1F圖，根據一些實施例，在接觸孔114中形成接觸插塞(contact plug)116。沿著第二方向D2，各個接觸插塞116位於閘極結構110和溝槽結構103之間，且接觸插塞116的底部接觸第二重摻雜部115。

再者，在一些實施例中，接觸插塞116係直接接觸鄰近的溝槽結構103。在一些其他的實施例中，接觸插塞116係與溝槽結構103間隔開來。根據本揭露的實施例，接觸插塞116與鄰近的溝槽結構103之間(沿著第二方向D2)並不具有飄移區R _D的任何磊晶部分。

再者，根據一些實施例，接觸插塞116與井區106電性連接，以及與第一重摻雜部108電性連接。此示例中，接觸插塞116和井區106通過第二重摻雜部115而更良好的電性連接。再者，根據一些實施例，接觸插塞116與閘極結構110彼此相隔開來，例如兩著在橫向(例如第二方向D2)上是相隔一間距。在第一重摻雜部108做為半導體裝置10的源極區域的實施例中，接觸插塞116又可稱為源極接觸件(source contacts)。

在一些實施例中，接觸插塞116包括接觸阻障層(contact barrier layer)117和接觸導電層(contact conductive layer)118。接觸阻障層117形成於接觸孔114的側壁和底部而為一阻障襯層(barrier liner)，接觸導電層118則填滿接觸孔114中剩餘的空間。在此示例中，如第1F圖所示，接觸插塞116的頂表面(包括接觸阻障層117的頂表面和接觸導電層118的頂表面)係與層間介電層113的頂表面大致上共平面。

在一些示例中，可通過沉積製程以於層間介電層113上形成一阻障材料(未示出)，且阻障材料等向性的沉積(isotropically deposited)於接觸孔114中；再於阻障材料層的上方沉積一導電材料(未示出)，且導電材料填滿接觸孔114中剩餘的空間。接著，例如以蝕刻方式或其他合適方式去除層間介電層113上方的導電材料和阻障材料的過量部分，以在接觸孔114中形成接觸阻障層117和接觸導電層118。

在一些實施例中，接觸阻障層117的材料可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭 (TaN)、鈷(Co)、鈷鎢磷化物(CoWP)、釕(Ru)、三氧化二鋁(Al ₂O ₃)、氧化鎂(MgO)、氮化鋁(AlN)、五氧化二鉭(Ta ₂O ₅)、二氧化矽(SiO ₂)、二氧化鉿(HfO ₂)、二氧化鋯(ZrO ₂)、氟化鎂(MgF ₂)、氟化鈣(CaF ₂)、其他合適的阻障材料、或是前述材料之組合。在一些實施例中，可藉由化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、其他合適的製程、或前述製程之組合而形成接觸阻障層117。

在一些實施例中，接觸導電層118可以是一層或多層結構，其導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、矽化鎳(nickel silicide；NiSi)、矽化鈷(cobalt silicide；CoSi)、碳化鉭(tantulum carbide；TaC)、矽氮化鉭(tantulum silicide nitride；TaSiN)、碳氮化鉭(tantalum carbide nitride；TaCN)、鋁化鈦(titanium aluminide；TiAl)，鋁氮化鈦(titanium aluminide nitride；TiAlN)、其他合適的金屬、或前述材料之組合。再者，在一些實施例中，可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的製程、或前述製程之組合而形成此導電材料。

之後，在形成接觸插塞116後，進行其他部件的後續製程。根據一些實施例，係於層間介電層113和接觸插塞116的上方形成一金屬層(未示出)。金屬層覆蓋接觸插塞116，並與接觸插塞116物理性和電性接觸，因此金屬層通過接觸插塞116而與第一重摻雜部108、第二重摻雜部115和井區106電性連接。

在一些實施例中，金屬層可包含銅、銀、金、鋁、鎢、其他合適的金屬材料、或前述材料之組合。在一些實施例中，金屬層的材料相同於接觸插塞116的材料。在一些其他實施例中，金屬層的材料不同於接觸插塞116的材料。依據一些實施例，可透過沉積製程在接觸插塞116上形成金屬層。在一些實施例中，上述沉積製程可為物理氣相沉積製程、化學氣相沉積製程、其他合適的製程或前述之組合。在形成上述金屬層之後，完成一半導體裝置10的製程。

根據一些實施例，此金屬層可做為一半導體裝置10的頂部金屬，以與做為源極區域的第一重摻雜部108電性連接，因此又可稱為源極金屬層(source metal layer)。

根據上述一些實施例，如第1F圖所示出的兩個單元(cells)中，各個單元(cell)的部件係呈不對稱配置(asymmetric configuration)。例如，在以單元間距(cell pitch)CPH1定義範圍的各個單元中，井區103是與第一重摻雜部108、第二重摻雜部115、閘極結構110和接觸插塞116都設置於溝槽結構103的同一側，而溝槽結構103的另一相對側則僅有飄移區R _D。換言之，在如第1F圖所示的一些實施例中，溝槽結構103的第一側103s1的上方接觸到第二導電類型(例如p型)的部件(例如井區106和重摻雜部115)，第一側103s1的下方接觸第一導電類型(例如n型)的部件(飄移區R _D)；溝槽結構103的第二側103s2則接觸第一導電類型(例如n型)的部件(飄移區R _D)而沒有接觸任何第二導電類型(例如p型)的部件。

然而，本揭露並不以上述不對稱配置的示例為限制。根據一些其他的實施例，各個單元的部件對稱配置(symmetric configuration)亦可以改善所形成的半導體裝置的電性表現。

第2圖是根據本揭露的一些實施例中，一種半導體裝置20的剖面示意圖。其中所示出的一個單元(cell)所包含的部件是呈對稱配置(asymmetric configuration)。例如，在以單元間距CPH2定義範圍的一個單元中，溝槽結構103的相對兩側具有對稱設置的井區、重摻雜部、閘極結構和接觸插塞。第2圖中與第1F圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容。

參照第2圖，根據一些實施例，在具有第一導電類型(例如n型)的一基底100上磊晶成長具有同樣導電類型(例如n型)的半導體材料，以形成一磊晶層102。基底100和磊晶層102的配置、材料和製法的細節，可參照上述第1A圖相關內容的說明，在此不重述。

之後，根據一些實施例，在磊晶層102中形成複數個溝槽結構(trench structures)103、213和223。溝槽結構103包括一絕緣層104和一導電部105，其中絕緣層104包覆導電部105的側壁105s和底部105b。溝槽結構103的配置、材料和製法的細節，可參照上述第1B圖相關內容的說明，在此不重述。

類似的，溝槽結構213包括絕緣層214和導電部215，其中絕緣層214包覆導電部215的側壁和底部；溝槽結構223包括絕緣層224和導電部225，其中絕緣層224包覆導電部225的側壁和底部。溝槽結構213和223的配置、材料和製法的細節，可參照上述第1B圖溝槽結構103的相關內容說明，在此不重述。

在形成溝槽結構103後，根據一些實施例，於磊晶層102中形成第一井區1061和第二井區1062，且第一井區1061和第二井區1062自磊晶層102的頂表面102a延伸至磊晶層102中。如第2圖所示，第一井區1061鄰接溝槽結構103的第一側103s1，第二井區1062鄰接溝槽結構103的第二側103s2，其中第二側103s2相對於第一側103s1。再者，第一井區1061和第二井區1062具有與磊晶層102不同的導電類型，例如第二導電類型，在此示例中，第一井區1061和第二井區1062為p型，且又可稱p型基體區域(p-body regions)。再者，溝槽結構103在磊晶層102中(例如沿第一方向D1)的深度是大於第一井區1061和第二井區1062在磊晶層102中(例如沿第一方向D1)的深度。在一些實施例中，第一井區1061和第二井區1062的摻雜濃度在大約1E16 atoms/cm ³至大約1E18 atoms/cm ³的範圍之間。

再者，根據一些實施例中，所形成的各井區的一側是與溝槽結構103接觸，另一側和底部則被磊晶層102的部分所覆蓋。例如，第一井區1061的第一側壁1061s1接觸溝槽結構103的第一側103s1，第二井區1062的第一側壁1062s1接觸溝槽結構103的第二側103s2。換言之，在形成第一井區1061和第二井區1062後，溝槽結構103的第一側103s1沿著第一井區1061的第一側壁106s1於磊晶層102中延伸，溝槽結構103的第二側103s2沿著第二井區1062的第一側壁1062s1於磊晶層102中延伸。

再者，在此示例中，第一井區1061與飄移區R _D分別直接接觸溝槽結構103(例如絕緣層104)的第一側103s1的上方部分和下方部分。類似的，第二井區1062與飄移區R _D分別直接接觸溝槽結構103(例如絕緣層104)的第二側103s2的上方部分和下方部分。因此，溝槽結構103的兩側(e.g.第一側103s1和第二側103s2)各接觸具有第二導電類型(例如p型)的井區以及具有第一導電類型(例如n型)的飄移區R _D。

上述第一井區1061和第二井區1062的配置、材料和製法的細節，可參照上述第1C圖關於井區106的內容說明，在此不再重述。

接著，根據一些實施例，自磊晶層102的頂表面102a在第一井區1061和第二井區1062中進行摻雜，以分別在第一井區1061和第二井區1062中形成第一重摻雜部1081和第三重摻雜部1082。在一些實施例中，第一重摻雜部1081的一側係接觸鄰近的溝槽結構103的第一側103s1，第三重摻雜部1082的一側係接觸鄰近的溝槽結構103的第二側103s2。再者，第一重摻雜部1081和第三重摻雜部1082通過溝槽結構103的絕緣層104而與溝槽結構103的導電部105分隔開。

在一示例中，第一重摻雜部1081和第三重摻雜部1082具有與磊晶層102相同的第一導電類型，例如n型。在一些實施例中，第一重摻雜部1081和第三重摻雜部1082的摻雜濃度是大於磊晶層102的摻雜濃度。在一些實施例中，此些第一重摻雜部1081和第三重摻雜部1082的摻雜濃度在大約1E18 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。

上述第一重摻雜部1081和第三重摻雜部1082的配置、材料和製法的細節，可參照上述第1C圖關於第一重摻雜部108的內容說明，在此不再重述。

之後，參照第1D圖，根據一些實施例，於磊晶層102的頂表面102a上方形成平面式的第一閘極結構1101和第二閘極結構1102。且第一閘極結構1101對應於下方的第一井區1061，第二閘極結構1102對應於下方的第二井區1062。更具體的說，第一閘極結構1101是跨設在對應的第一井區1061、第一重摻雜部1081以及部分的飄移區R _D之上；第二閘極結構1102是跨設在對應的第二井區1062、第三重摻雜部1082以及部分的飄移區R _D之上。

在一些實施例中，第一閘極結構1101包括第一閘極介電層1111和位於第一閘極介電層1111上方的第一閘極電極1121。第二閘極結構1102包括第二閘極介電層1112和位於第二閘極介電層1112上方的第二閘極電極1122。上述第一閘極結構1101和第二閘極結構1102的配置、材料和製法的細節，可參照上述第1D圖關於閘極結構110的內容說明，在此不再重述。

根據一些實施例，在形成第一閘極結構1101和第二閘極結構1102之後，在磊晶層102上方形成一層間介電(ILD)層113。更具體的說，層間介電層113形成於磊晶層102的頂表面102a上，並且覆蓋第一閘極結構1101、第二閘極結構1102、第一重摻雜部1081、第三重摻雜部1082以及溝槽結構103、213和223。上述層間介電層113的配置、材料和製法的細節，可參照上述第1D圖關於閘極結構110的內容說明，在此不再重述。

之後，根據一些實施例，在溝槽結構103的兩側且分別對應第一重摻雜部1081、第三重摻雜部1082處各形成一接觸孔。例如，去除層間介電層113的一部份、第一重摻雜部1081的一部份和第一井區1061的一部份，以在第一閘極結構1101和溝槽結構103之間形成第一接觸孔(未示出)，其中第一接觸孔的底部係暴露出第一井區1061。並且，同時去除層間介電層113的一部份、第三重摻雜部1082的一部份和第二井區1062的一部份，以在第二閘極結構1102和溝槽結構103之間形成第二接觸孔(未示出)，其中第二接觸孔的底部係暴露出第二井區1062。

根據本揭露的一些實施例的半導體裝置，形成第一接觸孔和第二接觸孔之後，第一重摻雜部1081的留下部分和第三重摻雜部1082的留下部分可做為一對稱型的半導體裝置的源極區域(source regions)。上述第一接觸孔和第二接觸孔的配置和製法的細節，可參照上述第1E圖關於接觸孔114的內容說明，在此不再重述。

之後，根據一些實施例，可通過第一接觸孔和第二接觸孔的底部進行一離子佈植製程，以分別在第一井區1061中形成第二重摻雜部(second heavily doped portions)1151以及在第二井區1062中形成第四重摻雜部(fourth heavily doped portions)1152。在一些實施例中，第二重摻雜部1151位於第一接觸孔的底部周圍，且此些第二重摻雜部1151鄰近溝槽結構103和第一重摻雜部1081(例如第二重摻雜部1151位於第一重摻雜部1081之下)；第四重摻雜部1152位於第二接觸孔的底部周圍，且此些第四重摻雜部1152鄰近溝槽結構103和第三重摻雜部1082(例如第四重摻雜部1152位於第三重摻雜部1082之下)。在此一示例中，第二重摻雜部1151係物理性接觸鄰近的溝槽結構103的第一側103s1，第四重摻雜部1152係物理性接觸鄰近的溝槽結構103的第二側103s2。第二重摻雜部1151和第四重摻雜部1152例如直接接觸溝槽結構103的絕緣層104。

再者，在一些實施例中，第二重摻雜部1151和第四重摻雜部1152具有與井區106相同的第二導電類型，例如p型。在一些實施例中，第二重摻雜部1151的摻雜濃度是大於第一井區1061的摻雜濃度，第四重摻雜部1152的摻雜濃度是大於第二井區1062的摻雜濃度。在一些實施例中，第二重摻雜部1151和第四重摻雜部1152的摻雜濃度在大約1E18 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。根據一些實施例的半導體裝置，第二重摻雜部1151和第四重摻雜部1152的形成可以使後續形成的接觸插塞與井區之間形成良好的歐姆接觸(ohmic contact)。

上述第二重摻雜部1151和第四重摻雜部1152的配置、材料和製法的細節，可參照上述第1E圖關於第二重摻雜部115的內容說明，在此不再重述。

之後，根據一些實施例，在第一接觸孔和第二接觸孔中分別形成第一接觸插塞(first contact plug)1161和第二接觸插塞(second contact plug)1162。沿著第二方向D2，第一接觸插塞1161位於第一閘極結構1101和溝槽結構103之間，第二接觸插塞1162位於第二閘極結構1102和溝槽結構103之間。在此一示例中，第一接觸插塞1161的底部接觸第二重摻雜部1151，第二接觸插塞1162的底部接觸第四重摻雜部1152。再者，根據此實施例，第一接觸插塞1161與溝槽結構103之間(沿著第二方向)不具有飄移區R _D的部分，第二接觸插塞1162與溝槽結構103之間(沿著第二方向)不具有飄移區R _D的部分。

在一些實施例中，第一接觸插塞1161包括在第一接觸孔中如同一襯層的第一接觸阻障層(first contact barrier layer)1171，以及填滿第一接觸孔剩餘空間的第一接觸導電層(first contact conductive layer)1181。第二接觸插塞1162包括在第二接觸孔中如同一襯層的第二接觸阻障層(second contact barrier layer)1172，以及填滿第二接觸孔剩餘空間的第二接觸導電層(second contact conductive layer)1182。

再者，根據一些實施例，第一接觸插塞1161與第一井區1061和第一重摻雜部1081電性連接；第二接觸插塞1162與第二井區1062和第二重摻雜部1082電性連接。在第一重摻雜部1081和第二重摻雜部1082做為半導體裝置的源極區域的示例中，第一接觸插塞1161和第二接觸插塞1162又可分別稱為第一源極接觸件(first source contact)和第二源極接觸件。

上述第一接觸插塞1161和第二接觸插塞1162的配置、材料和製法的細節，可參照上述第1F圖關於接觸插塞116的內容說明，在此不再重述。

根據一些實施例，如第2圖所示的半導體裝置，若以溝槽結構103為一對稱中心，位於溝槽結構103同一側的第一井區1061、第一閘極結構1101、第一重摻雜部1081、第二重摻雜部1151和第一接觸插塞1161，是分別與位於溝槽結構103另一側的第二井區1062、第二閘極結構1102、第三重摻雜部1082、第四重摻雜部1152和第二接觸插塞1162對稱設置，且在單元間距CPH2定義的範圍內的上述部件係共同構成一對稱單元(symmetric cell)。

不論是上述一些實施例所提出的部件不對稱配置(asymmetric configuration)的半導體裝置(第1F圖)或是一些其他實施例所提出的部件對稱配置(symmetric configuration)的半導體裝置(第2圖)，都可以改善半導體裝置的電性表現。

值得注意的是，雖然如第2圖所示的半導體裝置中，一個單元包含有兩個通道，但是其單元間距(cell pitch)CPH2也是如第1F圖所示出的單元間距CPH1的二倍，因此兩種態樣的半導體單元在特性導通電阻方面具有同樣良好的電性表現。

再者，根據本揭露的一些實施例，不論是部件不對稱配置的半導體裝置(第1F圖)或是部件對稱配置的半導體裝置(第2圖)，溝槽結構103的導電部105可電性連接至閘極結構110。可以通過半導體裝置中的其他內連線(未示出)使得導電部105與閘極電極112耦接。或者，也可以通過設置引腳於導電部105，在封裝階段再以銲線接合(wire bonding)的方式與閘極結構110完成電性連接。

再者，根據本揭露的一些實施例，不論是部件不對稱配置的半導體裝置(第1F圖)或是部件對稱配置的半導體裝置(第2圖)，溝槽結構103的導電部105可電性連接至源極端(source terminal)。可以經由半導體裝置中的其他內連線(未示出)使得溝槽結構103的導電部105與第一重摻雜部108(源極區域)和接觸插塞116(源極接觸件)電性連接。或者，也可以通過設置引腳於導電部105，在封裝階段再以銲線接合(wire bonding)的方式與第一重摻雜部108(源極區域)和接觸插塞116(源極接觸件)完成電性連接。

再者，不論是上述一些實施例所提出的部件不對稱配置(asymmetric configuration)的半導體裝置(第1F圖)或是上述一些實施例所提出的部件對稱配置(symmetric configuration)的半導體裝置(第2圖)，都可以依照應用元件的條件需求，通過適當的電路連接而使實施例的半導體裝置適合應用於低頻率或是高頻率操作要求之電路系統。例如，在一些實施例中，溝槽結構103的導電部105電性連接到閘極結構110 ，雖然產生較高的閘極-汲極電容(Cgd)，但是導通電阻比較低，因此一般適合低頻率操作要求之電路系統的應用。在一些實施例中，溝槽結構103的導電部105電性連接到源極端，雖然導通電阻較高，但是閘極-汲極電容(Cgd)比較低，因此一般適合高頻率操作要求之電路系統的應用。

再者，根據本揭露的一些實施例，一種半導體結構可能包含複數個單元(cells)以並聯方式設置，其中這些單元的溝槽結構103的導電部105可以全部與源極端電性連接或是全部與閘極結構110電性連接，也可以一部分的溝槽結構103的導電部105與源極端電性連接，其餘部分的溝槽結構103的導電部105與閘極結構110電性連接。因此，應用實施例提出的半導體裝置時，可以依應用條件需求而彈性的配置與設計。

本揭露亦對傳統的半導體裝置和一些實施例的半導體裝置提出電性模擬。根據模擬結果可以證明實施例確實有效改善半導體裝置的電子特性表現。電性模擬說明如下。

第3圖為一傳統半導體裝置的剖面示意圖。第3圖中與第1F、2圖相同或相似的部件係使用相同或相似之參考號碼，且可參照上述實施例中關於該些部件之內容，在此不多贅述。

如第3圖所示的半導體裝置30，在基底300上成長的磊晶層302中形成多個溝槽結構313，且在一個單元(以單元間距CPH0定義的範圍)所包含的兩個溝槽結構313之間設置一井區306，其中井區306周圍包括底部以及兩側到鄰近的溝槽結構313之間是漂移區R _D。半導體裝置30還包括兩個閘極電極310(包括閘極介電層311和閘極電極312)在井區306上方、一接觸插塞316在閘極電極310之間、第一重摻雜部1081和第三重摻雜部1082(具有第一導電類型，例如n型；做為源極區域)在接觸插塞316的兩側、以及第二重摻雜部315(具有第二導電類型，例如p型)在接觸插塞316的底部。其中，溝槽結構313可以電性連接閘極結構310(以做為場板結構)，或者可以電性連接源極區域(第一重摻雜部1081和第三重摻雜部1082)。第3圖的部件的配置、材料和製法的細節，可參照上述第1A~1F圖的內容說明，在此不再重述。

在此模擬實驗中，以如第1F圖所示之實施例的半導體裝置和如第3圖所示之傳統的半導體裝置，進行多項相關電性模擬測試。

＜靜態特性模擬 (Static Characteristic Simulation)＞

首先，對傳統的半導體裝置和實施例的半導體裝置進行靜態特性模擬。第4圖是顯示各個半導體裝置在不同的崩潰電壓(breakdown voltage)下所對應的特性導通電阻(Ron,sp；單位mΩ-mm ²)的模擬結果。第4圖亦為可用於評估裝置性能的巴利加品質因素(Baliga figure of merit；BFOM)與特性導通電阻的關係。

第4圖中，線段1代表傳統半導體裝置的溝槽結構電性連接源極(tie-to-source；TS)時(簡稱傳統TS結構)，崩潰電壓與特性導通電阻的關係；線段2代表傳統半導體裝置的溝槽結構電性連接閘極(tie-to-gate；TG)時(簡稱傳統TG結構)，崩潰電壓與特性導通電阻的關係；線段3代表實施例的半導體裝置的溝槽結構電性連接源極(TS)時(簡稱實施例TS結構)，崩潰電壓與特性導通電阻的關係；線段4代表實施例的半導體裝置的溝槽結構電性連接閘極(TG)時(簡稱實施例TG結構)，崩潰電壓與特性導通電阻的關係。

根據第4圖的模擬結果，線段2(傳統TG結構)相較於線段1(傳統TS結構)具有較緩的曲線斜率，且線段4(實施例TG結構)相較於線段3(實施例TS結構)也具有較緩的曲線斜率。因此，不論是在較低的崩潰電壓下或是較高的崩潰電壓下，傳統TG結構相較於傳統TS結構是具有較低的特性導通電阻，實施例TG結構相較於實施例TS結構也是具有較低的特性導通電阻。這代表不論是傳統半導體裝置或是實施例的半導體裝置，溝槽結構電性連接閘極(TG) 時，崩潰電壓和導通電阻之間有比較好的性能權衡折衷(trade off)電子特性。

另外，根據第4圖的模擬結果，在相同的崩潰電壓下，線段3(實施例TS結構)相較於線段1(傳統TS結構)具有更低的特性導通電阻。例如，根據一模擬結果，在崩潰電壓BV-1下，相較於線段1(傳統TS結構)的特性導通電阻，線段3(實施例TS結構)的特性導通電阻降低了大約29%。

根據第4圖的模擬結果，在相同的崩潰電壓下，線段4(實施例TG結構)相較於線段2(傳統TG結構)具有更低的特性導通電阻。例如，根據一模擬結果，在崩潰電壓BV-1下，相較於線段2(傳統TG結構)的特性導通電阻，線段4(實施例TG結構)的特性導通電阻降低了大約18%。

另外，根據第4圖的模擬結果，在相同的特性導通電阻下，線段4(實施例TG結構)相較於線段2(傳統TG結構)明顯具有更高的崩潰電壓。例如，根據一模擬結果，在特性導通電阻Ron-1下，相較於線段2(傳統TG結構)的崩潰電壓BV-2，線段4(實施例TG結構)的的崩潰電壓BV-3增加了大約52%。

再者，值得注意的是，根據第4圖的模擬結果，線段2(傳統TG結構)明顯比線段1(傳統TS結構)更可以降低導通電阻，但是會犧牲元件在動態切換時的能量損耗(switching energy loss)(因為Cgd會提高很多)。然而，採用實施例的TS結構(例如線段3)，就可以達到和傳統TG結構(線段2)類似的曲線斜率，亦即具有類似的崩潰電壓與特性導通電阻的對應關係。因此，實施例的TS結構和傳統TG結構具有類似的靜態特性。

以下係以具有類似靜態特性的一實施例的TS結構和一傳統TG結構進行動態特性模擬，以觀察兩者在動態特性上的差異。

＜動態特性模擬(Dynamic Characteristic Simulation)＞

對一傳統TG結構和一實施例的TS結構進行元件開關時的動態特性模擬。例如，根據一些模擬結果，在具有近似的特性導通電阻(例如約4.43~4.35 mΩ-mm ²)的情況下，實施例的TS結構的閘極到汲極電容Cgd比起傳統TG結構的閘極到汲極電容Cgd大幅度地下降了大約96%。因此，比起傳統TG結構，實施例的TS結構在高頻品質因素(HF-FOM，即Cgd與導通電阻的乘積)方面也是大幅度地改善了大約96%。

再者，第5A圖是一傳統的TG結構和一實施例的TS結構在關閉(turn off)狀態時，閘極電壓(Vg)隨時間變化的模擬結果。第5B圖是一傳統的TG結構和一實施例的TS結構在開啟(turn on)狀態時，閘極電壓(Vg)隨時間變化的模擬結果。從第5A、5B圖可看出，相較於傳統TG結構(線段2)，實施例的TS結構(線段3)可以更快速的關閉或開啟，代表元件具有更快的響應時間(response time)。例如，根據一些模擬結果，實施例的TS結構的關閉時間比起傳統的TG結構的關閉時間縮短了大約61%；根據一些模擬結果，實施例的TS結構的開啟時間比起傳統的TG結構的關閉時間縮短了大約60%。

第6A圖是一傳統的TG結構和一實施例的TS結構在關閉狀態時，汲極電壓或汲極電流(Vd/Id)隨時間變化的模擬結果。第6B圖是一傳統的TG結構和一實施例的TS結構在開啟狀態時，汲極電壓或汲極電流(Vd/Id)隨時間變化的模擬結果。其中，線段2(Vd)代表傳統TG結構的汲極電壓隨時間變化的關係曲線，線段2(Id)代表傳統TG結構的汲極電流隨時間變化的關係曲線，線段3(Vd)代表實施例的TS結構的汲極電壓隨時間變化的關係曲線，線段3(Id)代表實施例的TS結構的汲極電流隨時間變化的關係曲線。再者，將汲極電壓和汲極電流相乘，可以得到瞬間功率。

第7A圖是一傳統的TG結構和一實施例的TS結構在關閉狀態時，功率(power)隨時間變化的模擬結果。第7B圖是一傳統的TG結構和一實施例的TS結構在開啟狀態時，功率(power)隨時間變化的模擬結果。功率和時間的積分為能量，功率與時間圍繞的面積越大，表示動態切換時的能量損耗(switching energy loss)越大。從第7A、7B圖可看出，相較於傳統TG結構(線段2)，實施例的TS結構(線段3)具有更低的能量損耗。例如，根據一些模擬結果，實施例的TS結構在開啟時的能量損耗比起傳統的TG結構在開啟時的能量損耗(Eon)減少了大約68%；實施例的TS結構在關閉時的能量損耗比起傳統的TG結構在關閉時的能量損耗(Eoff)減少了大約85%。若以一次開啟和一次關閉為一個完整的操作循環，根據一些模擬結果，實施例的TS結構的比起傳統的TG結構在整體的能量損耗(Etotal =Eon+Eoff)上減少了大約80%。

因此，根據一些模擬結果，即使在靜態特性上相類似的傳統的TG結構與實施例的TS結構，在動態切換上實施例的TS結構比起傳統的TG結構具有更快的關閉和開啟速度，並且可以大幅度的減少切換能量損耗(switching energy loss)。

綜合上述，根據本揭露一些實施例所提出的半導體裝置及其形成方法，可製得包含有與基體區(例如p型井區)鄰接的溝槽結構的半導體裝置，以大幅改善半導體裝置的電性表現。再者，一些實施例的一或多個溝槽結構可以與閘極電性連接，以降低表面電場(reduced surface field；RESURF)和導通電阻，適合應用於低頻率操作要求之電路系統。並且實施例所提出的半導體裝置可以依照應用系統的條件需求進行適當的電路配置，而可以彈性的應用於低頻率系統或是高頻率統。例如，一些實施例的一或多個溝槽結構可以與源極端電性連接，以降低閘極-汲極電容(Cgd)，適合應用於高頻率元件之製作。再者，實施例所提出的半導體裝置具有大幅度改善的電子特性。例如，一些實施例的半導體裝置可以在溝槽結構與源極端電性連接(即模擬試驗中的實施例TS結構)的情況下，就可以達到與傳統的半導體裝置的溝槽結構與閘極電性連接(即模擬試驗中的傳統TG結構)極為相近的品質因素(figure of merit；FOM)，但是實施例的半導體裝置在關閉和開啟時具有更快速的響應時間(response time)，且元件開關所造成的能量損耗(switching energy loss)也大幅度的下降。

另外，根據一些實施例，可製得具有更高密度的溝槽結構的半導體裝置。例如，相較於傳統的半導體裝置(例如第3圖)，一些實施例的半導體裝置的一個單元(例如第2圖中以單元間距CPH2定義的範圍)所包含的溝槽結構數量是傳統半導體裝置的一個單元(以單元間距CPH0定義的範圍)所包含的溝槽結構數量的2倍。若溝槽結構與閘極電性連接，則密度提升的溝槽結構可以增強場板效應，達到更好的降低表面電場(RESURF)效果。並且，實施例所提出的半導體裝置中所形成的溝槽結構並不會佔用橫向(例如沿第二方向D2)的磊晶層的額外空間，因此也不會增加半導體裝置的橫向尺寸。再者，實施例所提出的半導體裝置的形成方法，可以通過簡單並且與現有製成相容的工序，即可製得具有溝槽結構的半導體裝置，毋須增加額外的光罩和製程，因此實施例的製程簡易，不需要增加額外的製造成本。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

10,20,30:半導體裝置 100,300:基底 102,302:磊晶層 103,213,223,313:溝槽結構 103s1:溝槽結構的第一側 103s2:溝槽結構的第二側 103s1 _U:上方部分 103s1 _L:下方部分 104,214,224:絕緣層 104s1:絕緣層的第一外壁 105,215,225:導電部 102a,104a,105a,106a:頂表面 104b,106b,114b:底表面 105s:側壁 105b,114b:底部 106,306:井區 1061:第一井區 1062:第二井區 106s1,1061s1:第一側壁 106s2,1062s1:第二側壁 R _D:飄移區 108,1081:第一重摻雜部 1082:第三重摻雜部 110,310:閘極結構 1101:第一閘極結構 1102:第二閘極結構 111,311:閘極介電層 1111:第一閘極介電層 1112:第二閘極介電層 112,312:閘極電極 1121:第一閘極電極 1122:第二閘極電極 113:層間介電層 114:接觸孔 115,1151,315:第二重摻雜部 1152:第四重摻雜部 116,316:接觸插塞 1161:第一接觸插塞 1162:第二接觸插塞 117:接觸阻障層 1171:第一接觸阻障層 1172:第二接觸阻障層 118:接觸導電層 1181:第一接觸導電層 1182:第二接觸導電層 CPH0,CPH1,CPH2:單元間距 D1:第一方向 D2:第二方向 D3:第三方向

第1A、1B、1C、1D、1E、1F圖是根據本揭露的一些實施例，一種半導體裝置在各個中間製造階段的剖面示意圖。第2圖是根據本揭露的一些實施例中，一種半導體裝置的剖面示意圖。第3圖為一傳統半導體裝置的剖面示意圖。第4圖是顯示各個半導體裝置在不同的崩潰電壓(breakdown voltage)下所對應的特性導通電阻(Ron,sp)的模擬結果。第5A圖是一傳統的TG結構和一實施例的TS結構在關閉狀態時，閘極電壓(Vg)隨時間變化的模擬結果。第5B圖是一傳統的TG結構和一實施例的TS結構在開啟狀態時，閘極電壓(Vg)隨時間變化的模擬結果。第6A圖是一傳統的TG結構和一實施例的TS結構在關閉狀態時，汲極電壓或汲極電流(Vd/Id)隨時間變化的模擬結果。第6B圖是一傳統的TG結構和一實施例的TS結構在開啟狀態時，汲極電壓或汲極電流(Vd/Id)隨時間變化的模擬結果。第7A圖是一傳統的TG結構和一實施例的TS結構在關閉狀態時，功率(power)隨時間變化的模擬結果。第7B圖是一傳統的TG結構和一實施例的TS結構在開啟狀態時，功率(power)隨時間變化的模擬結果。

10:半導體裝置

100:基底

102:磊晶層

103:溝槽結構

103s1:溝槽結構的第一側

103s2:溝槽結構的第二側

104:絕緣層

105:導電部

106:井區

106s1:第一側壁

106s2:第二側壁

R_D:飄移區

108:第一重摻雜部

110:閘極結構

111:閘極介電層

112:閘極電極

113:層間介電層

115:第二重摻雜部

116:接觸插塞

117:接觸阻障層

118:接觸導電層

CPH1:單元間距

D1:第一方向

D2:第二方向

D3:第三方向

Claims

一種半導體裝置，包括：一基底，具有一第一導電類型；一磊晶層，形成於該基底上，且該磊晶層具有該第一導電類型；一溝槽結構(trench structure)，自該磊晶層的頂表面延伸至該磊晶層中，該溝槽結構包括一導電部以及包覆該導電部的側壁和底部的一絕緣層；一井區，自該磊晶層的該頂表面延伸至該磊晶層中，該井區的第一側壁接觸該溝槽結構，且該井區具有一第二導電類型；其中在該井區的一側和下方為一飄移區，該飄移區具有該第一導電類型且與該井區的第二側壁和底表面接觸；一重摻雜部，形成於該井區中並自該磊晶層的該頂表面延伸至該磊晶層中，且該重摻雜部具有該第一導電類型，其中該重摻雜部做為一源極區；以及一閘極結構，形成於該磊晶層的該頂表面上，並對應該井區。
如請求項1之半導體裝置，其中該溝槽結構的一第一側係沿著該井區的該第一側壁而延伸至該磊晶層中。
如請求項2之半導體裝置，其中該井區的該第一側壁接觸該溝槽結構的該第一側的上方部分，該飄移區接觸該溝槽結構的該第一側的下方部分。
如請求項1之半導體裝置，其中該溝槽結構的該導電部的一底表面低於該井區的該底表面。
如請求項1之半導體裝置，其中該井區與該飄移區直接接觸該溝槽結構的該絕緣層。
如請求項1之半導體裝置，其中該重摻雜部係為一第一重摻雜部，且該半導體裝置更包括：一第二重摻雜部，形成於該井區中且鄰近該溝槽結構，且該第二重摻雜部具有該第二導電類型。
如請求項6之半導體裝置，更包括：一接觸插塞(contact plug)，位於該閘極結構和該溝槽結構之間，該接觸插塞的底部接觸該第二重摻雜部；其中，該接觸插塞與該溝槽結構之間不具有該飄移區的部分。
如請求項1之半導體裝置，其中該溝槽結構的該導電部係電性連接至該半導體裝置的一源極端。
如請求項1之半導體裝置，其中該溝槽結構的該導電部係與該閘極結構電性連接。
如請求項1之半導體裝置，其中該井區為第一井區且鄰接該溝槽結構的第一側，該半導體裝置更包括：一第二井區，自該磊晶層的頂表面延伸至該磊晶層中，且鄰接該溝槽結構的第二側，該第二側相對於該第一側，且該第二井區具有該第二導電類型。
如請求項10之半導體裝置，其中該溝槽結構的該第二側係沿著該第二井區的一第一側壁而延伸至該磊晶層中。
如請求項11之半導體裝置，其中該第二井區的該第一側壁接觸該溝槽結構的該第二側的上方部分，該飄移區接觸該溝槽結構的該第二側的下方部分。
如請求項10之半導體裝置，更包括：一第三重摻雜部，形成於該第二井區中且鄰近該溝槽結構的該第二側，該第三重摻雜部自該磊晶層的該頂表面延伸至該磊晶層中且具有該第一導電類型；以及一第四重摻雜部，形成於該第二井區中且鄰近該溝槽結構的該第二側，該第四重摻雜部具有該第二導電類型。
如請求項13之半導體裝置，其中該閘極結構為第一閘極結構，該半導體裝置更包括：一第二閘極結構，形成於該磊晶層的該頂表面上，並對應該第二井區；以及一第二接觸插塞(contact plug)，位於該第二閘極結構和該溝槽結構之間，該第二接觸插塞的底部接觸該第四重摻雜部；其中該第二接觸插塞與該溝槽結構之間不具有該飄移區的部分。
一種半導體結構，包含複數個如請求項1所述的半導體裝置；其中複數個溝槽結構之一或多個係電性連接至該或該些半導體裝置的一或多個源極端，其餘的該或該些溝槽結構係電性連接至該些半導體裝置的該或該些閘極結構。
一種半導體裝置的形成方法，包括：提供具有一第一導電類型的一基底；在該基底上形成具有該第一導電類型的一磊晶層；形成一溝槽結構(trench structure)自該磊晶層的頂表面向下延伸至該磊晶層中；其中該溝槽結構包括一導電部以及包覆該導電部的側壁和底部的一絕緣層；形成一井區自該磊晶層的該頂表面向下延伸至該磊晶層中，該井區的第一側壁接觸該溝槽結構，且該井區具有該第二導電類型，其中在該井區的一側和下方為一飄移區，該飄移區具有該第一導電類型且與該井區的第二側壁和底表面接觸；自該磊晶層的該頂表面在該井區中摻雜，以形成一重摻雜部，其中該重摻雜部具有該第一導電類型，且該重摻雜部接觸該溝槽結構的該絕緣層，該重摻雜部做為一源極區；以及形成一閘極結構於該磊晶層的該頂表面上，並對應於下方的該井區。
如請求項16之半導體裝置的形成方法，其中所形成的該井區的該第一側壁係接觸該溝槽結構的第一側的上方部分，該飄移區接觸該溝槽結構的該第一側的下方部分。
如請求項16之半導體裝置的形成方法，其中該溝槽結構的該導電部的一底表面低於該井區的該底表面，且該井區與該飄移區直接接觸該溝槽結構的該絕緣層。
如請求項16之半導體裝置的形成方法，在形成該閘極結構之前形成的該重摻雜部係為一第一重摻雜部，在形成該閘極結構之後，該形成方法更包括：形成一層間介電層(ILD)於該磊晶層的該頂表面上，且覆蓋該閘極結構、該第一重摻雜部和該溝槽結構；以及去除該層間介電層的一部份、該第一重摻雜區的一部份和該井區的一部份，以形成一接觸孔(contact hole)；其中該接觸孔的底部暴露出該井區。
如請求項19之半導體裝置的形成方法，更包括：通過該接觸孔在該井區中摻雜，以形成一第二重摻雜部於該接觸孔下方，該第二重摻雜部並鄰近該第一重摻雜部和該溝槽結構，且該第二重摻雜部具有該第二導電類型；在該接觸孔中形成一接觸插塞(contact plug)，該接觸插塞位於該閘極結構和該溝槽結構之間，且該接觸插塞的底部接觸該第二重摻雜部；其中該接觸插塞與該溝槽結構之間不具有該飄移區的部分。
如請求項20之半導體裝置的形成方法，其中該井區為第一井區且鄰接該溝槽結構的第一側，在形成該第一井區時，同時形成一第二井區自該磊晶層的頂表面延伸至該磊晶層中，且該第二井區鄰接該溝槽結構的第二側，該第二側相對於該第一側，該第二井區具有該第二導電類型；其中該飄移區還位於該第二井區的一側和下方。
如請求項21之半導體裝置的形成方法，其中該第二井區的第一側壁接觸該溝槽結構的該第二側的上方部分，該飄移區接觸該溝槽結構的該第二側的下方部分。
如請求項21之半導體裝置的形成方法，更包括：在形成該第一重摻雜部時，同時在該第二井區中摻雜，以形成一第三重摻雜部，且該第三重摻雜部具有該第一導電類型；其中該第三重摻雜部接觸該溝槽結構的該絕緣層。
如請求項23之半導體裝置的形成方法，其中所形成的該閘極結構為第一閘極結構，形成方法更包括：在形成該第一閘極結構時，同時在該磊晶層的該頂表面上形成第二閘極結構以對應下方的該第二井區和該第三重摻雜部；形成一層間介電層(ILD)於該磊晶層的該頂表面上，且覆蓋第一閘極結構、該第一重摻雜部、該溝槽結構、該第三重摻雜部和該第二閘極結構；以及去除部份的該層間介電層、該第一重摻雜區的一部份、該第一井區的一部份、該第三重摻雜區的一部份和該第二井區的一部份，以形成第一接觸孔(first contact hole)和第二接觸孔(second contact hole)。
如請求項24之半導體裝置的形成方法，更包括：通過該第一接觸孔在該第一井區中摻雜以形成該第二重摻雜部，以及通過該第二接觸孔在該第二井區中摻雜以形成該一第四重摻雜部，該第四重摻雜部位於該第三重摻雜部下方並鄰近該溝槽結構，且該第四重摻雜部具有該第二導電類型。
如請求項25之半導體裝置的形成方法，更包括：在該第一接觸孔和該第二接觸孔分別形成第一接觸插塞(first contact plug)和第二接觸插塞(second contact plug)；其中該第一接觸插塞位於該第一閘極結構和該溝槽結構之間，且該第一接觸插塞的底部接觸該第二重摻雜部；以及該第二接觸插塞位於該第二閘極結構和該溝槽結構之間，且該第二接觸插塞的底部接觸該第四重摻雜部；其中該第一接觸插塞與該溝槽結構之間不具有該飄移區的部分，該第二接觸插塞與該溝槽結構之間亦不具有該飄移區的部分。