TWI744774B - 半導體器件及其製造方法 - Google Patents

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吳偉成
亞歷山大 卡爾尼斯基
羅仕豪
柯弘彬
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Abstract

本公開的各種實施例涉及一種半導體器件，所述半導體 器件包括閘極結構。所述半導體器件還包括一對間隔件段，所述一對間隔件段位於半導體基底上。高介電常數閘極介電結構上覆在所述半導體基底上。所述高介電常數閘極介電結構在橫向上位於所述間隔件段之間且與所述間隔件段相鄰。所述閘極結構上覆在所述高介電常數閘極介電結構上且具有與所述間隔件段的頂表面大約齊平的頂表面。所述閘極結構包括金屬結構及閘極本體層。所述閘極本體層具有相對於所述金屬結構的頂表面在垂直方向上偏置的頂表面且還具有被所述金屬結構以杯狀包圍的下部部分。

Description

半導體器件及其製造方法
本發明的實施例是有關於半導體器件及其製造方法。
許多現代電子器件含有金屬氧化物半導體場效應晶體管(metal-oxide-semiconductor field-effect transistor，MOSFET)。MOSFET具有佈置在源極區與汲極區之間的基底之上的閘極結構。施加到閘極結構的閘極電極的電壓決定MOSFET的導電性。高介電常數金屬閘極(high-κ metal gate，HKMG)技術由於具有按比例縮放(scaling)的優勢而有望成為下一代MOSFET器件的候選項。
在一些實施例中，本申請提供一種半導體器件，所述半導體器件包括：一對間隔件段，位於半導體基底上；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述間隔件段之間且與所述間隔件段 相鄰；以及閘極結構，位於所述高介電常數閘極介電結構之上且具有與所述間隔件段的頂表面大約齊平的頂表面，其中所述閘極結構包括金屬結構及閘極本體層，其中所述閘極本體層具有相對於所述金屬結構的頂表面在垂直方向上偏置的頂表面且還具有被所述金屬結構以杯狀包圍的下部部分。
在一些實施例中，本申請提供一種半導體器件，所述半導體器件包括：一對源極/汲極區，位於半導體基底中；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述源極/汲極區之間且與所述源極/汲極區相鄰；以及閘極結構，上覆在所述高介電常數閘極介電結構上，其中所述閘極結構包括堆疊在一起的閘極本體層與矽化物層，其中所述閘極結構還包括功函數結構，所述功函數結構包繞在所述閘極本體層的底部周圍且沿著所述閘極本體層的側壁及所述矽化物層的側壁延伸到所述功函數結構的頂表面，且其中所述功函數結構的所述頂表面與所述矽化物層的頂表面大約齊平。
在一些實施例中，本申請提供一種製造半導體器件的方法，所述方法包括：在半導體基底之上形成虛設閘極結構，其中所述虛設閘極結構包括上覆在所述半導體基底上的高介電常數閘極介電結構且還包括上覆在所述高介電常數閘極介電結構上的虛設閘極電極，且其中側壁間隔件環繞所述虛設閘極結構；使用閘極電極層堆疊置換所述虛設閘極電極，其中所述閘極電極層堆疊包括金屬層及上覆在所述金屬層上的多晶矽層；將所述多晶矽層 的上部部分轉換成矽化物層；以及對所述閘極電極層堆疊及所述矽化物層執行平坦化製程直到暴露出所述側壁間隔件的上表面，從而界定閘極電極結構，其中所述平坦化製程局部地移除所述矽化物層。
100、200、300a、300b、300c:半導體器件
102:基底
104:源極/汲極區
106:選擇性導電溝道
108:晶體管
109:閘極結構
112:矽化物層
114:閘極本體層
116:功函數結構
118:側壁間隔件
120:高介電常數閘極介電結構
122:層間介電(ILD)結構
124:導通孔
202a:處置基底
202b:絕緣體層
202c:器件層
207:中間金屬層
208a:介電層堆疊/第一閘極介電層
208b:介電層堆疊/第二閘極介電層
210a:金屬層堆疊/第一金屬層/金屬層
210b:金屬層堆疊/第二金屬層/金屬層
210c:金屬層堆疊/第三金屬層/金屬層
220:第一層間介電(ILD)層
222:第二層間介電(ILD)層
223:導電線
224a:接觸蝕刻停止層(CESL)
224b:間隔件介電層/第一間隔件介電間隔件層/第一間隔件介電層
224c:間隔件介電層/第二間隔件介電層
224d:間隔件介電層/第三間隔件介電層
224e:間隔件介電層/第四間隔件介電層
400、500、600、700、800、900、1100、1200、1300、1400、1500、1600、1700、1800:剖視圖
402、1102:虛設閘極電極結構
502:開口
1000、1900:方法
1002、1004、1006、1008、1010、1012、1902、1904、1906、1908、1910、1912、1914、1916:動作
1202:第一開口
d1、d2:距離
Lg:長度
T1d:第一介電厚度
T3d:第三介電厚度
T5d:第五介電厚度
Ts:厚度
Tv:垂直厚度/厚度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出半導體器件的一些實施例的剖視圖，所述半導體器件包括環繞矽化物層且上覆在高介電常數閘極介電結構上的功函數結構。
圖2示出圖1所示半導體器件的一些更詳細實施例的剖視圖，其中功函數結構包括金屬層堆疊，且高介電常數閘極介電結構包括介電層堆疊。
圖3A到圖3C示出圖2所示半導體器件的一些替代實施例的各個剖視圖。
圖4到圖9示出形成半導體器件的第一方法的各種實施例的剖視圖，所述半導體器件包括環繞矽化物層且上覆在高介電常數閘極介電結構上的功函數結構。
圖10以流程圖格式示出一種方法，所述流程圖格式示出 形成半導體器件的第一方法的一些實施例，所述半導體器件包括環繞矽化物層且上覆在高介電常數閘極介電結構上的功函數結構。
圖11到圖18示出形成半導體器件的第二方法的各種實施例的剖視圖，所述半導體器件包括上覆在高介電常數閘極介電結構上的閘極結構。
圖19以流程圖格式示出一種方法，所述流程圖格式示出形成半導體器件的第二方法的一些實施例，所述半導體器件包括上覆在高介電常數閘極介電結構上的閘極結構。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneatb)”、“在...下方(below)”、“下部的(lower)”、“在... 上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在過去二十年裡，MOSFET通常使用包含多晶矽的閘極結構。近年來，高介電常數金屬閘極(HKMG)金屬氧化物半導體場效應晶體管(MOSFET)由於性能改善及按比例縮放而開始得到廣泛使用。在一些實施例中，在HKMG晶體管的閘極電極製作期間，在基底上形成虛設閘極結構，且分別沿著虛設閘極結構的相對的側壁形成源極及汲極區。虛設閘極結構包括虛設閘極電極，且還包括位於虛設閘極電極之下的高介電常數閘極介電層。形成覆蓋虛設閘極結構的層間介電(inter-level dielectric，ILD)結構，且對ILD結構執行第一平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)直到暴露出虛設閘極結構。移除虛設閘極電極，從而暴露出高介電常數閘極介電層，且形成覆蓋ILD結構且對通過移除所得的開口進行襯墊的金屬層堆疊。執行第二平坦化製程以移除金屬層堆疊的位於開口外部的一部分。執行蝕刻製程以對金屬層堆疊的頂表面進行回蝕並局部地清除開口。形成在金屬層堆疊之上填充開口的多晶矽層。執行第三平坦化製程以移除多晶矽層的位於開口外部的一部 分，且使多晶矽層的剩餘部分矽化，從而在金屬層堆疊之上形成矽化物層。這部分地界定了HKMG晶體管的閘極電極。在矽化物層之上且也在源極及汲極區之上設置導電接觸件。隨後在導電接觸件之上的內連介電結構內形成上覆的金屬線。
上述方法的挑戰在於所述方法的複雜性，所述方法包括至少三個平坦化製程以及用於形成閘極電極的蝕刻製程。此外，應理解，上述結構可存在許多實際困難。舉例來說，矽化物層的厚度及形狀可使HKMG晶體管的閘極電阻增大，從而降低HKMG晶體管的性能。另外，在又一實例中，金屬層堆疊可限制閘極電極的按比例縮放，以使HKMG晶體管的按比例縮放可被阻止(例如，不能將閘極電極的長度按比例縮放到小於約26奈米)。
在一些實施例中，本公開涉及一種通過減少製作期間使用的平坦化製程及蝕刻製程的數目來簡化HKMG晶體管的閘極電極的製作的方法。舉例來說，在移除虛設閘極電極並界定開口之後，可通過在開口中沉積金屬層堆疊及多晶矽層來製作HKMG晶體管的閘極電極。虛設閘極電極的移除包括執行第一平坦化製程(例如，CMP製程)。開口界定在高介電常數閘極介電層之上以及側壁間隔件的內側壁之間。多晶矽層覆蓋金屬層堆疊，且具有延伸到開口中並被金屬層堆疊以杯狀包圍的向下突起部。執行矽化物製程以局部地消耗多晶矽層並形成矽化物層，所述矽化物層具有被金屬層堆疊環繞的向下突起部。對矽化物層及金屬層堆疊執行第二平坦化製程(例如，CMP製程)以移除矽化物層的位於開 口外部的一部分及金屬層堆疊的位於開口外部的一部分，從而界定閘極電極。因此，所公開的方法使用兩個平坦化製程來形成閘極電極，從而降低HKMG晶體管的製作成本。
在另一些實施例中，本公開涉及一種降低閘極電阻的HKMG晶體管的閘極電極的改善結構。舉例來說，T形電極結構上覆在U形金屬層堆疊上，以使T形電極結構的下部部分被U形金屬層堆疊環繞。另外，T形電極結構的上部部分的厚度大以降低閘極電阻並提高HKMG晶體管的性能。此外，T形電極結構的上部部分的厚度大有利於使閘極電極縮減(例如，使閘極電極的長度縮減到小於約26奈米)。這部分地提高了使HKMG晶體管按比例縮放的能力和/或增加了設置在單個矽晶片上的HKMG晶體管的數目。
參照圖1，包括具有閘極結構109的晶體管108的半導體器件100的一些實施例的剖視圖。
晶體管108上覆在基底102上且包括閘極結構109、高介電常數閘極介電結構120、側壁間隔件118以及源極/汲極區104。閘極結構109上覆在高介電常數閘極介電結構120上。側壁間隔件118環繞閘極結構109及高介電常數閘極介電結構120。源極/汲極區104設置在晶體管108的相對側上的基底102內。選擇性導電溝道106位於基底102中、在橫向上位於源極/汲極區104之間。在一些實施例中，源極/汲極區104及選擇性導電溝道106是具有相反的摻雜類型的基底102的摻雜區。舉例來說，選擇性導 電溝道106可為p型且源極/汲極區104可為n型，或者選擇性導電溝道106可為n型且源極/汲極區104可為p型。在一些實施例中，晶體管108可被配置成高介電常數金屬閘極(HKMG)金屬氧化物半導體場效應晶體管(MOSFET)。
層間介電(ILD)結構122上覆在晶體管108上。多個導通孔124延伸穿過ILD結構122。導通孔124上覆在閘極結構109及源極/汲極區104上。高介電常數閘極介電結構120包括具有一種或多種高介電常數介電材料的一個或多個介電層。本文所述的高介電常數介電材料是介電常數大於3.9的介電材料。閘極結構109包括矽化物層112、位於矽化物層112之下的閘極本體層114以及包繞在矽化物層112及閘極本體層114周圍的功函數結構116(在一些實施例中，被稱為金屬層堆疊)。在一些實施例中，閘極本體層114是多晶矽層。功函數結構116可例如包括一個或多個金屬層。
在一些實施例中，矽化物層112的外側壁與閘極本體層114的外側壁對齊。另外，矽化物層112的外側壁及閘極本體層114的外側壁直接接觸功函數結構116的內側壁。矽化物層112的頂表面與功函數結構116的頂表面實質上對齊。
通過在矽化物層112的外側壁周圍包繞功函數結構116且使矽化物層112的頂表面與功函數結構116的頂表面對齊，可簡化晶體管108的製作。舉例來說，矽化物層112的形成及功函數結構116的形成可包括單個平坦化製程(例如，單個化學機械 平坦化(CMP)製程)。通過簡化晶體管108的製作，可減少與半導體器件100的形成相關聯的成本及時間。
參照圖2，提供根據圖1所示半導體器件100的一些替代實施例的半導體器件200的剖視圖。高介電常數閘極介電結構120包括介電層堆疊208a到208b，且功函數結構116包括金屬層堆疊210a到210c。
在一些實施例中，基底102可例如具有第一摻雜類型(例如，p型)。在一些實施例中，基底102可例如為塊狀基底(例如，塊狀矽基底)、絕緣體上矽(silicon-on-insulator，SOI)基底或一些其他合適的基底。舉例來說，基底102可包括器件層202c、位於器件層202c之下的絕緣體層202b以及位於絕緣體層202b之下的處置基底202a。在前述實例中，基底102被配置成SOI基底。器件層202c可例如為或可包含矽(例如(舉例來說)單晶矽、非晶矽、塊狀矽等)。此外，器件層202c可例如具有第一摻雜類型。絕緣體層202b可例如為氧化物(例如氧化矽)。處置基底202a可例如為或可包含矽(例如單晶矽、非晶矽、塊狀矽等)。
源極/汲極區104是上覆在基底102上的外延層。源極/汲極區104具有與第一摻雜類型相反的第二摻雜類型(例如，n型)。源極/汲極區104具有設置在基底102的頂表面上方的頂表面，且具有設置在基底102的頂表面下方的底表面。在一些實施例中，源極/汲極區104可為包括第二摻雜類型的器件層202c的離子注入區。在另一些實施例中，矽化物層(未示出)可設置在源 極/汲極區104與上覆的導通孔124之間。在又一些實施例中，輕摻雜區(例如，摻雜濃度小於源極/汲極區)(未示出)在橫向上設置在高介電常數閘極介電結構120與相應源極/汲極區104之間。輕摻雜區可例如為外延層和/或包括第二摻雜類型的器件層202c的分立摻雜區。在一些實施例中，隔離結構可在源極/汲極區104的最外區處設置在基底102中以將晶體管108與基底102上的相鄰器件(未示出)電隔離。
高介電常數閘極介電結構120包括介電層堆疊208a到208b。介電層堆疊208a到208b可分別例如為或可包含高介電常數介電材料(例如氮氧化矽、氧化鉿、氮氧化鉿、氧化鉿鋁、氧化鋯等)。本文所述的高介電常數介電材料是介電常數大於3.9的介電材料。在一些實施例中，介電層堆疊208a到208b可分別為或可包含彼此不同的介電材料。在一些實施例中，第一閘極介電層208a上覆在基底102上，且第二閘極介電層208b上覆在第一閘極介電層208a上。
功函數結構116包括金屬層堆疊210a到210c。金屬層堆疊210a到210c可分別例如為或可包含金屬材料(例如鈦、氮化鈦、鈦鋁等)。在一些實施例中，金屬層堆疊210a到210c可分別為或可包含彼此不同的金屬材料。舉例來說，第一金屬層210a可為或可包含鈦，第二金屬層210b可為或可包含氮化鈦，和/或第三金屬層210c可為或可包含鈦鋁。功函數結構116具有在高介電常數閘極介電結構120的頂表面與閘極本體層114的底表面之間界 定的垂直厚度Tv。在一些實施例中，垂直厚度Tv可處於近似4奈米到40奈米範圍內。在一些實施例中，如果垂直厚度Tv大於4奈米，則可降低閘極結構109的電阻，同時維持閘極結構109的結構完整性。在另一些實施例中，如果垂直厚度Tv小於40奈米，則可降低閘極結構109的電阻，同時降低與功函數結構116的形成相關聯的成本。在另一些實施例中，在功函數結構116與高介電常數閘極介電結構120之間設置有中間金屬層207。在一些實施例中，中間金屬層207是功函數結構116的一部分。在這種實施例中，中間金屬層207可例如為或可包含金屬材料(例如鈦、氮化鈦、鈦鋁等)，和/或具有處於1奈米到10奈米範圍內的厚度。在一些實施例中，閘極結構109的電阻降低可例如降低基底和/或射頻(radio frequency，RF)損耗。
在其中源極/汲極區104是n型的一些實施例中，閘極本體層114是n型多晶矽，功函數結構116包含具有n型功函數的金屬或者具有n型功函數的一些其他合適的導電材料。本文所述具有n型功函數的金屬可為或可包含例如鉿、鋯、鈦、鉭、鋁、一些其他合適的n型功函數金屬或前述金屬的任意組合。在其中源極/汲極區104是p型的一些實施例中，閘極本體層114是p型多晶矽，功函數結構116包含具有p型功函數的金屬或者具有p型功函數的一些其他合適的導電材料。本文所述具有p型功函數的金屬可為例如釕、鈀、鉑、鈷、鎳、氮化鈦鋁、氮化鎢碳、一些其他合適的p型功函數金屬或前述金屬的任意組合。
在一些實施例中，金屬層堆疊210a到210c分別可具有彼此不同的厚度。舉例來說，第一金屬層210a可具有比第二金屬層210b的厚度小的厚度。第三金屬層210c可具有比第二金屬層210b的厚度小且比第一金屬層210a的厚度大的厚度。金屬層堆疊210a到210c中的每一金屬層可分別具有處於約1奈米到10奈米範圍內的厚度。功函數結構116具有U形，以使每一金屬層210a到210c分別具有U形。在又一些實施例中，中間金屬層207可具有比第三金屬層210c小的厚度。
閘極本體層114設置在U形功函數結構116的中心內。因此，功函數結構116包繞在閘極本體層114的側壁周圍且以杯狀包圍閘極本體層114的下側。閘極本體層114可例如為或可包含多晶矽。在前述實例中，可對多晶矽進行摻雜以使閘極本體層114與功函數結構116及矽化物層112形成歐姆接觸(ohmic contact)。舉例來說，閘極本體層114可包括摻雜濃度大於1*1019原子/cm3的第二摻雜類型(例如，n型)。摻雜多晶矽可例如降低閘極結構109的閘極電阻，從而降低晶體管108的功耗。在另一些實施例中，閘極本體層114可例如為或可包含本征(即，未摻雜)多晶矽。矽化物層112可例如為或可包含矽化鎳、矽化鈷、矽化鈦、矽化銅等。在一些實施例中，閘極本體層114的厚度可為矽化物層112的厚度的四倍或更多倍。矽化物層112被配置成將上覆的導通孔124電耦合到功函數結構116。在一些實施例中，矽化物層112的外側壁與閘極本體層114的外側壁對齊。在一些 實施例中，矽化物層112的厚度比垂直厚度Tv小。
側壁間隔件118包括多個間隔件介電層224b到224e。接觸蝕刻停止層(contact etch stop layer，CESL)224a環繞第一間隔件介電間隔件層224b。在一些實施例中，CESL 224a、第二間隔件介電層224c與第四間隔件介電層224e可分別為或可包含相同的介電材料。所述相同的介電材料可例如為或可包含氮化矽、碳化矽等。CESL 224a具有處於約10奈米到20奈米範圍內的第一介電厚度T1d。第二間隔件介電層224c具有處於約10奈米到30奈米範圍內的第三介電厚度T3d。第四間隔件介電層224e具有處於約3奈米到5奈米範圍內的第五介電厚度T5d。在一些實施例中，第一間隔件介電層224b與第三間隔件介電層224d可分別為或可包含另一種相同的介電材料。所述另一種相同的介電材料可例如為或可包含氧化物(例如氧化矽等)。在另一些實施例中，第一間隔件介電層224b及第三間隔件介電層224d是具有U形的單個連續介電層。所述單個連續介電層可包繞在第二間隔件介電層224c的側壁周圍且以杯狀包圍第二間隔件介電層224c的下側。
第一ILD層220上覆在CESL 224a上。第二ILD層222上覆在晶體管108及第一ILD層220上。導通孔124從導電線223延伸穿過第二ILD層222以將矽化物層112及源極/汲極區104電耦合到上覆的金屬層(例如，上覆的內連結構中的導電層)和/或其他半導體器件(例如，存儲單元)(未示出)。在一些實施例中，第一ILD層220及第二ILD層222可例如分別為或可包含低介電 常數介電材料、氧化矽等。本文所述低介電常數介電材料是介電常數小於3.9的介電材料。導通孔124可例如分別為或可包含鋁、銅等。導電線223可例如分別為或可包含鋁銅等。
參照圖3A，提供根據圖2所示半導體器件200的一些替代實施例的半導體器件300a的剖視圖，其中閘極本體層114具有T形。
閘極本體層114具有T形以使閘極本體層114的頂表面在垂直方向上位於功函數結構116的頂表面上方距離d1。在一些實施例中，距離d1可處於約1奈米到10奈米範圍內。因此，功函數結構116包繞在閘極本體層114的外側壁周圍且以杯狀包圍閘極本體層114的下側。閘極本體層114的上部部分懸垂於功函數結構116上。矽化物層112的外側壁與功函數結構116的外側壁對齊。矽化物層112的厚度Ts大於功函數結構116的厚度Tv。
在一些實施例中，矽化物層112的厚度Ts處於約5奈米到30奈米範圍內。在一些實施例中，如果厚度Ts大於5奈米，則閘極結構109的閘極電阻減小。在另一些實施例中，如果厚度Ts小於30奈米，則閘極結構109的閘極電阻減小，同時減輕在用於形成矽化物層112的矽化物製程期間對半導體器件300a的結構的損壞。使矽化物層112的外側壁與功函數結構116的外側壁對齊有利於減小閘極結構109的長度Lg。由於矽化物層112的輪廓，長度Lg可減小到小於26奈米，從而提高使晶體管108按比例縮放的能力和/或增加設置在單個矽晶片上的晶體管108的數目。
參照圖3B，提供根據圖2所示半導體器件200的一些替代實施例的半導體器件300b的剖視圖。矽化物層112的底表面比功函數結構116的頂表面低距離d2。在一些實施例中，距離d2可處於約1奈米到10奈米範圍內。矽化物層112具有T形。因此，功函數結構116包繞在矽化物層112的突起部的外側壁周圍。
參照圖3C，提供根據圖2所示半導體器件200的一些替代實施例的半導體器件300c的剖視圖。閘極本體層114從側壁間隔件118的上表面延伸到功函數結構116的上表面。閘極本體層114具有相對於功函數結構116的頂表面在垂直方向上偏置的頂表面，且還具有被功函數結構116以杯狀包圍的向下突起部。在一些實施例中，閘極本體層114是單種材料。所述單種材料可例如為或可包含鋁或一些其他合適的材料。
圖4到圖9示出根據本公開各個方面的形成包括具有矽化物層的高介電常數金屬閘極(HKMG)結構的半導體器件的第一方法的一些實施例的剖視圖400到900。儘管參照一種方法闡述圖4到圖9中所示剖視圖400到900，然而應理解，圖4到圖9中所示的結構不限於所述方法，而是可獨立於所述方法。此外，儘管圖4到圖9被闡述為一系列動作，然而應理解，這些動作不是限制性的，所述動作的次序可在其他實施例中進行更改，且所公開的方法也適用於其他結構。在其他實施例中，可整體地或部分地省略所示和/或所闡述的一些動作。在一些實施例中，可例如採用圖4到圖9以形成圖2所示半導體器件200。
如圖4所示剖視圖400所示，提供上覆在基底102上的虛設閘極電極結構402。在一些實施例中，用於形成圖4所示結構的方法可包括在基底102之上形成高介電常數閘極介電結構120。虛設閘極電極結構402形成在高介電常數閘極介電結構120之上。在形成虛設閘極電極結構402之後，可在基底102之上外延形成源極/汲極區104。在替代實施例中，源極/汲極區104可通過摻雜製程形成在基底102中。可在虛設閘極電極結構402及高介電常數閘極介電結構120周圍形成側壁間隔件118。可在側壁間隔件118周圍形成接觸蝕刻停止層(CESL)224a。在側壁間隔件118、虛設閘極電極結構402及CESL 224a之上形成第一層間介電(ILD)層220。
如圖5所示剖視圖500所示，移除虛設閘極電極結構(圖4所示402)，從而在高介電常數閘極介電結構120上方界定開口502。在一些實施例中，在移除虛設閘極電極結構(圖4所示402)之前，對第一ILD層220執行平坦化製程(例如，化學機械平坦化(CMP)製程)。執行平坦化製程直到暴露出側壁間隔件118的上表面及虛設閘極電極結構(圖4所示402)的上表面。虛設閘極電極結構(圖4所示402)可通過以下步驟移除：在圖4所示結構之上形成掩蔽層(未示出)；根據掩蔽層執行蝕刻製程，從而界定開口502；以及隨後移除掩蔽層。
如圖6所示剖視圖600所示，在圖5所示結構之上形成功函數結構116、中間金屬層207及閘極本體層114。功函數結構 116對開口(圖5所示502)進行襯墊。閘極本體層114包括突出到開口(圖5所示502)中且被功函數結構116以杯狀包圍的突起部。功函數結構116及中間金屬層207具有界定在高介電常數閘極介電結構120的頂表面與閘極本體層114的底表面之間的垂直厚度Tv。在一些實施例中，垂直厚度Tv可處於近似4奈米到40奈米範圍內。在一些實施例中，閘極本體層114可例如為或可包含單種材料(例如多晶矽)。在前述實施例中，多晶矽可摻雜有第二摻雜類型(例如，n型)。在一些實施例中，可對閘極本體層114執行離子注入製程以將第二摻雜類型注入到多晶矽中。
如圖7所示剖視圖700所示，執行矽化物製程以將閘極本體層114的一部分轉換成矽化物層112。在一些實施例中，矽化物製程包括在圖6所示結構之上形成導電層(未示出)以及隨後執行退火製程(annealing process)以將導電層及閘極本體層114的所述部分轉換成矽化物層112。矽化物層112的底表面在側壁間隔件118的頂表面下方延伸。
如圖8所示剖視圖800所示，對圖7所示結構執行平坦化製程(例如，CMP製程)直到達到側壁間隔件118的上表面。這在高介電常數閘極介電結構120之上部分地界定閘極結構109，且進一步部分地界定了包括閘極結構109的晶體管108。因此，在一些實施例中，晶體管108可通過使用兩個平坦化製程來形成。這部分地減少了與形成晶體管108相關聯的製作成本及時間。
如圖9所示剖視圖900所示，在第一ILD層220之上形成第二ILD層222。在源極/汲極區104及矽化物層112之上形成導通孔124及導電線223。
圖10示出根據本公開的形成包括具有矽化物層的高介電常數金屬閘極(HKMG)結構的半導體器件的方法1000。儘管方法1000被示出和/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此，在一些實施例中，可以與所示次序不同的次序施行所述動作和/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。在一些實施例中，方法1000涉及圖4到圖9所示第一方法。
在動作1002處，在基底之上形成高介電常數閘極介電結構且在高介電常數閘極介電結構之上形成虛設閘極電極結構。圖4示出與動作1002的一些實施例對應的剖視圖400。
在動作1004處，在虛設閘極電極結構及高介電常數閘極介電結構周圍形成側壁間隔件。圖4示出與動作1004的一些實施例對應的剖視圖400。
在動作1006處，移除虛設閘極電極結構，從而在側壁間隔件的上表面與高介電常數閘極介電結構的上表面之間形成開口。圖5示出與動作1006的一些實施例對應的剖視圖500。
在動作1008處，在開口中以及側壁間隔件之上形成功函數結構及閘極本體層。圖6示出與動作1008的一些實施例對應的剖視圖600。
在動作1010處，將閘極本體層的上部部分轉換成矽化物層。圖7示出與動作1010的一些實施例對應的剖視圖700。
在動作1012處，對功函數結構及矽化物層執行平坦化製程直到暴露出側壁間隔件的上表面，從而界定閘極電極結構。圖8示出與動作1012的一些實施例對應的剖視圖800。
圖11到圖18示出根據本公開各個方面的形成包括高介電常數金屬閘極(HKMG)結構的半導體器件的第二方法的一些實施例的剖視圖1100到1800。儘管參照一種方法闡述了圖11到圖18中所示剖視圖1100到1800，然而應理解，圖11到圖18中所示的結構不限於所述方法，而是可獨立於所述方法。此外，儘管圖11到圖18被闡述為一系列動作，然而應理解，這些動作不是限制性的，所述動作的次序可在其他實施例中進行更改，且所公開的方法也適用於其他結構。在其他實施例中，可整體地或部分地省略所示和/或所闡述的一些動作。在一些實施例中，可例如採用圖11到圖18以形成圖3A所示半導體器件300a。
如圖11所示剖視圖1100所示，提供上覆在基底102上的虛設閘極電極結構1102。在一些實施例中，用於形成圖11所示結構的方法可包括在基底102之上形成高介電常數閘極介電結構120。虛設閘極電極結構1102形成在高介電常數閘極介電結構120 之上。在形成虛設閘極電極結構1102之後，可在基底102之上外延形成源極/汲極區104。在替代實施例中，源極/汲極區104可通過摻雜製程形成在基底102中。可在虛設閘極電極結構1102及高介電常數閘極介電結構120周圍形成側壁間隔件118。可在側壁間隔件118周圍形成接觸蝕刻停止層(CESL)224a。在側壁間隔件118、虛設閘極電極結構1102及CESL 224a之上形成第一層間介電(ILD)層220。
如圖12所示剖視圖1200所示，移除虛設閘極電極結構(圖11所示1102)，從而在高介電常數閘極介電結構120上方界定第一開口1202。在一些實施例中，在移除虛設閘極電極結構(圖11所示1102)之前，對第一ILD層220執行平坦化製程(例如，CMP製程)。執行平坦化製程直到暴露出側壁間隔件118的上表面及虛設閘極電極結構(圖11所示1102)的上表面。虛設閘極電極結構(圖11所示1102)可通過以下步驟移除：在圖11所示結構之上形成掩蔽層(未示出)；根據掩蔽層執行蝕刻製程，從而界定第一開口1202；以及隨後移除掩蔽層。
如圖13所示剖視圖1300所示，在圖12所示結構之上形成功函數結構116及中間金屬層207。功函數結構116對第一開口1202的一部分進行襯墊並直接接觸側壁間隔件118的內側壁。功函數結構116及中間金屬層207具有界定在高介電常數閘極介電結構120的頂表面與功函數結構116的上表面之間的垂直厚度Tv。在一些實施例中，垂直厚度Tv可處於近似4奈米到40奈米範 圍內。
如圖14所示剖視圖1400所示，對功函數結構116執行蝕刻製程，從而暴露出側壁間隔件118的內側壁的一部分。功函數結構116的頂表面被設置成低於側壁間隔件118的上表面。
如圖15所示剖視圖1500所示，在側壁間隔件118及功函數結構116之上形成閘極本體層114，從而填充第一開口(圖12所示1202)。在一些實施例中，閘極本體層114可例如為或可包含單種材料(例如多晶矽)。在前述實施例中，多晶矽可摻雜有第二摻雜類型(例如，n型)。在一些實施例中，可對閘極本體層114執行離子注入製程以將第二摻雜類型注入到多晶矽中。
如圖16所示剖視圖1600所示，對圖15所示結構執行平坦化製程(例如，CMP製程)。在一些實施例中，對閘極本體層114執行平坦化製程直到暴露出側壁間隔件118的上表面。
如圖17所示剖視圖1700所示，對圖16所示結構執行矽化物製程以將閘極本體層114的一部分轉換成矽化物層112，從而界定閘極結構109。在一些實施例中，矽化物製程包括在圖16所示結構之上形成導電層(未示出)以及隨後執行退火製程以將導電層及閘極本體層114的所述部分轉換成矽化物層112。閘極本體層114具有T形以使閘極本體層114的頂表面在垂直方向上位於功函數結構116的頂表面上方距離d1。在一些實施例中，距離d1可處於約1奈米到10奈米範圍內。在替代實施例中，閘極本體層114的頂表面在垂直方向上位於功函數結構116(參見例如圖3B) 的頂表面下方。矽化物層112的厚度Ts比功函數結構116的厚度Tv大。在一些實施例中，執行矽化物製程以使矽化物層112的厚度Ts處於約5奈米到30奈米範圍內。
如圖18所示剖視圖1800所示，在第一ILD層220之上形成第二ILD層222。在源極/汲極區104及矽化物層112之上形成導通孔124及導電線223。
在一些實施例中，可更改圖11到圖18所示第二方法以形成圖3C所示半導體器件300c。舉例來說，在圖15處，可形成閘極本體層114以使閘極本體層114是單種材料且為或包含鋁或一些其他合適的金屬。在前述實例中，可省略在圖17處執行的矽化物製程，以使在執行圖16所示平坦化製程之後界定閘極結構109。通過簡化閘極結構109的製作，可減少與圖3C所示半導體器件300c的形成相關聯的成本及時間。在一些實施例中，以使閘極本體層114的外側壁與功函數結構116的外側壁對齊的方式形成閘極本體層114。這部分地有利於在功函數結構116的內側壁周圍以及功函數結構116的頂表面之上形成閘極本體層114。由於閘極本體層的輪廓，閘極結構109的長度Lg可減小到例如小於26奈米。
圖19示出根據本公開的形成包括高介電常數金屬閘極(HKMG)結構的半導體器件的方法1900。儘管方法1900被示出和/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此，在一些實施例中，可以與所示次序不同的 次序施行所述動作和/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。在一些實施例中，方法1900涉及圖11到圖18所示第二方法。
在動作1902處，在基底之上形成高介電常數閘極介電結構，且在高介電常數閘極介電結構之上形成虛設閘極電極結構。圖11示出與動作1902的一些實施例對應的剖視圖1100。
在動作1904處，在虛設閘極電極結構及高介電常數閘極介電結構周圍形成側壁間隔件。圖11示出與動作1904的一些實施例對應的剖視圖1100。
在動作1906處，移除虛設閘極電極結構，從而在側壁間隔件的上表面與高介電常數閘極介電結構的上表面之間形成開口。圖12示出與動作1906的一些實施例對應的剖視圖1200。
在動作1908處，在開口中以及側壁間隔件之上形成功函數結構。圖13示出與動作1908的一些實施例對應的剖視圖1300。
在動作1910處，執行蝕刻製程以移除功函數結構的一部分以使功函數結構的頂表面低於側壁間隔件的頂表面。圖14示出與動作1910的一些實施例對應的剖視圖1400。
在動作1912處，在功函數結構及側壁間隔件之上形成閘極本體層以使功函數結構以杯狀包圍閘極本體層的下部部分的下 側。圖15示出與動作1912的一些實施例對應的剖視圖1500。
在動作1914處，對閘極本體層執行平坦化製程直到暴露出側壁間隔件的上表面。圖16示出與動作1914的一些實施例對應的剖視圖1600。
在動作1916處，將閘極本體層的上部部分轉換成矽化物層。圖17示出與動作1916的一些實施例對應的剖視圖1700。
因此，在一些實施例中，本申請提供一種用於使用兩個平坦化製程形成晶體管的方法，所述晶體管包括閘極結構，所述閘極結構包括矽化物層及被功函數結構環繞的閘極本體層。在另一些實施例中，本申請提供一種晶體管，所述晶體管包括閘極結構，所述閘極結構包括閘極本體層及功函數結構。閘極本體層具有相對於功函數結構的頂表面在垂直方向上偏置的頂表面且還具有被功函數結構以杯狀包圍的下部部分。
在一些實施例中，本申請提供一種半導體器件，所述半導體器件包括：一對間隔件段，位於半導體基底上；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述間隔件段之間且與所述間隔件段相鄰；以及閘極結構，位於所述高介電常數閘極介電結構之上且具有與所述間隔件段的頂表面大約齊平的頂表面，其中所述閘極結構包括金屬結構及閘極本體層，其中所述閘極本體層具有相對於所述金屬結構的頂表面在垂直方向上偏置的頂表面且還具有被所述金屬結構以杯狀包圍的下部部分。
在一些實施例中，所述閘極本體層是T形的且所述金屬結構是U形的。在一些實施例中，所述閘極結構還包括上覆在所述閘極本體層上的矽化物層，其中所述矽化物層界定所述閘極結構的所述頂表面；其中所述閘極本體層包含多晶矽。在一些實施例中，所述矽化物層具有T形輪廓且從所述閘極結構的所述頂表面連續地延伸到位於所述金屬結構的所述頂表面下方的點。在一些實施例中，所述矽化物層的底表面位於所述金屬結構的所述頂表面上方且通過所述閘極本體層而與所述金屬結構隔開。在一些實施例中，所述多晶矽是本征多晶矽。在一些實施例中，所述閘極本體層包含單種材料，且其中所述單種材料是鋁。在一些實施例中，所述閘極本體層的最外側壁與所述金屬結構的最外側壁對齊，且所述閘極本體層的所述下部部分的側壁直接接觸所述金屬結構的內側壁。
在一些實施例中，本申請提供一種半導體器件，所述半導體器件包括：一對源極/汲極區，位於半導體基底中；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述源極/汲極區之間且與所述源極/汲極區相鄰；以及閘極結構，上覆在所述高介電常數閘極介電結構上，其中所述閘極結構包括堆疊在一起的閘極本體層與矽化物層，其中所述閘極結構還包括功函數結構，所述功函數結構包繞在所述閘極本體層的底部周圍且沿著所述閘極本體層的側壁及所述矽化物層的側壁延伸到所述功函數結構的頂表面，且其中所述 功函數結構的所述頂表面與所述矽化物層的頂表面大約齊平。
在一些實施例中，所述閘極本體層的最外側壁與所述矽化物層的最外側壁對齊。在一些實施例中，所述閘極本體層的所述最外側壁及所述矽化物層的所述最外側壁直接接觸所述功函數結構的內側壁。在一些實施例中，所述閘極本體層的厚度比所述矽化物層的厚度大三倍或更多倍。在一些實施例中，所述功函數結構是U形的。在一些實施例中，所述的半導體器件還包括環繞所述高介電常數閘極介電結構的側壁及所述閘極結構的側壁的側壁間隔件，其中所述側壁間隔件的頂表面與所述矽化物層的頂表面實質上對齊。在一些實施例中，所述閘極本體層包含本征多晶矽。在一些實施例中，所述功函數結構包括三個U形金屬層。在一些實施例中，所述三個U形金屬層各自包含彼此不同的金屬材料。
在一些實施例中，本申請提供一種製造半導體器件的方法，所述方法包括：在半導體基底之上形成虛設閘極結構，其中所述虛設閘極結構包括上覆在所述半導體基底上的高介電常數閘極介電結構且還包括上覆在所述高介電常數閘極介電結構上的虛設閘極電極，且其中側壁間隔件環繞所述虛設閘極結構；使用閘極電極層堆疊置換所述虛設閘極電極，其中所述閘極電極層堆疊包括金屬層及上覆在所述金屬層上的多晶矽層；將所述多晶矽層的上部部分轉換成矽化物層；以及對所述閘極電極層堆疊及所述矽化物層執行平坦化製程直到暴露出所述側壁間隔件的上表面， 從而界定閘極電極結構，其中所述平坦化製程局部地移除所述矽化物層。
在一些實施例中，所述平坦化製程包括對所述矽化物層及所述金屬層執行化學機械平坦化製程直到暴露出所述側壁間隔件的所述上表面，且其中所述化學機械平坦化製程不到達所述多晶矽層。在一些實施例中，將所述多晶矽層的所述上部部分轉換成矽化物層包括：在形成所述閘極電極層堆疊之後，在所述多晶矽層之上形成導電層；以及對所述導電層及所述多晶矽層執行退火製程，從而界定所述矽化物層，其中所述矽化物層具有在所述金屬層的頂表面下方延伸的向下突起部。
在一些實施例中，本申請提供一種製造半導體器件的方法，所述方法包括：在半導體基底之上形成虛設閘極結構，其中所述虛設閘極結構包括上覆在所述半導體基底上的高介電常數閘極介電結構且還包括位於所述高介電常數閘極介電結構之上的虛設閘極電極，且其中側壁間隔件環繞所述虛設閘極結構；使用金屬層堆疊置換所述虛設閘極電極，以使所述金屬層堆疊上覆在所述高介電常數閘極介電結構及所述側壁間隔件上；執行蝕刻製程以移除上覆在所述側壁間隔件上的所述金屬層堆疊的一部分且使所述金屬層堆疊的頂表面凹陷到低於所述側壁間隔件的頂表面；以及在所述金屬層堆疊之上形成閘極本體，其中所述閘極本體的下部部分被所述金屬層堆疊環繞且所述閘極本體的上部部分懸垂於所述金屬層堆疊上。在一些實施例中，其中所述形成所述閘極 本體包括：在所述金屬層堆疊及所述側壁間隔件之上形成多晶矽層，其中所述多晶矽層具有被所述金屬層堆疊環繞的下部部分；對所述多晶矽層執行平坦化製程直到暴露出所述側壁間隔件的所述頂表面；在所述多晶矽層之上形成導電層；以及對所述多晶矽層及所述導電層執行退火製程，從而將所述多晶矽層的上部部分轉換成矽化物層，其中所述矽化物層的外側壁與所述金屬層堆疊的外側壁對齊。在一些實施例中，所述矽化物層從所述側壁間隔件的所述頂表面連續地延伸到位於所述金屬層堆疊的所述頂表面下方的點。在一些實施例中，所述矽化物層的底表面位於所述金屬層堆疊的頂表面上方且所述矽化物層通過所述多晶矽層而與所述金屬層堆疊隔開。在一些實施例中，所述形成所述閘極本體包括：在所述金屬層堆疊及所述側壁間隔件之上形成導電層，其中所述導電層包含單種材料；以及對所述導電層執行平坦化製程直到暴露出所述側壁間隔件的頂表面。在一些實施例中，所述單種材料是鋁。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對本文作出各種改變、代 替及變更。
1900:方法
1902、1904、1906、1908、1910、1912、1914、1916:動作

Claims (10)

  1. 一種半導體器件，包括：一對間隔件段，位於半導體基底上；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述間隔件段之間且與所述間隔件段相鄰；以及閘極結構，位於所述高介電常數閘極介電結構之上且具有與所述間隔件段的頂表面大約齊平的頂表面，其中所述閘極結構包括金屬結構及閘極本體層，其中所述閘極本體層具有相對於所述金屬結構的頂表面在垂直方向上偏置的頂表面且還具有被所述金屬結構以杯狀包圍的下部部分，其中所述高介電常數閘極介電結構的側壁與所述金屬結構的最外側壁對齊，且所述高介電常數閘極介電結構的所述側壁與所述金屬結構的所述最外側壁接觸所述間隔件段。
  2. 如申請專利範圍第1項所述的半導體器件，其中所述閘極本體層是T形的且所述金屬結構是U形的。
  3. 如申請專利範圍第1項所述的半導體器件，所述閘極結構還包括：矽化物層，上覆在所述閘極本體層上，其中所述矽化物層界定所述閘極結構的所述頂表面；其中所述閘極本體層包含多晶矽。
  4. 如申請專利範圍第1項所述的半導體器件，其中所述閘極本體層的最外側壁與所述金屬結構的所述最外側壁對齊，且所述閘極本體層的所述下部部分的側壁直接接觸所述金屬結構的內側壁。
  5. 一種半導體器件，包括：一對源極/漏極區，位於半導體基底中；高介電常數閘極介電結構，上覆在所述半導體基底上，其中所述高介電常數閘極介電結構在橫向上位於所述源極/漏極區之間且與所述源極/漏極區相鄰；閘極結構，上覆在所述高介電常數閘極介電結構上，其中所述閘極結構包括堆疊在一起的閘極本體層與矽化物層，其中所述閘極結構還包括功函數結構，所述功函數結構包繞在所述閘極本體層的底部周圍且沿著所述閘極本體層的側壁及所述矽化物層的側壁延伸到所述矽化物層的頂表面，且其中所述功函數結構的所述頂表面與所述矽化物層的頂表面大約齊平，其中所述功函數結構包括：第一層，包括鈦；第二層，包括氮化鈦；以及第三層，包括鈦鋁，其中所述第二層位於所述第一層與所述第三層之間；以及側壁間隔件，環繞所述高介電常數閘極介電結構與所述閘極 結構，其中所述高介電常數閘極介電結構的側壁與所述第一層的側壁接觸所述側壁間隔件。
  6. 如申請專利範圍第5項所述的半導體器件，其中所述閘極本體層的最外側壁與所述矽化物層的最外側壁對齊。
  7. 如申請專利範圍第5項所述的半導體器件，其中所述第一層、所述第二層以及所述第三層為U形。
  8. 一種製造半導體器件的方法，包括：在半導體基底之上形成虛設閘極結構，其中所述虛設閘極結構包括上覆在所述半導體基底上的高介電常數閘極介電結構且還包括上覆在所述高介電常數閘極介電結構上的虛設閘極電極，且其中側壁間隔件環繞所述虛設閘極結構；使用閘極電極層堆疊置換所述虛設閘極電極，其中所述閘極電極層堆疊包括多個金屬層及上覆在所述金屬層上的多晶矽層，其中所述金屬層的第一金屬層包括鈦，且所述第一金屬層接觸所述高介電常數閘極介電結構以及所述側壁間隔件；將所述多晶矽層的上部部分轉換成矽化物層；以及對所述閘極電極層堆疊及所述矽化物層執行平坦化製程直到暴露出所述側壁間隔件的上表面，從而界定閘極電極結構，其中所述平坦化製程局部地移除所述矽化物層。
  9. 如申請專利範圍第8項所述的製造半導體器件的方法，其中所述平坦化製程包括對所述矽化物層及所述金屬層執行化學 機械平坦化製程直到暴露出所述側壁間隔件的所述上表面，且其中所述化學機械平坦化製程不到達所述多晶矽層。
  10. 如申請專利範圍第8項所述的製造半導體器件的方法，其中將所述多晶矽層的所述上部部分轉換成矽化物層包括：在形成所述閘極電極層堆疊之後，在所述多晶矽層之上形成導電層；以及對所述導電層及所述多晶矽層執行退火製程，從而界定所述矽化物層，其中所述矽化物層具有在所述金屬層的頂表面下方延伸的向下突起部。
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