TW201501299A

TW201501299A - 一種製作鰭狀場效電晶體的方法

Info

Publication number: TW201501299A
Application number: TW102122404A
Authority: TW
Inventors: Ching-Wen Hung; Jia-Rong Wu; Chih-Sen Huang
Original assignee: United Microelectronics Corp
Priority date: 2013-06-24
Filing date: 2013-06-24
Publication date: 2015-01-01
Also published as: TWI612666B

Abstract

本發明是揭露一種製作鰭狀場效電晶體的方法。首先提供一基底，然後形成一鰭狀結構於基底上、形成一第一閘極結構於鰭狀結構上、形成一第一磊晶層於鰭狀結構內並設於第一閘極結構旁。接著形成一層間介電層於第一閘極結構與第一磊晶層上、於層間介電層中形成一接觸洞並暴露出第一磊晶層、形成一矽遮蓋層於第一磊晶層上以及形成一接觸插塞於接觸洞內。

Description

一種製作鰭狀場效電晶體的方法

本發明是關於一種製作鰭狀場效電晶體的方法，尤指一種於形成接觸洞並暴露出磊晶層之後才形成矽遮蓋層(silicon cap)的方法。

近年來，隨著各種消費性電子產品不斷的朝小型化發展，半導體元件設計的尺寸亦不斷縮小，以符合高積集度、高效能和低耗電之潮流以及產品需求。

隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。

在習知的鰭狀場效電晶體元件製程中，磊晶層製作完畢後通常會緊接著於磊晶層上另外形成一矽遮蓋層。然而，此製程順序通常會造成由多晶矽所構成的閘極表面產生凸塊問題(bump issue)。其次，在製作矽化金屬層的過程中也容易因所進行的濕式清洗製程對閘極與側壁子之間的襯墊層造成侵蝕(encroachment)，並導致矽化鎳導通(nickel silicide piping)等問題。因此如何改良現有製程以解決上述所遇到的瓶頸即為現今一重要課題。

本發明是揭露一種製作鰭狀場效電晶體的方法，包含有下列步驟。首先提供一基底，然後形成一鰭狀結構於基底上、形成一第一閘極結構於鰭狀結構上、形成一第一磊晶層於鰭狀結構內並設於第一閘極結構旁。接著形成一層間介電層於第一閘極結構與第一磊晶層上、於層間介電層中形成一接觸洞並暴露出第一磊晶層、形成一矽遮蓋層於第一磊晶層上以及形成一接觸插塞於接觸洞內。

10‧‧‧基底

12‧‧‧第一鰭狀結構

14‧‧‧第二鰭狀結構

16‧‧‧絕緣層

18‧‧‧PMOS電晶體區

20‧‧‧NMOS電晶體區

22‧‧‧第一閘極結構

24‧‧‧第二閘極結構

26‧‧‧閘極電極

28‧‧‧硬遮罩

30‧‧‧虛置閘極

32‧‧‧閘極介電層

34‧‧‧第一硬遮罩

36‧‧‧第一側壁子

38‧‧‧第一磊晶層

40‧‧‧第二硬遮罩

42‧‧‧第一側壁子

44‧‧‧第二磊晶層

46‧‧‧第二側壁子

48‧‧‧氧化遮蓋層

50‧‧‧源極/汲極區域

52‧‧‧源極/汲極區域

54‧‧‧接觸洞蝕刻停止層

56‧‧‧層間介電層

58‧‧‧金屬閘極

60‧‧‧高介電常數介電層

62‧‧‧功函數金屬層

64‧‧‧遮蓋層

66‧‧‧接觸洞

68‧‧‧矽遮蓋層

70‧‧‧矽化金屬層

72‧‧‧接觸插塞

第1圖至第14圖是根據本發明之一較佳實施例所繪示之鰭狀場效電晶體的製作方法示意圖。

為詳細揭示本發明的技術實質，下面結合附圖舉實施例詳細說明。第1圖至第14圖是根據本發明之一較佳實施例所繪示之半導體裝置的製作方法示意圖。如第1圖所示，首先提供一基底10，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有一第一電晶體區，例如一PMOS電晶體區18與一第二電晶體區，例如一NMOS電晶體區20。

基底10上具有至少一第一鰭狀結構12、至少一第二鰭狀結構14及一絕緣層16。鰭狀結構12、14之底部係被絕緣層16，例如氧化矽所包覆而形成淺溝隔離，且部分的第一鰭狀結構12以及部分的第二鰭狀結構14上另分別設有一第一閘極結構22與一第二閘極結構24。第一閘極結構22與第二閘極結構24分別包含一閘極電極26與一硬遮罩28設於閘極電極26上，且第一閘極結構22與第二閘極結構24旁可選擇性設置複數個虛置閘極30。在後續製得的電晶體元件中，鰭狀結構12、14被閘極電極26間的重疊區域可以作為載子流通之通道。

上述第一鰭狀結構12及第二鰭狀結構14之形成方式可以包含先形成一圖案化遮罩(圖未示)於基底10上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底10中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積、化學機械研磨(chemical mechanical polishing,CMP)及回蝕刻製程而形成一環繞各鰭狀結構12、14底部之絕緣層16。除此之外，第一鰭狀結構12及第二鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底10上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底10上成長出半導體層，此半導體層即可作為相對應的鰭狀結構12、14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積、CMP及回蝕刻製程形成一絕緣層16以包覆住鰭狀結構12、14之底部。另外，當基底10為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻基底上之一半導體層，並停止於此半導體層下方的一底氧化層以形成各鰭狀結構，故可省略前述製作絕緣層16的步驟。

閘極電極26與鰭狀結構12、14之間另分別包括一閘極介電層32。其中，閘極電極26之材質較佳包含摻雜或非摻雜多晶矽，但不排除可選自金屬矽化物或金屬等材料，而閘極介電層32的材質在本實施例中較佳包含矽化物層，例如氧化矽(SiO)、氮化矽(SiN)或氮氧化矽(SiON)，但不排除可選自高介電常數的介電材料。

然後如第2圖所示，全面性形成一第一硬遮罩34並覆蓋第一閘極結構22與第二閘極結構24。依據本發明之較佳實施例，第一硬遮罩34是選自由碳化矽(SiC)、氮氧化矽(SiON)、氮化矽(SiN)、氮碳化矽(SiCN)以及氮硼化矽(SiBN)等所構成的群組，但不侷限於此。

如第3圖所示，接著於NMOS電晶體區20形成一圖案化光阻層(圖未示)，並以該圖案化光阻層為遮罩去除PMOS電晶體區18之部分第一硬遮罩34，以於第一閘極結構22周圍形成一第一側壁子36並於第一閘極結構22旁之第一鰭狀結構12內形成一第一凹槽(圖未示)。然後於去除NMOS電晶體區20之圖案化光阻層後進行一選擇性磊晶成長製程，以於該第一凹槽中形成一由鍺化矽所構成的第一磊晶層38。

然後如第4圖所示，全面性形成一第二硬遮罩40並覆蓋第一閘極結構22與第二閘極結構24、NMOS電晶體區20之部分第一硬遮罩34。依據本發明之較佳實施例，第二硬遮罩40是選自由碳化矽(SiC)、氮氧化矽(SiON)、氮化矽(SiN)、氮碳化矽(SiCN)以及氮硼化矽(SiBN)等所構成的群組，但不侷限於此。

接著如第5圖所示，於PMOS電晶體區18形成一圖案化光阻層(圖未示)，並以該圖案化光阻層為遮罩去除NMOS電晶體區20之第二硬遮罩40以於第二閘極結構24周圍形成另一第一側壁子42以及於第二閘極結構24旁之第二鰭狀結構14內形成一第二凹槽(圖未示)。然後於去除PMOS電晶體區18之圖案化光阻層後進行一選擇性磊晶成長製程，以形成一由磷化矽(SiP)所構成的第二磊晶層44於該第二凹槽中。

如第6圖所示，接著形成一第二側壁子46於第一閘極結構22與第二閘極結構24周圍。形成第二側壁子46之步驟可比照上述形成第一側壁子36、42之步驟，在此不另加贅述。需注意的是，本實施例雖直接於第一側壁子36、42側壁形成第二側壁子46，但不侷限於此作法，又可選擇於形成第二側壁子46之前先從第一閘極結構22與第二閘極結構24去除第一側壁子36、42，此實施例也屬本發明所涵蓋的範圍。

然後如第7圖所示，先覆蓋一氧化遮蓋層(oxide seal)48於第二側壁子46、第一閘極結構22以及第二閘極結構24上，然後如第8圖所示，分別對PMOS電晶體區18及NMOS電晶體區20進行離子佈植以形成源極/汲極區域。例如，可先覆蓋一圖案化光阻層(圖未示)於NMOS電晶體區20並對PMOS電晶體區18進行一P型離子佈植製程，以於第一閘極結構22兩旁的第一磊晶層38中形成一源極/汲極區域50。接著去除NMOS電晶體區20的圖案化光阻層，形成另一圖案化光阻層(圖未示)於PMOS電晶體區18並對NMOS電晶體區20進行一N型離子佈植，以於第二閘極結構24兩旁的第二磊晶層44中形成另一源極/汲極區域52，然後去除PMOS電晶體區18的圖案化光阻層。

在形成源極/汲極區域50與源極/汲極區域52之後，再利用稀釋氟化氫(diluted HF,DHF)去除第一閘極結構22、第二閘極結構24與第二側壁子46上的氧化遮蓋層48。一般而言，前述形成源極/汲極區域50、52與去除圖案化光阻層後通常會以鹽酸(HCl)進行一道濕式清洗(wet clean)去除基底10表面的聚合物(polymer)，而本發明可利用上述氧化遮蓋層48的設置來保護第一磊晶層38與第二磊晶層44在濕式清洗過程中不致受到影響。

然後如第9圖所示，先沈積一接觸洞蝕刻停止層(contact etch stop layer,CESL)54並覆蓋PMOS電晶體區18與NMOS電晶體區20的第一閘極結構22、第二閘極結構24與第二側壁子46。接著進行一流體化學氣相沉積(flowable chemical vapor deposition,FCVD)製程以形成一層間介電層56並全面性覆蓋接觸洞蝕刻停止層54。隨後進行一平坦化製程，例如一化學機械研磨(chemical mechanical polishing,CMP)製程，去除部分層間介電層56、接觸洞蝕刻停止層54以及硬遮罩28，使第一閘極結構22與第二閘極結構24中由多晶矽所構成的閘極電極26頂部約略切齊於層間介電層56表面而受到裸露。另一作法則是利用CMP去除部分層間介電層56，並且停在接觸洞蝕刻停止層54，接著利用一道乾蝕刻的方式去除部分層間介電層56、接觸洞蝕刻停止層54以及硬遮罩28，使閘極電極26頂部裸露出來。

如第10圖所示，進行一金屬閘極置換(replacement metal gate,RMG)製程，以於PMOS電晶體區18與NMOS電晶體區20中各形成一金屬閘極58，其中金屬閘極58各包含一高介電常數介電層60與一功函數金屬層62。

依據本發明之較佳實施例，金屬閘極置換製程可包括先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除第一閘極結構22及第二閘極結構24中的多晶矽層但不蝕刻層間介電層56，以於各電晶體區18、20形成一凹槽(圖未示)。接著依據形成一高介電常數介電層60與一適當的功函數金屬層62於該凹槽內，然後平坦化功函數金屬層62及高介電常數介電層60，以於PMOS電晶體區18及NMOS電晶體區20分別形成一金屬閘極58。

依據本發明之較佳實施例，金屬閘極置換製程包括先閘極(gate first)製程、後閘極(gate last)製程之先閘極介電層(high-k first)製程以及後閘極製程之後閘極介電層(high-k last)製程等，或是多晶矽閘極製程。本實施例係以後閘極製程之後閘極介電層製程所形成的電晶體為例，故高介電常數介電層60較佳為一具有U型剖面之高介電常數介電層，其材料包含介電常數大於4的介電材料，例如係選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭 (lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)、鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)、或其組合所組成之群組。

另外，形成高介電常數介電層60的方法包括原子層沉積(atomic layer deposition,ALD)製程或有機金屬化學氣相沉積法(metal-organic chemical vapor deposition,MOCVD)，但不以此為限。此外，也可選擇性另包含一介電層(圖未示)例如氧化矽層設置於基底10與高介電常數介電層60之間。金屬閘極58可以包含一層或多層的金屬材質，例如包含一功函數金屬層(work function metal layer)62、一阻障層(barrier layer)(圖未示)以及一低電阻金屬層(圖未示)。功函數金屬層62用以調整形成的金屬閘極58之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層62可選用功函數為3.9電子伏特(eV)~4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層62可選用功函數為4.8 eV~5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低電阻金屬層則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。

如第11圖所示，接著形成一遮蓋層64於金屬閘極58上，其中遮蓋層64較佳由氧化物所構成，但不侷限於此。然後以一道微影暨蝕刻(1P1E)或兩道微影暨蝕刻(2P2E)製程於遮蓋層64及層間介電層56中形成複數個接觸洞66並暴露出第一磊晶層38及第二磊晶層44。

隨後如第12圖所示，於第一磊晶層38及第二磊晶層44上分別形成一矽遮蓋層68。例如為純矽或磷化矽等，而且矽遮蓋層68僅會形成於各接觸洞66內的第一磊晶層38及第二磊晶層44上。

如第13圖所示，接著進行一矽化金屬製程，例如可先填入一由鈷(Co)、鈦(Ti)及/或鎳(Ni)或鉑鎳合金(NiPt)等金屬材料所構成的金屬層(圖未示)於接觸洞66中，然後搭配進行一快速升溫退火(RTA)製程使金屬層與矽遮蓋層68反應而形成一矽化金屬層70。依據本發明之較佳實施例，進行矽化金屬製程的過程中較佳將矽遮蓋層68完全消耗完，使矽化金屬層70分別直接生長於兩個磊晶層上。

隨後如第14圖所示，在各接觸洞66中形成接觸插塞72。形成接觸插塞72的方法，例如先在基底10上依序形成一阻障/黏著層(圖未示)、一晶種層(圖未示)以及一導電層(圖未示)覆蓋遮蓋層64並填入接觸洞66，其中阻障/黏著層係共形地(conformally)填入接觸洞66中，且導電層係完全填滿接觸洞66。阻障/黏著層可用來避免導電層之金屬原子擴散至周圍的遮蓋層64中以及增加導電層與遮蓋層64之間的附著力。阻障/黏著層的材料例如是鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)、氮化鎢(WN)或是其任意組合例如鈦/ 氮化鈦所構成，但並不以此為限。晶種層之材料係較佳地與導電層的材料相同，導電層的材料包含各種低電阻金屬材料，例如是鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)等材料，較佳是鎢或銅，最佳是鎢，以和矽化金屬層70或下方的源極/汲極區域50、52形成適當的歐姆接觸(Ohmic contact)。然後，進行一平坦化製程例如化學機械研磨(CMP)製程、蝕刻製程或是兩者的結合，去除接觸洞66以外區域之阻障/黏著層、晶種層與導電層，使剩餘的導電層之一表面與遮蓋層64之一表面共平面，至此完成複數個接觸插塞72及本發明較佳實施例之鰭狀場效電晶體的製作。

綜上所述，本發明主要將形成矽遮蓋層的時間點由原本形成磊晶層後以及完成側壁子的製作前移到接觸洞形成後及矽化金屬層完成前。藉由改變形成矽遮蓋層的時間點，本發明除了可避免於多晶矽閘極表面產生凸塊，並可同時改善製作矽化金屬層過程中所產生的侵蝕及矽化鎳導通等問題。