KR102266204B1 - 게이트 스페이서 구조물 및 그 형성 방법 - Google Patents

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이-시우 리우
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Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 방법은 활성 영역 위에 희생 게이트 구조물을 형성하는 단계를 포함한다. 제 1 스페이서 층은 희생 게이트 구조물의 측벽 및 상단 표면을 따라 형성된다. 제 1 보호 층은 제 1 스페이서 층 위에 형성된다. 제 2 스페이서 층은 제 1 보호 층 위에 형성된다. 제 3 스페이서 층은 제 2 스페이서 층 위에 형성된다. 희생 게이트 구조물은 대체 게이트 구조물로 대체된다. 제 2 스페이서 층은 제거되어 제 1 보호 층과 제 3 스페이서 층 사이에 에어 갭을 형성한다.

Description

게이트 스페이서 구조물 및 그 형성 방법{GATE SPACER STRUCTURE AND METHOD OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 2018년 10월 31일자로 출원된 미국 가출원 제62/753,139호의 우선권을 청구하며, 그 출원은 그 전체가 참조로서 본 명세서에 통합된다.
기술분야
본 발명은 반도체 디바이스에 관한 것이며, 보다 구체적으로는 게이트 스페이서 구조물 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 응용물에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 상부에 절연 층 또는 유전체 층, 도전 층, 및 반도체 재료 층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 주어진 면적에 더 많은 컴포넌트를 집적할 수 있는, 최소 피처 크기를 계속 감소시킴으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시킨다. 그러나, 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가적인 문제가 발생한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계-효과 반도체("FinFET") 디바이스의 사시도이다.
도 2a 내지 도 5a는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 6a 및 도 6b는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 7a, 도 7b 및 도 7c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 8a, 도 8b 및 도 8c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 9a, 도 9b 및 도 9c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 10은 일부 실시예에 따른 플라즈마 퇴적/도핑 장치의 단면도이다.
도 11a, 도 11b 및 도 11c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 12a, 도 13b 및 도 14c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 13a, 도 13b 및 도 13c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 14a, 도 14b 및 도 14c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 15a, 도 15b 및 도 15c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 16a, 도 16b 및 도 16c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 17c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 18a, 도 18b 및 도 18c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 19a, 도 19b 및 도 19c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 20a, 도 20b 및 도 20c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 21a, 도 21b 및 도 21c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 22a, 도 22b 및 도 22c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 23a, 도 23b 및 도 23c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 24a, 도 24b 및 도 24c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 25a, 도 25b 및 도 25c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 26a, 도 26b 및 도 26c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 27a, 도 27b 및 도 27c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 28a, 도 28b 및 도 28c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 29a, 도 29b 및 도 29c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 30a, 도 30b 및 도 30c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 31a, 도 31b 및 도 31c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 32a, 도 32b 및 도 32c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 33a, 도 33b 및 도 33c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 34a, 도 34b 및 도 34c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 35a, 도 35b 및 도 35c는 일부 실시예에 따른 FinFET 디바이스의 제조에서의 중간 단계의 단면도이다.
도 36은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
도 37은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
도 38은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
도 39은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
도 40은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법을 예시하는 흐름도이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처상의 또는 그 위의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
실시예는 특정 상황, 즉 반도체 디바이스의 게이트 스페이서 구조물 및 그 형성 방법과 관련하여 설명될 것이다. 본 명세서에 제시된 다양한 실시예는 게이트-라스트 공정을 사용하여 형성된 FinFET 디바이스와 관련하여 논의된다. 다른 실시예에서, 게이트-퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예는 평면 트랜지스터 디바이스, 다중 게이트 트랜지스터 디바이스, 2D 트랜지스터 디바이스, 게이트-올-어라운드 트랜지스터 디바이스, 나노와이어 트랜지스터 디바이스 등에 사용되는 양상을 고려한다. 본 명세서에서 논의된 다양한 실시예는 에어 갭 또는 에어 스페이서를 포함하는 게이트 스페이서 구조물을 형성할 수 있게 한다. 일부 실시예에서, 에어 스페이서를 형성하기 위해 제거될 희생 층의 에칭 선택도를 향상시키면서 스페이서 층을 보호하기 위해 하나 이상의 보호 층이 형성된다. 일부 실시예에서, 보호 층은 탄소 또는 붕소를 스페이서 층 상에 퇴적함으로써 형성된다. 다른 실시예에서, 보호 층은 탄소 또는 붕소로 스페이서 층을 도핑함으로써 형성된다. 일부 실시예에서, 보호 층은 플라즈마-보조(plasma-assisted) 퇴적/도핑 장치를 사용하여 형성된다. 본 명세서에서 논의된 다양한 실시예는 에어 스페이서를 형성하는 에칭 공정 동안의 게이트 스페이서 구조물의 구조적 무결성을 개선하고 게이트 붕괴를 감소 또는 회피할 수 있게 한다.
도 1은 3차원 도면에서 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)(100)의 예시를 도시한다. FinFET(100)은 기판(101) 상의 핀(105)을 포함한다. 기판(101)은 격리 영역(103)을 포함하고, 핀(105)은 이웃하는 격리 영역(103) 사이로부터 위로 돌출한다. 게이트 유전체(107)는 핀(105)의 측벽을 따라, 그리고 핀(105)의 상단 표면 위에 있고, 게이트 전극(109)은 게이트 유전체(107) 위에 있다. 소스/드레인 영역(111 및 113)은 게이트 유전체(107) 및 게이트 전극(109)에 대해 핀(105)의 반대 측에 배치된다. 도 1에 도시된 FinFET(100)은 예시의 목적으로만 제공되며, 본 발명의 범위를 제한하고자 하는 것은 아니다. 이와 같이, 에피택셜 소스/드레인 영역, 다중 핀, 다층 핀 등과 같은 많은 변형이 가능하다. 도 1은 후속하는 도면에서 사용되는 참조 단면도를 추가로 도시한다. 단면 A-A는 채널, 게이트 유전체(107) 및 FinFET(100)의 게이트 전극(109)을 가로 지른다. 단면 C-C는 단면 A-A에 평행한 평면에 있고 채널 외부의 핀(105)을 가로 지른다. 단면 B-B는 단면 A-A 및 B-B에 직교하고, 핀(105)의 종축을 따르며, 예를 들어 소스/드레인 영역(111 및 113) 사이의 전류 흐름의 방향으로 있다. 후속하는 도면은 명료함을 위해 이러한 참조 단면을 나타낸다.
도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 6b 내지 도 9b, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 도 7c 내지 도 9c, 및 도 11c 내지 도 26c는 일부 실시예에 따른 FinFET 디바이스(200)의 제조에서의 중간 단계의 단면도이다. 도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 6b 내지 도 9b, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 도 7c 내지 도 9c, 및 도 11c 내지 도 26c에서, "A” 표기로 끝나는 도면은 다중 FinFET 및 FinFET 당 다중 핀을 제외하고는 도 1에 도시된 참조 단면 A-A을 따라 도시되고; "B” 표기로 끝나는 도면은 도 1에 도시된 참조 단면 B-B를 따라 도시되고; "C” 표기로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다.
도 2a를 참조하면, 일부 실시예에서, FinFET 디바이스(200)를 형성하는 공정은 기판(201) 위에 마스크(203)를 형성하는 단계로 시작한다. 기판(201)은 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(201)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(201)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(201)은 집적 회로 디바이스(도시되지 않음)를 더 포함할 수 있다. 당업자가 인지할 수 있은 바와 같이, 트랜지스터, 다이오드, 캐패시터, 저항기 등 또는 이들의 조합과 같은 광범위하고 다양한 집적 회로 디바이스가 기판(201) 내에 그리고/또는 기판(201) 상에 형성되어 FinFET 디바이스(200)를 위한 설계의 구조적 및 기능적 요건을 생성할 수 있다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
일부 실시예에서, 적절한 웰(도시되지 않음)이 기판(201) 내에 형성될 수 있다. 결과적인 FinFET 디바이스(200)가 n형 디바이스인 일부 실시예에서, 웰은 p웰이다. 결과적인 FinFET 디바이스(200)가 p형 디바이스인 일부 실시예에서, 웰은 n웰이다. 다른 실시예에서, p웰 및 n웰 모두는 기판(201) 내에 형성된다. 일부 실시예에서, p형 불순물이 p웰을 형성하기 위해 기판(201) 내로 주입된다. p형 불순물은 붕소, BF2 등일 수 있다. 일부 실시예에서, n형 불순물이 n웰을 형성하기 위해 기판(201) 내로 주입된다. n형 불순물은 인, 비소 등일 수 있다. 적절한 불순물을 주입한 후, 기판(201)에 어닐링(annealing) 공정이 수행되어 주입되었던 p형 및 n형 불순물을 활성화시킬 수 있다.
도 2a는 기판(201) 위에 마스크(203)를 형성하는 것을 도시한다. 일부 실시예에서, 마스크(203)는 기판(201)을 패터닝하기 위해 후속 에칭 단계에서 사용될 수 있다(도 3a 참조). 일부 실시예에서, 마스크(203)는 하나 이상의 마스크 층을 포함할 수 있다. 도 2a에 도시된 바와 같이, 일부 실시예에서, 마스크(203)는 제 1 마스크 층(203A) 위에 제 1 마스크 층(203A) 및 제 2 마스크 층(203B)을 포함할 수 있다. 제 1 마스크 층(203A)은 하드 마스크 층일 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 또는 이들의 조합 등의 하나 이상의 층을 포함할 수 있으며, 열적 산화, 열적 질화, 원자 층 증착(atomic layer deposition; ALD), 물리적 기상 증착(atomic layer deposition ; PVD), 화학 기상 증착(chemical vapor deposition; CVD) 또는 이들의 조합 등과 같은 임의의 적합한 공정을 사용하여 형성될 수 있다. 제 1 마스크 층(203A)은 후속하는 에칭 단계(도 3a 참조)에서 제 1 마스크 층(203A) 아래에 놓인 기판(201)의 에칭을 방지하거나 최소화하는데 사용될 수 있다. 제 2 마스크 층(203B)은 포토레지스트를 포함할 수 있고, 일부 실시예에서 후속하는 에칭 단계에서 사용하기 위해 제 1 마스크 층(203A)을 패터닝하는데 사용될 수 있다. 제 2 마스크 층(203B)은 스핀-온(spin-on) 기술을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일부 실시예에서, 마스크(203)는 3개 이상의 마스크 층을 포함할 수 있다.
도 3a는 기판(201) 내에 반도체 스트립(301)을 형성하는 것을 도시한다. 먼저, 마스크 층(203A 및 203B)은 패터닝될 수 있고, 여기서 마스크 층(203A 및 203B) 내의 개구부는 트렌치(303)가 형성될 기판(201)의 영역을 노출시킨다. 다음에, 에칭 공정이 수행되고, 여기서 에칭 공정은 마스크(203) 내의 개구부를 통해 기판(201) 내에 트렌치(303)를 생성한다. 패터닝된 마스크(203) 아래에 놓인 기판(201)의 남아있는 부분은 복수의 반도체 스트립(301)을 형성한다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch ; NBE), 또는 이들의 조합 등과 같은 임의의 수용가능한 에칭 공정을 포함할 수 있다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 반도체 스트립(301)을 형성한 후에, 임의의 적절한 공정에 의해 마스크(203)의 임의의 남아있는 부분이 제거될 수 있다. 다른 실시예에서, 제 1 마스크 층(203A)과 같은 마스크(203)의 부분은 반도체 스트립(301) 위에 남아있을 수 있다. 일부 실시예에서, 반도체 스트립(301)은 약 50 nm 내지 약 80 nm 사이의 높이(H1)를 가질 수 있다. 일부 실시예에서, 반도체 스트립(301)은 약 5 nm 내지 약 10 nm 사이의 폭(W1)을 가질 수 있다.
도 4a는 격리 영역(401)을 형성하기 위해 이웃하는 반도체 스트립(301) 사이의 트렌치(303)(도 3a 참조) 내에 절연 재료를 형성하는 것을 도시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)[예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 재료 증착 및 산화물과 같은 다른 재료로 변환시키기 위한 후경화(post curing)], 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 또한 사용될 수 있다.
또한, 일부 실시예에서, 격리 영역(401)은 트렌치(303)를 격리 영역(401)의 절연 재료로 채우기 전에 트렌치(303)의 측벽 및 하단 표면 상에 형성된 컨포멀 라이너(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, 라이너는 반도체(예를 들어, 실리콘) 질화물, 반도체(예를 들어, 실리콘) 산화물, 열 반도체(예를 들어, 실리콘) 산화물, 반도체(예를 들어, 실리콘) 산질화물, 폴리머, 또는 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, HDP-CVD, 또는 이들의 조합 등과 같은 임의의 적합한 방법을 포함할 수 있다. 그러한 실시예에서, 라이너는 격리 영역(401)의 후속하는 어닐링 동안 반도체 스트립(301)(예를 들어, Si 또는 Ge)으로부터 둘러싸고 있는 격리 영역(401)으로 반도체 재료가 확산하는 것을 방지(또는 적어도 감소)할 수 있다. 일부 실시예에서, 격리 영역(401)의 절연 재료가 퇴적된 후에, 격리 영역(401)의 절연 재료에 대해 어닐링 공정이 수행될 수 있다.
도 4a를 더 참조하면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정이 격리 영역(401)의 어떤 과잉 절연 재료를 제거하여, 격리 영역(401)의 상단 표면과 반도체 스트립(301)의 상단 표면이 동일 평면 상에 있도록 할 수 있다. 반도체 스트립(301)을 형성한 후에 반도체 스트립(301) 위에 마스크(203)의 부분(도 3a 참조)이 남아있는 일부 실시예에서, 평탄화 공정은 또한 마스크(203)의 남아있는 부분을 제거할 수 있다.
도 5a는 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(401)을 형성하기 위해 격리 영역(401)을 리세스하는 것을 도시한다. 이웃하는 분리 영역(401) 사이에서 핀(501)이 돌출되도록 격리 영역(401)이 리세스된다. 또한, 격리 영역(401)의 상단 표면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면[예들 들어, 디싱(dishing)], 또는 이들의 조합을 가질 수 있다. 격리 영역(401)의 상단 표면은 적절한 에칭에 의해 평탄하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. 격리 영역(401)은 격리 영역(401)의 재료에 선택적인 것과 같은 허용가능한 에칭 공정을 사용하여 리세스될 수 있다. 일부 실시예에서, CERTAS® 에칭, Applied Materials SICONI 툴 또는 희석 불화수소(dHF) 산이 사용될 수 있다.
도 2a 내지도 5a와 관련하여 기술된 공정은 핀(501)이 형성될 수 있는 방법의 단지 일례임을 당업자는 쉽게 이해할 것이다. 다른 실시예에서, 유전체 층은 기판(201)의 상단 표면 상에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 호모에피택셜 구조물은 트렌치에서 에피택셜 성장될 수 있고; 호모에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층은 리세스될 수 있다. 또 다른 실시예에서, 헤테로에피택셜 구조물이 핀을 위해 사용될 수 있다. 예를 들어, 도 4a의 반도체 스트립(301)은 리세스될 수 있고, 반도체 스트립(301)과는 상이한 하나 이상의 재료가 그 위치에서 에피택셜 성장될 수 있다. 또 다른 실시예에서, 유전체 층은 기판(201)의 상단 표면 상에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 헤테로에피텍셜 구조물은 기판(201)과는 상이한 하나 이상의 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있고; 헤테로에피택셜 구조물이 유전체 층으로부터 돌출하여 핀(501)을 형성하도록 유전체 층은 리세스될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 성장된 재료는 성장 중에 인 시츄(in situ) 도핑될 수 있다. 다른 실시예에서, 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장된 후에 호모에피택셜 또는 헤테로에피택셜 구조물은 예를 들어 이온 주입을 사용하여 도핑될 수 있다. 다양한 실시예에서, 핀(501)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1일 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함한다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 6a 및도 6b를 참조하면, 유전체 층(601)은 핀(501)의 측벽 및 상단 표면 상에 형성된다. 일부 실시예에서, 유전체 층(601)은 또한 격리 영역(401) 위에 형성될 수 있다. 다른 실시예에서, 격리 영역(401)의 상단 표면에 유전체 층(601)이 없을 수 있다. 유전체 층(601)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, (예를 들어, ALD, CVD, PVD, 또는 이들의 조합 등을 사용하여) 퇴적될 수 있고, 허용가능한 기술에 따라 (예를 들어, 열 산화 등을 사용하여) 열적으로 성장될 수 있다. 일부 실시예에서, 유전체 층(601)은 허용가능한 브레이크다운 전압 및 누설 성능을 갖는 유전체 재료를 포함할 수 있다. 게이트 전극 층(603)은 유전체 층(601) 위에 형성되고, 마스크(605)는 게이트 전극 층(603) 위에 형성된다. 일부 실시예에서, 게이트 전극 층(603)은 유전체 층(601) 위에 퇴적되고, 그 후 예를 들어 CMP 공정을 이용하여 평탄화된다. 그 후, 마스크(605)가 게이트 전극 층(603) 위에 퇴적된다. 게이트 전극 층(603)은 예를 들어 폴리실리콘으로 제조될 수 있지만, 격리 영역(54)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료가 또한 사용될 수 있다. 다른 실시예에서, 게이트 전극 층(603)은 하나 이상의 적절한 금속 재료를 포함할 수 있다. 마스크(605)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 또는 이들의 조합 등의 하나 이상의 층을 포함할 수 있으며, 열 산화, 열 질화, ALD, PVD, CVD, 또는 이들의 조합 등에 의해 형성될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 마스크(605)(도 6a 및 도 6b 참조)는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 패터닝된 마스크(701)를 형성할 수 있다. 패터닝된 마스크(701)의 패턴은 허용가능한 에칭 기술에 의해 게이트 전극 층(603) 및 유전체 층(601)에 전사되어 게이트(703)를 형성한다. 게이트(703)의 패턴은 핀(501)의 소스/드레인 영역을 노출시키면서(도 7c 참조) 핀(501)의 각각의 채널 영역을 덮는다(도 7b 참조). 게이트(703)는 또한 공정 변동 내에서 각각의 핀(501)의 길이 방향에 실질적으로 직교하는 길이 방향을 가질 수 있다(도 7a 참조). 게이트(703)의 크기 및 게이트(703) 사이의 피치는 게이트(703)가 형성된 다이의 영역에 의존할 수 있다. 일부 실시예에서, 게이트(703)는 예를 들어 다이의 논리 영역(예를 들어, 논리 회로가 배치되는 영역) 내에 위치될 때보다, 예를 들어 다이의 입력/출력 영역(예를 들어, 입력/출력 회로가 배치되는 영역)에 위치될 때 더 큰 크기 및 더 큰 피치를 가질 수 있다. 이하 보다 상세하게 설명되는 바와 같이, 게이트(703)는 희생 게이트이며, 후속하여 대체 게이트로 대체된다. 따라서, 게이트(703)는 또한 희생 게이트 또는 더미 게이트로 지칭될 수 있다. 다른 실시예에서, 게이트(703)는 대체되지 않고 FinFET 디바이스(200)의 최종 구조물에 남아있는다.
도 7a, 도 7b 및 도 7c를 더 참조하면, 저농도로 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(705)이 기판(201) 내에 형성될 수 있다. 도 2a를 참조하여 상기 논의된 주입 공정과 유사하게, 적절한 불순물이 핀(501)으로 주입되어 LDD 영역(705)을 형성한다. 결과적인 FinFET 디바이스(200)가 p형 디바이스인 일부 실시예에서, p형 불순물이 핀(501)으로 주입되어 p형 LDD 영역(705)을 형성한다. 결과적인 FinFET 디바이스(200)가 n형 디바이스인 일부 실시예에서, n형 불순물이 핀(501)으로 주입되어 n형 LDD 영역(705)을 형성한다. LDD 영역(705)의 주입 중에, 게이트(703) 및 패터닝된 마스크(701)는 마스크로서 작용하여 도판트가 핀(501)의 채널 영역으로 주입되는 것을 방지(또는 적어도 감소)할 수 있다. 따라서, LDD 영역(705)은 실질적으로 핀(501)의 소스/드레인 영역 내에 형성될 수 있다. n형 불순물은 이전 논의된 n형 불순물 중 어느 것일 수 있고, p형 불순물은 이전 논의된 p형 불순물 중 어느 것일 수 있다. 주입 공정 후에, 주입된 불순물을 활성화시키기 위해 어닐링 공정이 수행될 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 유전체 층(801)은 게이트(703), 패터닝된 마스크(701), 격리 영역(401) 및 핀(501)의 노출된 표면 상에 블랭킷 형성된다. 일부 실시예에서, 유전체 층(801)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 탄산질화물(SiOCN) 또는 이들의 조합 등을 포함할 수 있으며, CVD, ALD, 또는 이들의 조합 등을 사용하여 형성될 수 있다. 유전체 층(801)은 또한 스페이서 층으로 지칭될 수 있다. 일부 실시예에서, 유전체 층(801)은 약 2 nm 내지 약 4 nm 사이의 두께를 가진다.
도 9a, 도 9b 및 도 9c를 참조하면, 보호 층(901)은 유전체 층(801) 위에 블랭킷 형성된다. 일부 실시예에서, 보호 층(901)은 탄소를 포함한다. 다른 실시예에서, 보호 층(901)은 붕소를 포함한다. 또 다른 실시예에서, 보호 층(901)은 탄소 층 또는 붕소 층이다. 일부 실시예에 있어서, 보호 층(901)은 약 0.5 nm 내지 약 4 nm 사이의 두께를 가진다. 이하 더 상세히 설명하는 바와 같이, 보호 층(901)은 에어 갭을 형성하기 위한 후속하는 에칭 공정에서 유전체 층(801)을 보호한다(도 24a, 도 24b 및 도 24c 참조). 일부 실시예에서, 보호 층(901)은 플라즈마-강화 CVD(plasma-enhanced CVD; PECVD) 등과 같은 플라즈마-보조 공정을 사용하여 형성된다. 보호 층(901)이 붕소를 포함하는 일부 실시예에서, 플라즈마-보조 공정은 붕소-함유 전구체 기체를 포함하는 기체 혼합물을 사용한다. 붕소-함유 전구체 기체는 B2H6, BF3 또는 이들의 조합일 수 있다. 보호 층(901)이 탄소를 포함하는 일부 실시예에서, 플라즈마-조 공정은 탄소-유 전구체 기체를 포함하는 기체 혼합물을 사용한다. 탄소-유 전구체 기체는 CH4, CO, CO2, 또는 이들의 조합 등일 수 있다. 일부 구현예에서, 플라즈마-보조 공정의 기체 혼합물은 또한 불활성 기체를 포함할 수 있다. 불활성 기체는 크세논, 헬륨, 아르곤, 네온, 크립톤, 라돈 등 또는 이들의 조합을 포함할 수 있다. 이하 더 상세하게 설명되는 바와 같이, 일부 실시예에서, 보호 층(901)은 플라즈마-보조 퇴적/도핑 장치(1000)를 사용하여 형성될 수 있다(도 10 참조).
도 10은 일부 실시예에 따른 플라즈마-보조 퇴적/도핑 장치(1000)의 단면도이다. 플라즈마-보조 퇴적/도핑 장치(1000)는 유전체 층(801) 위에 보호 층(901)을 형성하기 위한 퇴적 공정을 수행하는데 사용될 수 있다(도 9a,도 9b 및 도 9c 참조). 이하 더 상세하게 설명되는 바와 같이, 플라즈마-보조 증착/도핑 장치(1000)는 또한 보호 층을 형성하기 위해 보호 층(901)을 도핑하기 위한 도핑 공정을 수행하는데 사용될 수 있다(도 28a,도 28b 및 도 28c 참조). 플라즈마-보조 퇴적/도핑 장치(1000)는 하우징(1003)에 의해 정의된 챔버(1001)를 포함한다. 챔버(1001) 내의 척(1005)은 기판(201)을 포함하는 웨이퍼와 같은 웨이퍼를 유지한다. 기체 유입구(1007)는 챔버(1001)에 적절한 공정 기체를 제공한다. 플라즈마 발생기(1009)는 공정 기체로부터 플라즈마(1011)를 발생시킨다. 플라즈마 발생기(1009)는 매칭 회로 시스템(1015)을 통해 무선 주파수(radio-frequency; RF) 전력원(1013)에 결합된다. 일부 실시예에서, 플라즈마 발생기(1009)는 변압기 결합 플라즈마 발생기, 유도 결합 플라즈마 시스템, 자기적으로 강화된 반응성 이온 에칭 시스템, 전자 사이클로트론 공명 시스템, 원격 플라즈마 발생기 등일 수 있다. 일부 실시예에서, RF 전력원(1013)은 약 200 W 내지 약 3300 W의 전력에서 동작된다. 전압원(1017)이 척(1005)에 결합되어 플라즈마 발생기(1009)와 척(1005) 사이에 바이어스 전압을 발생시킨다. 일부 실시예에서, 전압원(1117)은 방전 단계[플라즈마 발생기(1009)와 척(1005) 사이에 제로 바이어스 전압을 인가함]에 의해 분리된 DC 전압 펄스[플라즈마 발생기(1009)와 척(1005) 사이에 음의 DC 바이어스 전압을 인가함]를 포함하는 펄스 DC 바이어스 전압을 발생시킨다. 각각의 DC 전압 펄스는 약 - 0.2 kV 내지 약 -10 kV일 수 있다. 각각의 DC 전압 펄스는 약 20 μs 내지 약 100 μs의 지속 시간을 가질 수 있다. DC 전압 펄스는 약 0.2 kHz 내지 약 9 kHz의 주파수를 가진다.
일부 실시예에서, 플라즈마-보조 퇴적/도핑 장치(1000)는 교번하는 방식으로 퇴적 및 도핑 공정을 수행할 수 있다. 플라즈마의 이온이 웨이퍼의 표면에서 중화되고 유전체 층(801) 위에 퇴적되어 보호 층(901)을 형성하는 퇴적 공정이 방전 단계 동안에 수행된다(도 9a, 도 9b 및도 9c 참조). 플라즈마(1011)의 이온이 DC 전압 펄스의 DC 바이어스 전압에 의해 가속화되고 유전체 층(801)으로 주입되는 도핑 공정이 DC 전압 펄스 단계 동안에 수행된다(도 28a, 28b 및 28c 참조).
도 10을 또한 참조하면, 일부 실시예에서, 플라즈마-보조 퇴적/도핑 장치(1000)는 유전체 층(801)의 의미있는 도핑없이 유전체 층(801) 상에 주로 퇴적 공정을 수행하도록 구성될 수 있다. 그러한 실시예에서, DC 전압 펄스의 DC 바이어스 전압, DC 전압 펄스의 지속 시간, 및 DC 전압 펄스의 주파수가 변경될 수 있다. 예를 들어, DC 전압 펄스의 DC 바이어스 전압은 플라즈마(1011)의 이온의 에너지가 유전체 층(801)으로 플라즈마(1011)의 이온을 주입하기에 불충분하도록 변경될 수 있다. 대신에, 플라즈마(1011)의 이온이 유전체 층(801) 위에 퇴적된다. 플라즈마-보조 퇴적/도핑 장치(1000)가 증착 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 DC 바이어스 전압은 약 0.3 kV 내지 약 5 kV이다. 플라즈마-보조 퇴적/도핑 장치(1000)가 퇴적 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 지속 시간은 약 10 ㎲ 내지 약 100 ㎲이다. 플라즈마-보조 퇴적/도핑 장치(1000)가 퇴적 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 주파수는 약 500 Hz 내지 약 9000 Hz이다.
다른 실시예에서, 플라즈마-보조 퇴적/도핑 장치(1000)는 의미있는 증착 공정을 수행하지 않고 유전체 층(801)(도 28a, 28b 및 28c 참조)에 주로 도핑 공정을 수행하도록 구성될 수 있다. 그러한 실시예에서, DC 전압 펄스의 DC 바이어스 전압, DC 전압 펄스의 지속 시간, 및 DC 전압 펄스의 주파수가 변경될 수 있다. 예를 들어, DC 전압 펄스의 DC 바이어스 전압은 플라즈마(1011)의 이온의 에너지가 유전체 층(801)으로 플라즈마(1011)의 이온을 주입하기에 충분하도록 변경될 수 있다. 게다가, 방전 단계의 지속 시간이 또한 감소될 수 있다. 플라즈마-보조 퇴적/도핑 장치(1000)가 도핑 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 DC 바이어스 전압은 약 0.3 kV 내지 약 5 kV이다. 플라즈마-보조 퇴적/도핑 장치(1000)가 도핑 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 지속 시간은 약 10 ㎲ 내지 약 100 ㎲이다. 플라즈마-보조 퇴적/도핑 장치(1000)가 도핑 공정을 수행하도록 구성되는 일부 실시예에서, DC 전압 펄스의 주파수는 약 500 Hz 내지 약 9000 Hz이다. 플라즈마-보조 퇴적/도핑 장치(1000)가 도핑 공정을 수행하도록 구성되는 일부 실시예에서, 방전 단계의 지속 시간은 약 10 ㎲ 내지 약 100 ㎲이다.
도 11a, 도 11b 및 도 11c를 참조하면, 보호 층(901)을 형성한 후, 보호 층(901) 위에 유전체 층(1101)이 형성된다. 일부 실시예에서, 유전체 층(1101)은 도 8a, 도 8b 및 도 8c와 관련하여 상술된 유전체 층(801)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 유전체 층(1101) 및 유전체 층(801)은 동일한 재료를 포함한다. 다른 실시예에서, 유전체 층(1101) 및 유전체 층(801)은 상이한 재료를 포함한다. 이하 더 상세하게 설명된 바와 같이, 보호 층(901)이 유전체 층(801)을 보호하면서 유전체 층(1101)은 에어 갭을 형성하도록 제거된다(도 24a, 도 24b 및 도 24c 참조). 유전체 층(1101)은 또한 스페이서 층 또는 희생 스페이서 층으로 지칭될 수 있다. 일부 실시예에서, 유전체 층(1101)은 약 2 nm 내지 약 5 nm 사이의 두께를 가진다.
도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c는 인접한 게이트(703) 사이에서 핀(501) 내에 에피택셜 소스/드레인 영역(1501)을 형성하는 것을 도시한다. 도 12a, 도 12b 및 도 12c를 참조하면, 유전체 층(1201)은 유전체 층(1101) 위에 형성된다. 일부 실시예에서, 유전체 층(1201)은 도 8a, 도 8b 및 도 8c와 관련하여 상술된 유전체 층(801)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 다른 실시예에서, 유전체 층(1201) 및 유전체 층(1101)은 상이한 재료를 포함한다. 이하 더 상세하게 설명된 바와 같이, 유전체 층(1201)은 에피택셜 소스/드레인 영역(1501)을 형성한 후에 제거된다. 따라서, 유전체 층(1201)은 또한 더미 층 또는 희생 층으로 지칭될 수 있다. 일부 실시예에서, 유전체 층(1201)은 약 2 nm 내지 약 4 nm 사이의 두께를 가진다.
도 13a, 도 13b 및 도 13c를 참조하면, 패터닝된 마스크(1301)가 게이트(703)를 보호하고 핀(501)의 소스/드레인 영역을 노출시키기 위해 기판(201) 위에 형성된다. 마스크 층이 증착되고 패터닝되어 패터닝된 마스크(1301)를 형성한다. 일부 실시예에서, 마스크 층은 포토레지스트 등을 포함할 수 있으며, 스핀-온 공정 등을 사용하여 형성될 수 있다. 마스크 층이 포토레지스트를 포함하는 일부 실시예에서, 마스크 층은 적절한 포토리소그래피 방법을 사용하여 패터닝된다.
도 14a, 도 14b 및 도 14c를 참조하면, 패터닝된 마스크(1301)를 형성한 후, 유전체 층(801, 1101, 1201), 보호 층(901) 및 핀(501)에 패터닝 공정이 수행되어 핀(501)의 소스/드레인 영역 내에 리세스(1401)를 형성한다. 일부 실시예에서, 패터닝 공정은 패터닝된 마스크(1301)를 에칭 마스크로서 사용하면서 이방성 건식 에칭 공정과 같은 하나 이상의 적합한 에칭 공정을 포함할 수 있다. 적합한 이방성 에칭 공정은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 유전체 층(1201)의 보호되지 않은 부분은 리세스(1401)를 형성하는 동안 완전히 제거되지 않을 수 있다. 이러한 실시예에서, 패터닝된 마스크(1301)에 의해 보호되었던 게이트(703) 위의 유전체 층(1201)의 부분 이외에 게이트(703)의 측벽을 따라 유전체 층(1201)의 부분이 남는다(도 13b 참조). 리세스(1401)를 형성한 후, 패터닝된 마스크(1301)는 제거된다. 패터닝된 마스크(1301)가 포토 레지스트를 포함하는 일부 실시예에서, 패터닝된 마스크(1301)는 습식 세정 공정이 후속되는 애싱 프로세스에 의해 제거된다.
도 15a, 도 15b 및 도 15c를 참조하면, 에피택셜 소스/드레인 영역(1501)이 리세스(1401) 내에 형성된다(도 14a, 도 14b 및 도 14c 참조). 일부 실시예에서, 에피택셜 소스/드레인 영역(1501)은 금속-유기 CVD(metal-organic CVD; MOCVD), 분자선 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택 에피택셜 성장(selective epitaxial growth; SEG), 또는 이들의 조합 등을 사용하여 리세스(1401) 내에 에피택셜 성장된다. FinFET 디바이스(200)가 n형 디바이스이고 핀(501)이 실리콘으로 형성되는 일부 실시예에서, 에피택셜 소스/드레인 영역(1501)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. FinFET 디바이스(200)가 p형 디바이스이고 핀(501)이 실리콘으로 형성되는 일부 실시예에서, 에피택셜 소스/드레인 영역(1501)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(1501)은 핀(501)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(1501)은 핀(501)을 지나서 반도체 스트립(301)으로 연장될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(1501)의 재료는 적절한 도펀트로 주입될 수 있다. 일부 실시예에서, 주입 공정은 도 7a, 도 7b 및 도 7c를 참조하여 상술된 LLD 영역(705)을 형성하는데 사용되는 공정과 유사하며, 설명은 여기서 반복되지 않는다. 다른 실시예에서, 에피택셜 소스/드레인 영역(1501)의 재료는 성장 중에 인 시츄 도핑될 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 에피택셜 소스/드레인 영역(1501)을 형성한 후에, 유전체 층(1201)의 남아있는 부분이 제거된다. 일부 실시예에서, 유전체 층(1201)의 남아있는 부분은 유전체 층(1201)의 재료에 대해 선택적인 적절한 에칭 공정을 사용하여 제거될 수 있다. 도시된 실시예에서, 에피택셜 소스/드레인 영역(1501) 각각은 다른 에피택셜 소스/드레인 영역(1501)으로부터 물리적으로 분리된다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(1501)은 병합될 수 있다. 그러한 실시예는 도 17c에 도시되고, 여기서 인접한 에피택셜 소스/드레인 영역(1501)은 병합되어 다중 핀(501)에 대한 공통 에피택셜 소스/드레인 영역(1501)을 형성한다.
도 18a, 도 18b 및 도 18c를 참조하면, 유전체 층(1801)은 게이트(703) 및 에피택셜 소스/드레인 영역(1501) 위에 형성되고, 층간 유전체(interlayer dielectric; ILD)(1803)는 유전체 층(1801) 위에 형성된다. 일부 실시예에서, 유전체 층(1801)은 도 8a, 도 8b 및 도 8c와 관련하여 상술된 유전체 층(801)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, 유전체 층(801)은 약 2 nm 내지 약 5 nm 사이의 두께를 가진다. 다른 실시예에서, 유전체 층(1801) 및 유전체 층(1201)은 상이한 재료를 포함한다. 유전체 층(1801)은 또한 스페이서 층으로 지칭될 수 있다. 일부 실시예에서, 유전체 층(1801)은 ILD(1803)를 패터닝하는 동안 정지 층으로서 사용되어 후속하여 형성된 콘택 플러그를 위한 개구부를 형성한다. 일부 실시예에서, ILD(1803)는 유동성 CVD에 의해 형성된 유동성 막이다. 일부 실시예에서, ILD(1803)는 실리콘 산화물, SiOC, ZrO2, HfO2, 포스포-실리케이트 유리(Phospho-Silicate Glass; PSG), 보로-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소-도핑 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped Silicate Glass; USG), 저-k 유전체 재료, 초저-k 유전체 재료, 고-k 유전체 재료, 또는 이들의 조합 등과 같은 유전체 재료로 형성되고, CVD, PECVD, 스핀-온-유리 공정, 또는 이들의 조합 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 19a, 도 19b 및 도 19c를 참조하면, ILD(1803)는 ILD(1803)의 남아있는 부분의 최상부 표면이 게이트(703)의 최상부 표면 아래에 있도록 리세스된다. 일부 실시예에서, 유전체 층(1803)은 유전체 층(1803)의 재료에 대해 선택적인 적절한 에칭 공정을 사용하여 제거될 수 있다.
도 20a, 도 20b 및 도 20c를 참조하면, 유전체 층(2001)이 게이트(703) 및 ILD(1803) 위에 형성된다. 일부 실시예에서, 유전체 층(2001)은 도 8a, 도 8b 및 도 8c와 관련하여 상술된 유전체 층(801)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 유전체 층(2001)은 또한 캡(cap) 층으로 지칭될 수 있다.
도 21a, 도 21b 및 도 21c를 참조하면, CMP 공정과 같은 평탄화 공정이 수행되어 유전체 층(2001)의 상단 표면을 게이트(703)의 상단 표면과 같은 레벨이 되도록 할 수 있다. 평탄화 공정은 또한 패터닝된 마스크(701)(도 20a, 도 20b 및 도 20c 참조), 게이트(703)의 상단 표면 위로 연장되는 보호 층(901)의 부분 및 유전체 층(801, 1101 및 1801) 부분을 제거한다.
도 22a 및 도 23a, 도 22b 및 도 23b, 및 도 22c 및 도 23c는 게이트(2307)를 형성하기 위한 게이트 대체 공정을 도시한다. 도 22a, 도 22b 및 도 22c를 참조하면, 게이트(703)의 게이트 전극 층(603)(도 21a, 도 21b, 및 도 21c 참조)은 리세스(2201)를 형성하기 위해 하나 이상의 적절한 에칭 공정을 사용하여 제거된다. 리세스(2201) 각각은 각각의 핀(501)의 채널 영역을 노출시킨다. 도시된 실시예에서, 유전체 층(601)은 핀(501)의 채널 영역 위에 남는다. 다른 실시예에서, 유전체 층(601)은 또한 리세스(2201)의 형성 동안에 제거될 수 있다.
도 23a, 도 23b 및 도 23c를 참조하면, 리세스(2201) 내에 게이트 유전체 층(2301), 일 함수 층(2303) 및 게이트 전극층(2305)이 형성된다(도 22b 참조). 일부 실시예에 있어서, 게이트 유전체 층(2301)은 리세스(2201) 내에 컨포멀하게 퇴적된다. 일부 실시예에서, 게이트 유전체 층(2301)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 다른 실시예에서, 게이트 유전체 층(2301)은 고-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(2301)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(2301)의 형성 방법은 분자-빔 퇴적(Molecular-Beam Deposition; MBD), ALD, PECVD 또는 이들의 조합 등을 포함할 수 있다.
유전체 층(601)이 리세스(2201)를 형성하는 동안 핀(501)의 채널 영역 위에서 제거되지 않는 일부 실시예에서, 유전체 층(601)은 게이트 유전체 층(2301)과 핀의 채널 영역 사이의 계면 층으로서 작용할 수 있다. 유전체 층(601)이 리세스(2201)를 형성하는 동안 핀(501)의 채널 영역 위에서 제거되는 일부 실시예에서, 게이트 유전체 층(2301)을 형성하기 전에 핀(501)의 채널 영역 위에 하나 이상의 계면 층이 형성될 수 있고, 게이트 유전체 층(2301)은 하나 이상의 계면 층 위에 형성된다. 계면 층은 후속하여 형성되는 고-k 유전체 층을 아래놓인 반도체 재료로부터 버퍼링하는 것을 돕는다. 일부 실시예에 있어서, 계면 층은 화학 반응에 의해 형성될 수 있는 화학적 실리콘 산화물을 포함한다. 예를 들어, 화학적 산화물은 탈이온수 + 오존(O3), NH4OH + H2O2 + H2O(APM), 또는 다른 방법을 사용하여 형성될 수 있다. 다른 실시예는 계면 층을 형성하기 위해 상이한 재료 또는 공정(예를 들어, 열 산화 또는 퇴적 공정)을 이용할 수 있다.
게이트 유전체 층(2301)을 형성한 후에, 게이트 유전체 층(2301) 위에 일 함수 층(2303)이 형성된다. FinFET 디바이스(200)가 n형 디바이스인 일부 실시예에서, 일 함수 층(2303)은 Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, 또는 이들의 조합 등을 포함하고, ALD, CVD, PVD 또는 이들의 조합 등을 사용하여 형성될 수 있다. FinFET 디바이스(200)가 p형 디바이스인 일부 실시예에서, 일 함수 층(2303)은 TiN, WN, TaN, Ru, Co, 또는 이들의 조합 등을 포함하고, ALD, CVD, PVD 또는 이들의 조합 등을 사용하여 형성될 수 있다. 일 함수 층(2303)을 형성한 후에, 리세스(2201)의 남아있는 부분(도 22b 참조)은 게이트 전극 층(2305)으로 채워진다. 일부 실시예에서, 게이트 전극 층(2305)은 Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, 이들의 합금, 또는 이들의 조합 등을 포함하고, ALD, CVD, PVD, 도금, 또는 이들의 조합 등을 사용하여 형성될 수 있다. 리세스(2201)를 게이트 전극 층(2305)으로 채운 후에, CMP 공정과 같은 평탄화 공정이 수행되어 게이트 유전체 층(2301), 일 함수 층(2303), 및 게이트 전극 층(2305)의 과잉 부분 - 과잉 부분은 유전체 층(2201)의 상단 표면 위에 있음 - 을 제거할 수 있다. 리세스(2201) 내에 남아있는 게이트 유전체 층(2301), 일 함수 층(2303), 및 게이트 전극 층(2305)의 부분은 각각의 유전체 층(601)과 함께 리세스(2201) 내에 게이트를 형성한다. 게이트(2307)는 또한 대체 게이트로 지칭될 수 있다.
도 24a, 도 24b 및 도 24c를 참조하면, 게이트(2307)를 형성한 후에, 유전체 층(1101)의 남아있는 부분(도 24a, 도 24b 및 도 24c 참조)이 제거되어 갭(2401)을 형성한다. 갭(2401)은 또한 에어 스페이서의 에어 갭으로 지칭될 수 있다. 일부 실시예에서, 유전체 층(1101)의 남아있는 부분은 유전체 층(1101)의 재료에 대해 선택적인 적절한 에칭 공정을 사용하여 제거될 수 있다. 일부 실시예들에서, 적절한 에칭 공정은 HF 및 H2O의 혼합물에 의해 수행되는 습식 에칭 공정일 수 있다. 다른 실시예에서, 적절한 에칭 공정은 HF와 NF3의 혼합물로부터 생성된 플라즈마에 의해 수행되는 건식 에칭 공정일 수 있다. 일부 실시예에서, 보호 층(901)은 유전체 층(801)을 에칭 공정으로부터 보호하고 에칭 공정 동안 유전체 층(1101)의 에칭 선택도를 향상시킨다. 또한, 보호 층(901)은 유전체 층(801 및 1801), 보호 층(901) 및 갭(2401)을 포함하는 게이트 스페이서 구조물의 구조적 무결성을 개선하여 게이트(2307)의 붕괴를 감소 또는 회피한다. 도시된 실시예에서, 갭(2401)은 게이트(2307)를 형성하기 위한 게이트 대체 공정을 수행한 후에 형성된다. 다른 실시예에서, 갭(2401)은 도 21a, 도 21b, 및 도 21c를 참조하여 상술된 평탄화 공정을 수행한 후에, 그리고 게이트(2307)를 형성하기 위한 게이트 대체 공정을 수행하기 전에 형성된다.
도 25a, 도 25b 및 도 25c를 참조하면, ILD(2501)은 게이트(2307) 위에 형성된다. 일부 실시예에서, ILD(2501)은 도 18a, 도 18b 및 도 18c와 관련하여 상술된 ILD(1803)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다. 일부 실시예에서, ILD(2501)는 갭(2401)으로 연장되지 않는다. 다른 실시예에서, ILD(2501)의 부분(2501a)은 갭(2401)으로 연장된다. 일부 실시예에서, ILD(2501) 및 ILD(1803)는 동일한 재료로 형성된다. 다른 실시예에서, ILD(2501) 및 ILD(1803)는 상이한 재료로 형성된다. 유전체 층(1801 및 2001) 및 ILD(1803 및 2501)는 개구부(2503 및 2505)를 형성하기 위해 패터닝된다. 일부 실시예에서, 유전체 층(1801 및 2001) 및 ILD(1803 및 2501)는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 개구부(2503)는 각각의 게이트(2307)를 노출시킨다. 개구부(2505)는 각각의 에피택셜 소스/드레인 영역(1501)을 노출시킨다. 이하 보다 상세하게 설명되는 바와 같이, 개구부(2503 및 2505)는 하나 이상의 도전성 재료로 채워져 에피택셜 소스/드레인 영역(1501) 및 게이트(2307)에 전기적 접속을 제공하는 콘택 플러그를 형성한다.
도 25a, 도 25b 및 도 25c를 더 참조하면, 자기-정렬된 실리사이드(살리사이드) 층(2507)이 개구부(2503 및 2505)를 통해 형성된다. 일부 실시예에서, 금속 재료가 개구부(2503 및 2505) 내에 퇴적된다. 금속 재료는 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb 또는 이들의 조합 등을 포함할 수 있고, PVD, 스퍼터링 등을 사용하여 형성될 수 있다. 후속하여, 어닐링 공정이 수행되어 살리사이드 층(2507)을 형성한다. 에피택셜 소스/드레인 영역(1501)이 실리콘을 포함하는 일부 실시예에서, 어닐링 공정은 금속 재료를 실리콘과 반응시켜 금속 재료의 실리사이드를 형성한다.
도 26a, 도 26b 및 도 26c를 참조하면, 개구부(2503 및 2505)(도 25a, 도 25b 및 도 25c 참조)는 하나 이상의 도전성 재료로 채워져 각각 콘택 플러그(2601 및 2603)를 형성한다. 일부 실시예에서, 확산 배리어 층, 점착 층 등과 같은 라이너(도시되지 않음) 및 도전 재료가 개구부(2503 및 2505) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 이들의 조합 등을 포함할 수 있고, CVD, PVD, ALD, 또는 이들의 조합 등으로 형성될 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 또는 이들의 조합 등일 수 있고, CVD, PVD, ALD, 전기화학 도금 공정, 무전해 도금 공정, 또는 이들의 조합 등을 사용하여 형성될 수 있다. CMP 공정과 같은 평탄화 공정이 ILD(2501)의 상단 표면으로부터 라이너 및 도전성 재료의 과잉 부분을 제거하기 위해 수행될 수 있다. 라이너 및 도전성 재료의 남아있는 부분은 각각 개구부(2503 및 2505) 내에 콘택 플러그(2601 및 2603)를 형성한다. 콘택 플러그(2601)는 게이트(2307)에 물리적으로 그리고 전기적으로 결합된다. 콘택 플러그(2603)는 살리사이드 층(2507)에 물리적으로 결합된다. 콘택 플러그(2603)는 살리사이드 층(2507)을 통해 에피택셜 소스/드레인 영역(1501)에 전기적으로 결합된다.
도 27a 내지 도 29a, 도 27b 내지 도 29b, 및 도 27c 내지 도 29c는 일부 실시예에 따른 FinFET 디바이스(2700)의 제조에서의 중간 단계의 단면도이다. 도 27a 내지 도 29a, 도 27b 내지 도 29b, 및 도 27c 내지 도 29c에서, "A” 표기로 끝나는 도면은 다중 FinFET 및 FinFET 당 다중 핀을 제외하고는 도 1에 도시된 참조 단면 A-A을 따라 도시되고; "B” 표기로 끝나는 도면은 도 1에 도시된 참조 단면 B-B를 따라 도시되고; "C” 표기로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예에서, FinFET 디바이스(2700)를 형성하기 위한 공정 단계는, 동일한 참조 번호로 라벨링된 동일한 피처로, 도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 6b 내지 도 9b, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 도 7c 내지 도 9c, 및 도 11c 내지 도 26c와 관련하여 상술된 FinFET 디바이스(200)를 형성하기 위한 공정 단계와 유사할 수 있고, 그들의 설명은 여기에 반복되지 않는다.
일부 실시예에서, FinFET 디바이스(2700)를 형성하는 공정은 도 7a, 도 7b 및 도 7c에 도시된 구조물을 형성하는 것으로 시작한다. 도 7a, 도 7b 및 도 7c의 구조물을 형성하기 위한 공정 단계는 도 2a 내지 도 7a, 도 6b, 도 7b 및 도 7c를 참조하여 상기 설명되고, 그 설명은 여기에 반복되지 않는다. 도 27a, 도 27b 및 도 27c를 참조하면, 유전체 층(801)은 게이트(703), 패터닝된 마스크(701), 격리 영역(401) 및 핀(501)의 노출된 표면 상에 블랭킷 형성된다. 일부 실시예에서, 유전체 층(801)은 도 8a, 도 8b 및 도 8c와 관련하여 상술된 바와 같이 형성되고, 그 설명은 여기에 반복되지 않는다.
도 28a,도 28b 및도 28c를 참조하면, 유전체 층(801)의 상부 부분은 유전체 층(801)의 도핑 부분을 형성하도록 도핑된다. 유전체 층(801)의 도핑 부분은 유전체 층(801)의 도핑되지 않은 부분 위에 보호 층(2801)을 형성한다. 일부 실시예에서, 유전체 층(801)의 상부 부분은 탄소를 사용하여 도핑될 수 있다. 일부 실시예에서, 유전체 층(801)의 상부 부분은 붕소를 사용하여 도핑될 수 있다. 일부 실시예에서, 도핑 공정은 도 10을 참조하여 상술된 바와 같이 도핑 레짐(doping regime)에서 플라즈마-보조 퇴적/도핑 장치(1000)에 의해 수행되는 플라즈마-보조 도핑 공정이고, 그 설명은 여기에 반복되지 않는다. 유전체 층(801)의 상부 부분이 탄소로 도핑되는 일부 실시예에서, 플라즈마-보조 도핑 공정은 탄소-함유 전구체 기체를 포함하는 기체 혼합물을 사용한다. 탄소-함유 전구체 기체는 CH4 등일 수 있다. 일부 실시예에서, 탄소 이온의 주입 에너지는 약 0.5 KeV 내지 약 5 KeV일 수 있다. 일부 실시예에서, 주입된 탄소의 양은 약 5E13 atoms/cm2 내지 약 1E15 atoms/cm2일 수 있다. 유전체 층(801)의 상부 부분이 붕소로 도핑되는 일부 실시예에서, 플라즈마-보조 도핑 공정은 붕소-함유 전구체 기체를 포함하는 기체 혼합물을 사용한다. 붕소-함유 전구체 기체는 B2H6 등일 수 있다. 일부 실시예에서, 붕소 이온의 주입 에너지는 약 1 KeV 내지 약 3 KeV일 수 있다. 일부 실시예에서, 주입된 붕소의 양은 약 5E13 atoms/cm2 내지 약 1E15 atoms/cm2일 수 있다.
도 28a, 도 28b 및 도 28c를 더 참조하면, 플라즈마-보조 도핑 공정을 수행함으로써, 보호 층(2801) 내의 도펀트의 균일성이 개선된다. 도핑 공정은 유전체 층(801)의 도핑 부분의 에칭 특성을 변경한다. 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트와 비교하여 감소된다. 유전체 층(801)이 SiOCN을 포함하고 탄소 도핑 공정이 탄소 함유 전구체 기체(CH4)를 사용하여 약 2 KeV의 주입 에너지 및 약 5E15 atoms/cm2의 주입량으로 수행되는 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 HF 및 H2O의 혼합물을 사용하여 수행되는 습식 에칭 공정에 대한 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트에 비해 약 50 %만큼 감소된다. 유전체 층(801)이 SiN을 포함하고 탄소 도핑 공정이 탄소 함유 전구체 기체(CH4)를 사용하여 약 2 KeV의 주입 에너지 및 약 3E15 atoms/cm2의 주입량으로 수행되는 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 HF 및 H2O의 혼합물을 사용하여 수행되는 습식 에칭 공정에 대한 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트에 비해 약 70 %만큼 감소된다. 유전체 층(801)이 SiCN을 포함하고 탄소 도핑 공정이 탄소 함유 전구체 기체(CH4)를 사용하여 약 1.5 keV 내지 약 2 KeV의 주입 에너지 및 약 5E15 atoms/cm2의 주입량으로 수행되는 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 HF 및 H2O의 혼합물을 사용하여 수행되는 습식 에칭 공정에 대한 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트에 비해 약 95 %보다 많이 감소된다. 유전체 층(801)이 SiOCN을 포함하고 탄소 도핑 공정이 탄소 함유 전구체 기체(CH4)를 사용하여 약 2 KeV의 주입 에너지 및 약 5E15 atoms/cm2의 주입량으로 수행되는 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 HF 및 NF3의 혼합물을 사용하여 생산되는 플라즈마를 사용하여 수행되는 건식 에칭 공정에 대한 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트에 비해 약 50 %만큼 감소된다. 유전체 층(801)이 SiCN을 포함하고 탄소 도핑 공정이 탄소 함유 전구체 기체(CH4)를 사용하여 약 0.3 KeV 내지 약 1 KeV의 주입 에너지 및 약 4E15 atoms/cm2의 주입량으로 수행되는 일부 실시예에서, 보호 층(2801)의 에칭 레이트는 HF 및 NF3의 혼합물을 사용하여 생산되는 플라즈마를 사용하여 수행되는 건식 에칭 공정에 대한 유전체 층(801)의 도핑되지 않은 부분의 에칭 레이트에 비해 약 75 %보다 많이 감소된다.
도 29a, 도 29b 및 도 29c를 참조하면, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 및 도 11c 내지 도 26c와 관련하여 상술된 공정 단계가 도 29a, 도 29b 및 도 29c의 구조물 상에 수행되어 FinFET 디바이스(2700)를 형성하며, 그 설명은 여기에 반복되지 않는다. 일부 실시예에서, 보호 층(2801)은 유전체 층(1101)을 제거하고 갭(2401)을 형성하는 에칭 공정으로부터 유전체 층(801)의 도핑되지 않은 부분을 보호하고, 에칭 공정 동안 유전체 층(1101)의 에칭 선택도를 향상시킨다. 또한, 보호 층(2801)은 유전체 층(801 및 1801), 보호 층(2801) 및 갭(2401)을 포함하는 게이트 스페이서 구조물의 구조적 무결성을 개선하여 게이트(2307)의 붕괴를 감소 또는 회피한다.
도 30a 내지 도 33a, 도 30b 내지 도 33b, 및 도 30c 내지 도 33c는 일부 실시예에 따른 FinFET 디바이스(3000)의 제조에서의 중간 단계의 단면도이다. 도 30a 내지 도 33a, 도 30b 내지 도 33b, 및 도 30c 내지 도 33c에서, "A” 표기로 끝나는 도면은 다중 FinFET 및 FinFET 당 다중 핀을 제외하고는 도 1에 도시된 참조 단면 A-A을 따라 도시되고; "B” 표기로 끝나는 도면은 도 1에 도시된 참조 단면 B-B를 따라 도시되고; "C” 표기로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예에서, FinFET 디바이스(3000)를 형성하기 위한 공정 단계는, 동일한 참조 번호로 라벨링된 동일한 피처로, 도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 6b 내지 도 9b, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 도 7c 내지 도 9c, 및 도 11c 내지 도 26c와 관련하여 상술된 FinFET 디바이스(200)를 형성하기 위한 공정 단계와 유사할 수 있고, 그들의 설명은 여기에 반복되지 않는다.
일부 실시예에서, FinFET 디바이스(3000)를 형성하는 공정은 도 8a, 도 8b 및 도 8c에 도시된 구조물을 형성하는 것으로 시작한다. 도 8a, 도 8b 및 도 8c의 구조물을 형성하기 위한 공정 단계는 도 2a 내지 도 8a, 도 6b 내지 도 8b 및 도 7c 내지 도 8c를 참조하여 상기 설명되고, 그 설명은 여기에 반복되지 않는다. 도 30a, 도 30b 및 도 30c를 참조하면, 유전체 층(1101)은 유전체 층(801) 위에 형성된다. 일부 실시예에서, 유전체 층(1101)은 도 11a, 도 11b 및 도 11c와 관련하여 상술된 바와 같이 형성되고, 그 설명은 여기에 반복되지 않는다. 후속하여, 유전체 층(1201)은 유전체 층(1101) 위에 형성된다. 일부 실시예에서, 유전체 층(1201)은 도 12a, 도 12b 및 도 12c와 관련하여 상술된 바와 같이 형성되고, 그 설명은 여기에 반복되지 않는다.
도 31a, 도 31b 및 도 31c를 참조하면, 도 13a 내지 도 16a, 도 13b 내지 도 16b, 및 도 13c 내지 도 16c와 관련하여 상술된 공정 단계가 도 30a, 도 30b 및 도 30c의 구조물 상에 수행되어 에피택셜 소스/드레인 영역(1501)을 형성하며, 그 설명은 여기에 반복되지 않는다.
도 32a, 도 32b 및 도 32c를 참조하면, 보호 층(3201)이 게이트(703) 및 에피택셜 소스/드레인 영역(1501) 위에 형성된다. 일부 실시예에서, 보호 층(3201)은 도 9a, 도 9b 및 도 9c와 관련하여 상술된 보호 층(901)과 유사한 재료 및 방법을 사용하여 형성될 수 있고, 그 설명은 여기서 반복되지 않는다.
도 33a, 도 33b 및 도 33c를 참조하면, 도 18a 내지 도 26a, 도 18b 내지 도 26b, 및 도 18c 내지 도 26c와 관련하여 상술된 공정 단계가 도 32a, 도 32b 및 도 32c의 구조물 상에 수행되어 FinFET 디바이스(3000)를 형성하며, 그 설명은 여기에 반복되지 않는다. 일부 실시예에서, 보호 층(3201)은 유전체 층(1101)을 제거하고 갭(2401)을 형성하는 에칭 공정으로부터 유전체 층(1801)을 보호하고, 에칭 공정 동안 유전체 층(1101)의 에칭 선택도를 향상시킨다. 또한, 보호 층(3201)은 유전체 층(801 및 1801), 보호 층(3201) 및 갭(2401)을 포함하는 게이트 스페이서 구조물의 구조적 무결성을 개선하여 게이트(2307)의 붕괴를 감소 또는 회피한다.
도 34a, 도 34b 및 도 34c는 일부 실시예에 따른 FinFET 디바이스(3400)의 단면도이다. 도 34a, 도 34b, 및 도 34c에서, "A” 표기로 끝나는 도면은 다중 FinFET 및 FinFET 당 다중 핀을 제외하고는 도 1에 도시된 참조 단면 A-A을 따라 도시되고; "B” 표기로 끝나는 도면은 도 1에 도시된 참조 단면 B-B를 따라 도시되고; "C” 표기로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예에서, FinFET 디바이스(3400)를 형성하기 위한 공정 단계는, 동일한 참조 번호로 라벨링된 동일한 피처로, 도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 18a 내지 도 26a, 도 6b 내지 도 9b, 도 11b 내지 도 16b, 도 18b 내지 도 26b, 도 7c 내지 도 9c, 및 도 11c 내지 도 26c와 관련하여 상술된 FinFET 디바이스(200)를 형성하기 위한 공정 단계와 유사할 수 있고, 그들의 설명은 여기에 반복되지 않는다.
일부 실시예에서, FinFET 디바이스(3400)를 형성하는 공정은 도 16a, 도 16b 및 도 16c에 도시된 구조물을 형성하는 것으로 시작한다. 도 16a, 도 16b 및 도 16c의 구조물을 형성하기 위한 공정 단계는 도 2a 내지 도 9a, 도 11a 내지 도 16a, 도 6b 내지도 9b, 도 11b 내지 도 16b, 도 7c 내지 도 9c, 및 도 11c 내지 도 16c를 참조하여 상기 설명되고, 그 설명은 여기에 반복되지 않는다. 후속하여, 도 32a, 도 33a, 도 32b, 도 33b, 도 32c 및 도 33c와 관련하여 상술된 공정 단계가 도 16a, 도 16b 및 도 16c의 구조물 상에 수행되어 FinFET 디바이스(3400)를 형성하며, 그 설명은 여기에 반복되지 않는다. 일부 실시예에서, 유전체 층(1101)을 제거하고 갭(2401)을 형성하는 에칭 공정으로부터 보호 층(901)은 유전체 층(801)을 보호하고 보호 층(3201)은 유전체 층(1801)을 보호한다. 또한, 보호 층(901 및 3201)은 에칭 공정 동안 유전체 층(1101)의 에칭 선택도를 향상시킨다. 또한, 보호 층(901 및 3201)은 유전체 층(801 및 1801), 보호 층(901 및 3201) 및 갭(2401)을 포함하는 게이트 스페이서 구조물의 구조적 무결성을 개선하여 게이트(2307)의 붕괴를 감소 또는 회피한다. 일부 실시예에서, 유전체 층(901) 및 유전체 층(3201)은 동일한 재료를 포함한다. 일부 실시예에서, 유전체 층(901) 및 유전체 층(3201)은 상이한 재료를 포함한다.
도 35a, 도 35b 및 도 35c는 일부 실시예에 따른 FinFET 디바이스(3500)의 단면도이다. 도 35a, 도 35b, 및 도 35c에서, "A” 표기로 끝나는 도면은 다중 FinFET 및 FinFET 당 다중 핀을 제외하고는 도 1에 도시된 참조 단면 A-A을 따라 도시되고; "B” 표기로 끝나는 도면은 도 1에 도시된 참조 단면 B-B를 따라 도시되고; "C” 표기로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다. 일부 실시예에서, FinFET 디바이스(3500)를 형성하기 위한 공정 단계는, 동일한 참조 번호로 라벨링된 동일한 피처로, 도 34a, 도 34b, 및 도 34c와 관련하여 상술된 FinFET 디바이스(3400)를 형성하기 위한 공정 단계와 유사할 수 있고, 그들의 설명은 여기에 반복되지 않는다.
일부 실시예에서, FinFET 디바이스(3500)를 형성하는 공정은 도 28a, 도 28b 및 도 28c에 도시된 구조물을 형성하는 것으로 시작한다. 도 28a, 도 28b 및 도 28c의 구조물을 형성하기 위한 공정 단계는 도 2a 내지 도 7a, 도 27a, 도 28a, 도 6b, 도 7b, 도 27b, 도 28b, 도 7c, 도 27c, 및 도 28c를 참조하여 상기 설명되고, 그 설명은 여기에 반복되지 않는다. 후속하여, 도 32a, 도 33a, 도 32b, 도 33b, 도 32c 및 도 33c와 관련하여 상술된 공정 단계가 후속되는 도 11a 내지 도 16a, 도 11b 내지 도 16b, 및 도 11c 내지 도 16c와 관련하여 상술된 공정 단계가 도 28a, 도 28b, 및 도 28c의 구조물 상에 수행되어 FinFET 디바이스(3500)를 형성하며, 그 설명은 여기에 반복되지 않는다. 일부 실시예에서, 유전체 층(1101)을 제거하고 갭(2401)을 형성하는 에칭 공정으로부터 보호 층(2801)은 유전체 층(801)의 도핑되지 않은 부분을 보호하고 보호 층(3201)은 유전체 층(1801)을 보호한다. 또한, 보호 층(2801 및 3201)은 에칭 공정 동안 유전체 층(1101)의 에칭 선택도를 향상시킨다. 또한, 보호 층(2801 및 3201)은 유전체 층(801 및 1801), 보호 층(2801 및 3201) 및 갭(2401)을 포함하는 게이트 스페이서 구조물의 구조적 무결성을 개선하여 게이트(2307)의 붕괴를 감소 또는 회피한다.
도 36은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(3600)을 예시하는 흐름도이다. 방법(3600)은 도 2a 내지 도 7a, 도 6b, 도 7b, 및 도 7c와 관련하여 상술된 바와 같이, 활성 영역[예를 들어, 도 7a, 도 7b, 및 도 7c에 도시된 핀(501)] 위에 희생 게이트[도 7a, 도 7b, 및 도 7c에 도시된 게이트(703)]가 형성되는 단계(3601)로 시작한다. 단계(3603)에서, 도 8a, 도 8b 및 도 8c와 관련하여 상술된 바와 같이, 희생 게이트의 측벽 및 상단 표면을 따라 제 1 스페이서 층[예를 들어, 도 8a, 도 8b 및 도 8c에 도시된 유전체 층(801)]이 형성된다. 단계(3605)에서, 도 9a, 도 9b 및 도 9c와 관련하여 상술된 바와 같이, 제 1 스페이서 층 위에 보호 층[예를 들어, 도 9a, 도 9b 및 도 9c에 도시된 보호 층(901)]이 형성된다. 단계(3607)에서, 도 11a, 도 11b 및 도 11c와 관련하여 상술된 바와 같이, 보호 층 위에 제 2 스페이서 층[예를 들어, 도 11a, 도 11b 및 도 11c에 도시된 유전체 층(1101)]이 형성된다. 단계(3609)에서, 도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c와 관련하여 상술된 바와 같이, 활성 영역 내에 에피택셜 소스/드레인 영역[예를 들어, 도 16a, 도 16b 및 도 16c에 도시된 에피택셜 소스/드레인 영역(1101)]이 형성된다. 단계(3611)에서, 도 18a, 도 18b 및 도 18c와 관련하여 상술된 바와 같이, 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 제 3 스페이서 층[예를 들어, 도 18a, 도 18b 및 도 18c에 도시된 유전체 층(1801)]이 형성된다. 단계(3613)에서, 도 19a 내지 도 23a, 도 19b 내지 도 23b, 및 도 19c 내지 도 23c와 관련하여 상술된 바와 같이, 희생 게이트는 대체 게이트[예를 들어, 도 23a, 도 23b 및 도 23c에 도시된 게이트(2307)]로 대체된다. 단계(3615)에서, 도 24a, 도 24b, 및 도 24c와 관련하여 상술된 바와 같이, 보호 층과 제 3 스페이서 층 사이에 에어 갭[예를 들어, 도 24a, 도 24b 및 도 24c에 도시된 갭(2401)]을 형성하기 위해 제 2 스페이서 층이 제거된다. 단계(3617)에서, 도 25a, 도 26a, 도 25b, 도 26b, 도 25c 및 도 26c와 관련하여 상술된 바와 같이, 콘택 플러그[예를 들어, 도 26a, 도 26b 및 도 26c에 도시된 콘택 플러그(2601 및 2603)]가 형성된다.
도 37은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(3700)을 예시하는 흐름도이다. 방법(3700)은 도 2a 내지 도 7a, 도 6b, 도 7b, 및 도 7c와 관련하여 상술된 바와 같이, 활성 영역[예를 들어, 도 27a, 도 27b, 및 도 27c에 도시된 핀(501)] 위에 희생 게이트[도 27a, 도 27b, 및 도 27c에 도시된 게이트(703)]가 형성되는 단계(3701)로 시작한다. 단계(3703)에서, 도 27a, 도 27b 및 도 27c와 관련하여 상술된 바와 같이, 희생 게이트의 측벽 및 상단 표면을 따라 제 1 스페이서 층[예를 들어, 도 27a, 도 27b 및 도 27c에 도시된 유전체 층(801)]이 형성된다. 단계(3705)에서, 도 28a, 도 28b 및 도 28c와 관련하여 상술된 바와 같이, 보호 층[예를 들어, 도 28a, 도 28b 및 도 28c에 도시된 보호 층(2801)]을 형성하기 위해 제 1 스페이서 층의 일부분이 도핑된다. 단계(3707)에서, 도 11a, 도 11b 및 도 11c와 관련하여 상술된 바와 같이, 보호 층 위에 제 2 스페이서 층[예를 들어, 도 11a, 도 11b 및 도 11c에 도시된 유전체 층(1101)]이 형성된다. 단계(3709)에서, 도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c와 관련하여 상술된 바와 같이, 활성 영역 내에 에피택셜 소스/드레인 영역[예를 들어, 도 29a, 도 29b 및 도 29c에 도시된 에피택셜 소스/드레인 영역(1501)]이 형성된다. 단계(3711)에서, 도 18a, 도 18b 및 도 18c와 관련하여 상술된 바와 같이, 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 제 3 스페이서 층[예를 들어, 도 29a, 도 29b 및 도 29c에 도시된 유전체 층(1801)]이 형성된다. 단계(3713)에서, 도 19a 내지 도 23a, 도 19b 내지 도 23b, 및 도 19c 내지 도 23c와 관련하여 상술된 바와 같이, 희생 게이트는 대체 게이트[예를 들어, 도 29a, 도 29b 및 도 29c에 도시된 게이트(2307)]로 대체된다. 단계(3715)에서, 도 24a, 도 24b, 및 도 24c와 관련하여 상술된 바와 같이, 보호 층과 제 3 스페이서 층 사이에 에어 갭[예를 들어, 도 29a, 도 29b 및 도 29c에 도시된 갭(2401)]을 형성하기 위해 제 2 스페이서 층이 제거된다. 단계(3717)에서, 도 25a, 도 26a, 도 25b, 도 26b, 도 25c 및 도 26c와 관련하여 상술된 바와 같이, 콘택 플러그[예를 들어, 도 29a, 도 29b 및 도 29c에 도시된 콘택 플러그(2601 및 2603)]가 형성된다.
도 38은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(3800)을 예시하는 흐름도이다. 방법(3800)은 도 2a 내지 도 7a, 도 6b, 도 7b, 및 도 7c와 관련하여 상술된 바와 같이, 활성 영역[예를 들어, 도 30a, 도 30b, 및 도 30c에 도시된 핀(501)] 위에 희생 게이트[도 30a, 도 30b, 및 도 30c에 도시된 게이트(703)]가 형성되는 단계(3801)로 시작한다. 단계(3803)에서, 도 30a, 도 30b 및 도 30c와 관련하여 상술된 바와 같이, 희생 게이트의 측벽 및 상단 표면을 따라 제 1 스페이서 층[예를 들어, 도 30a, 도 30b 및 도 30c에 도시된 유전체 층(801)]이 형성된다. 단계(3805)에서, 도 30a, 도 30b 및 도 30c와 관련하여 상술된 바와 같이, 제 1 스페이서 층 위에 제 2 스페이서 층[예를 들어, 도 30a, 도 30b 및 도 30c에 도시된 유전체 층(1101)]이 형성된다. 단계(3807)에서, 도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c와 관련하여 상술된 바와 같이, 활성 영역 내에 에피택셜 소스/드레인 영역[예를 들어, 도 31a, 도 31b 및 도 31c에 도시된 에피택셜 소스/드레인 영역(1501)]이 형성된다. 단계(3809)에서, 도 32a, 도 32b 및 도 32c와 관련하여 상술된 바와 같이, 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 보호 층[예를 들어, 도 32a, 도 32b 및 도 32c에 도시된 보호 층(3201)]이 형성된다. 단계(3811)에서, 도 18a, 도 18b 및 도 18c와 관련하여 상술된 바와 같이, 보호 층 위에 제 3 스페이서 층[예를 들어, 도 33a, 도 33b 및 도 33c에 도시된 유전체 층(1801)]이 형성된다. 단계(3813)에서, 도 19a 내지 도 23a, 도 19b 내지 도 23b, 및 도 19c 내지 도 23c와 관련하여 상술된 바와 같이, 희생 게이트는 대체 게이트[예를 들어, 도 33a, 도 33b 및 도 33c에 도시된 게이트(2307)]로 대체된다. 단계(3815)에서, 도 24a, 도 24b, 및 도 24c와 관련하여 상술된 바와 같이, 보호 층과 제 1 스페이서 층 사이에 에어 갭[예를 들어, 도 33a, 도 33b 및 도 33c에 도시된 갭(2401)]을 형성하기 위해 제 2 스페이서 층이 제거된다. 단계(3817)에서, 도 25a, 도 26a, 도 25b, 도 26b, 도 25c 및 도 26c와 관련하여 상술된 바와 같이, 콘택 플러그[예를 들어, 도 33a, 도 33b 및 도 33c에 도시된 콘택 플러그(2601 및 2603)]가 형성된다.
도 39은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(3900)을 예시하는 흐름도이다. 방법(3900)은 도 2a 내지 도 7a, 도 6b, 도 7b, 및 도 7c와 관련하여 상술된 바와 같이, 활성 영역[예를 들어, 도 7a, 도 7b, 및 도 7c에 도시된 핀(501)] 위에 희생 게이트[도 7a, 도 7b, 및 도 7c에 도시된 게이트(703)]가 형성되는 단계(3901)로 시작한다. 단계(3903)에서, 도 8a, 도 8b 및 도 8c와 관련하여 상술된 바와 같이, 희생 게이트의 측벽 및 상단 표면을 따라 제 1 스페이서 층[예를 들어, 도 8a, 도 8b 및 도 8c에 도시된 유전체 층(801)]이 형성된다. 단계(3905)에서, 도 9a, 도 9b 및 도 9c와 관련하여 상술된 바와 같이, 제 1 스페이서 층 위에 제 1 보호 층[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 보호 층(901)]이 형성된다. 단계(3907)에서, 도 11a, 도 11b 및 도 11c와 관련하여 상술된 바와 같이, 제 1 보호 층 위에 제 2 스페이서 층[예를 들어, 도 11a, 도 11b 및 도 11c에 도시된 유전체 층(1101)]이 형성된다. 단계(3909)에서, 도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c와 관련하여 상술된 바와 같이, 활성 영역 내에 에피택셜 소스/드레인 영역[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 에피택셜 소스/드레인 영역(1501)]이 형성된다. 단계(3911)에서, 도 32a, 도 32b 및 도 32c와 관련하여 상술된 바와 같이, 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 제 2 보호 층[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 보호 층(3201)]이 형성된다. 단계(3913)에서, 도 18a, 도 18b 및 도 18c와 관련하여 상술된 바와 같이, 제 2 보호 층 위에 제 3 스페이서 층[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 유전체 층(1801)]이 형성된다. 단계(3815)에서, 도 19a 내지 도 23a, 도 19b 내지 도 23b, 및 도 19c 내지 도 23c와 관련하여 상술된 바와 같이, 희생 게이트는 대체 게이트[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 게이트(2307)]로 대체된다. 단계(3917)에서, 도 24a, 도 24b, 및 도 24c와 관련하여 상술된 바와 같이, 제 1 보호 층과 제 2 보호 층 사이에 에어 갭[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 갭(2401)]을 형성하기 위해 제 2 스페이서 층이 제거된다. 단계(3918)에서, 도 25a, 도 26a, 도 25b, 도 26b, 도 25c 및 도 26c와 관련하여 상술된 바와 같이, 콘택 플러그[예를 들어, 도 34a, 도 34b 및 도 34c에 도시된 콘택 플러그(2601 및 2603)]가 형성된다.
도 40은 일부 실시예에 따라 반도체 디바이스를 형성하는 방법(4000)을 예시하는 흐름도이다. 방법(4000)은 도 2a 내지 도 7a, 도 6b, 도 7b, 및 도 7c와 관련하여 상술된 바와 같이, 활성 영역[예를 들어, 도 27a, 도 27b, 및 도 27c에 도시된 핀(501)] 위에 희생 게이트[도 27a, 도 27b, 및 도 27c에 도시된 게이트(703)]가 형성되는 단계(4001)로 시작한다. 단계(4003)에서, 도 27a, 도 27b 및 도 27c와 관련하여 상술된 바와 같이, 희생 게이트의 측벽 및 상단 표면을 따라 제 1 스페이서 층[예를 들어, 도 27a, 도 27b 및 도 27c에 도시된 유전체 층(801)]이 형성된다. 단계(4005)에서, 도 28a, 도 28b 및 도 28c와 관련하여 상술된 바와 같이, 제 1 보호 층[예를 들어, 도 28a, 도 28b 및 도 28c에 도시된 보호 층(2801)]을 형성하기 위해 제 1 스페이서 층의 일부분이 도핑된다. 단계(4007)에서, 도 11a, 도 11b 및 도 11c와 관련하여 상술된 바와 같이, 제 1 보호 층 위에 제 2 스페이서 층[예를 들어, 도 11a, 도 11b 및 도 11c에 도시된 유전체 층(1101)]이 형성된다. 단계(4009)에서, 도 12a 내지 도 16a, 도 12b 내지 도 16b, 및 도 12c 내지 도 16c와 관련하여 상술된 바와 같이, 활성 영역 내에 에피택셜 소스/드레인 영역[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 에피택셜 소스/드레인 영역(1501)]이 형성된다. 단계(4011)에서, 도 32a, 도 32b 및 도 32c와 관련하여 상술된 바와 같이, 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 제 2 보호 층[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 보호 층(3201)]이 형성된다. 단계(4013)에서, 도 18a, 도 18b 및 도 18c와 관련하여 상술된 바와 같이, 제 2 보호 층 위에 제 3 스페이서 층[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 유전체 층(1801)]이 형성된다. 단계(4015)에서, 도 19a 내지 도 23a, 도 19b 내지 도 23b, 및 도 19c 내지 도 23c와 관련하여 상술된 바와 같이, 희생 게이트는 대체 게이트[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 게이트(2307)]로 대체된다. 단계(4017)에서, 도 24a, 도 24b, 및 도 24c와 관련하여 상술된 바와 같이, 제 1 보호 층과 제 2 보호 층 사이에 에어 갭[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 갭(2401)]을 형성하기 위해 제 2 스페이서 층이 제거된다. 단계(4018)에서, 도 25a, 도 26a, 도 25b, 도 26b, 도 25c 및 도 26c와 관련하여 상술된 바와 같이, 콘택 플러그[예를 들어, 도 35a, 도 35b 및 도 35c에 도시된 콘택 플러그(2601 및 2603)]가 형성된다.
일실시예에 따르면, 방법은 활성 영역 위에 희생 게이트 구조물을 형성하는 단계; 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 형성하는 단계; 제 1 스페이서 층 위에 제 1 보호 층을 형성하는 단계; 제 1 보호 층 위에 제 2 스페이서 층을 형성하는 단계; 제 2 스페이서 층 위에 제 3 스페이서 층을 형성하는 단계; 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및 제 1 보호 층과 상기 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 제 2 스페이서 층을 제거하는 단계를 포함한다. 일실시예에 있어서, 방법은 제 2 스페이서 층과 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계를 더 포함한다. 일실시예에 있어서, 제 1 보호 층 및 제 2 보호 층은 동일한 재료를 포함한다. 일실시예에 있어서, 제 1 보호 층 및 제 2 보호 층은 상이한 재료를 포함한다. 일실시예에 있어서, 제 1 스페이서 층 위에 제 1 보호 층을 형성하는 단계는, 제 1 스페이서 층 위에 탄소 층 또는 붕소 층을 퇴적하는 단계를 포함한다. 일실시예에 있어서, 제 2 스페이서 층을 제거하는 단계는, 제 2 스페이서 층에 선택적 에칭 공정을 수행하는 단계를 포함한다. 일실시예에 있어서, 방법은. 제 3 스페이서 층을 형성하는 단계 이전에, 희생 게이트 구조물에 인접한 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계를 더 포함한다.
다른 실시예에 따르면, 방법은, 활성 영역 위에 희생 게이트 구조물을 형성하는 단계; 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 퇴적하는 단계; 제 1 스페이서 층의 도핑되지 않은 부분 위에 제 1 보호 층을 형성하기 위해 제 1 스페이서 층의 상부 부분을 도핑하는 단계; 제 1 보호 층 위에 제 2 스페이서 층을 퇴적하는 단계; 희생 게이트 구조물에 인접한 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계; 제 2 스페이서 층 및 에피택셜 소스/드레인 영역 위에 제 3 스페이서 층을 퇴적하는 단계; 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및 제 1 보호 층과 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 제 2 스페이서 층에 선택적 에칭 공정을 수행하는 단계를 포함한다. 일실시예에 있어서, 방법은 제 2 스페이서 층과 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계를 더 포함한다. 일실시예에 있어서, 제 2 보호 층을 형성하는 단계는, 탄소 층 또는 붕소 층을 퇴적하는 단계를 포함한다. 일실시예에 있어서, 제 1 스페이서 층의 상부 부분을 도핑하는 단계는, 제 1 스페이서 층의 재료를 탄소 또는 붕소로 도핑하는 단계를 포함한다. 일실시예에 있어서, 제 1 보호 층의 에칭 레이트는 선택적 에칭 공정에 대한 제 1 스페이서 층의 도핑되지 않은 부분의 에칭 레이트보다 작다. 일실시예에 있어서, 제 1 스페이서 층의 상부 부분을 도핑하는 단계는, 제 1 스페이서 층 상에 플라즈마-보조(plasma-assisted) 도핑 공정을 수행하는 단계를 포함한다. 일실시예에 있어서, 에피택셜 소스/드레인 영역을 형성하는 단계는, 리세스를 형성하기 위해 제 1 스페이서 층, 제 2 스페이서 층, 제 1 보호 층 및 활성 영역을 에칭하는 단계; 및 리세스 내에 반도체 재료를 에피택셜 성장하는 단계를 포함한다.
또다른 일실시예에 따르면, 디바이스는, 활성 영역 위의 게이트 구조물; 게이트 구조물의 측벽 및 활성 영역의 상단 표면을 따라 연장되는 제 1 스페이서; 제 1 스페이서에 인접한 제 1 보호 층 - 제 1 스페이서는 게이트 구조물의 측벽과 제 1 보호 층 사이에 개재됨 - ; 제 1 보호 층에 인접한 제 2 스페이서 - 제 1 보호층은 제 1 스페이서와 제 2 스페이서 사이에 개재됨 - ; 및 제 1 보호 층과 제 2 스페이서 사이에 개재된 에어 갭을 포함한다. 일실시예에 있어서, 디바이스는 제 1 보호 층과 제 2 스페이서 사이의 제 2 보호 층을 더 포함한다. 일실시예에 있어서, 에어 갭은 제 1 보호 층과 제 2 보호 층 사이에 개재된다. 일실시예에 있어서, 제 2 보호 층은 탄소 층 또는 붕소 층이다. 일실시예에 있어서, 제 1 보호 층은 탄소 층 또는 붕소 층이다. 일실시예에 있어서, 제 1 스페이서는 제 1 재료로 형성되고, 제 1 보호 층은 탄소 또는 붕소로 도핑된 제 1 재료로 형성된다.
임의의 적합한 방법에 의해 핀이 패터닝될 수 있다. 예를 들어, 핀은 더블-패터닝 또는 멀티-패터닝 공정을 포함한, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피 및 자기-정렬 공정으로 결합되고, 이는 단일, 다이렉트(direct) 포토리소그래픽 공정을 사용하여 얻어진 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일실시예에 있어서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서는 그 후 핀을 패터닝하기 위해 사용될 수 있다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 방법에 있어서,
활성 영역 위에 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 형성하는 단계;
상기 제 1 스페이서 층 위에 제 1 보호 층을 형성하는 단계;
상기 제 1 보호 층 위에 제 2 스페이서 층을 형성하는 단계;
상기 제 2 스페이서 층 위에 제 3 스페이서 층을 형성하는 단계;
상기 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및
상기 제 1 보호 층과 상기 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 상기 제 2 스페이서 층을 제거하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 2 스페이서 층과 상기 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계
를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제 1 보호 층 및 상기 제 2 보호 층은 동일한 재료를 포함하는 것인 방법.
실시예 4. 실시예 2에 있어서,
상기 제 1 보호 층 및 상기 제 2 보호 층은 상이한 재료를 포함하는 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 제 1 스페이서 층 위에 상기 제 1 보호 층을 형성하는 단계는, 상기 제 1 스페이서 층 위에 탄소 층 또는 붕소 층을 퇴적하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 제 2 스페이서 층을 제거하는 단계는, 상기 제 2 스페이서 층에 대해 선택적 에칭 공정을 수행하는 단계를 포함하는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 제 3 스페이서 층을 형성하는 단계 이전에, 상기 희생 게이트 구조물에 인접한 상기 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계
를 더 포함하는 방법.
실시예 8. 방법에 있어서,
활성 영역 위에 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 퇴적하는 단계;
상기 제 1 스페이서 층의 도핑되지 않은 부분 위에 제 1 보호 층을 형성하기 위해 상기 제 1 스페이서 층의 상부 부분을 도핑하는 단계;
상기 제 1 보호 층 위에 제 2 스페이서 층을 퇴적하는 단계;
상기 희생 게이트 구조물에 인접한 상기 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계;
상기 제 2 스페이서 층 및 상기 에피택셜 소스/드레인 영역 위에 제 3 스페이서 층을 퇴적하는 단계;
상기 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및
상기 제 1 보호 층과 상기 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 상기 제 2 스페이서 층에 대해 선택적 에칭 공정을 수행하는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제 2 스페이서 층과 상기 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계
를 더 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 제 2 보호 층을 형성하는 단계는, 탄소 층 또는 붕소 층을 퇴적하는 단계를 포함하는 것인 방법.
실시예 11. 실시예 8에 있어서,
상기 제 1 스페이서 층의 상부 부분을 도핑하는 단계는, 상기 제 1 스페이서 층의 재료를 탄소 또는 붕소로 도핑하는 단계를 포함하는 것인 방법.
실시예 12. 실시예 8에 있어서,
상기 제 1 보호 층의 에칭 레이트는 상기 선택적 에칭 공정에 대한 상기 제 1 스페이서 층의 도핑되지 않은 부분의 에칭 레이트보다 작은 것인 방법.
실시예 13. 실시예 8에 있어서,
상기 제 1 스페이서 층의 상부 부분을 도핑하는 단계는, 상기 제 1 스페이서 층 상에 플라즈마-보조(plasma-assisted) 도핑 공정을 수행하는 단계를 포함하는 것인 방법.
실시예 14. 실시예 8에 있어서,
상기 에피택셜 소스/드레인 영역을 형성하는 단계는,
리세스를 형성하기 위해 상기 제 1 스페이서 층, 상기 제 2 스페이서 층, 상기 제 1 보호 층 및 상기 활성 영역을 에칭하는 단계; 및
상기 리세스 내에 반도체 재료를 에피택셜 성장하는 단계를 포함하는 것인 방법.
실시예 15. 디바이스에 있어서,
활성 영역 위의 게이트 구조물;
상기 게이트 구조물의 측벽 및 상기 활성 영역의 상단 표면을 따라 연장되는 제 1 스페이서;
상기 제 1 스페이서에 인접한 제 1 보호 층 - 상기 제 1 스페이서는 상기 게이트 구조물의 측벽과 상기 제 1 보호 층 사이에 개재됨 - ;
상기 제 1 보호 층에 인접한 제 2 스페이서 - 상기 제 1 보호층은 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 개재됨 - ; 및
상기 제 1 보호 층과 상기 제 2 스페이서 사이에 개재된 에어 갭
을 포함하는 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제 1 보호 층과 상기 제 2 스페이서 사이의 제 2 보호 층
을 더 포함하는 디바이스.
실시예 17. 실시예 16에 있어서,
상기 에어 갭은 상기 제 1 보호 층과 상기 제 2 보호 층 사이에 개재되는 것인 디바이스.
실시예 18. 실시예 16에 있어서,
상기 제 2 보호 층은 탄소 층 또는 붕소 층인 것인 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제 1 보호 층은 탄소 층 또는 붕소 층인 것인 디바이스.
실시예 20. 실시예 15에 있어서,
상기 제 1 스페이서는 제 1 재료로 형성되고, 상기 제 1 보호 층은 탄소 또는 붕소로 도핑된 상기 제 1 재료로 형성되는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    활성 영역 위에 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 형성하는 단계;
    상기 제 1 스페이서 층 위에 제 1 보호 층을 형성하는 단계;
    상기 제 1 보호 층 위에 제 2 스페이서 층을 형성하는 단계;
    상기 제 2 스페이서 층 위에 제 3 스페이서 층을 형성하는 단계;
    상기 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및
    상기 제 1 보호 층과 상기 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 상기 제 2 스페이서 층을 제거하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 스페이서 층과 상기 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계
    를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 스페이서 층 위에 상기 제 1 보호 층을 형성하는 단계는, 상기 제 1 스페이서 층 위에 탄소 층 또는 붕소 층을 퇴적하는 단계를 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 제 2 스페이서 층을 제거하는 단계는, 상기 제 2 스페이서 층에 대해 선택적 에칭 공정을 수행하는 단계를 포함하는 것인 방법.
  5. 제 1 항에 있어서,
    상기 제 3 스페이서 층을 형성하는 단계 이전에, 상기 희생 게이트 구조물에 인접한 상기 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 방법.
  6. 방법에 있어서,
    활성 영역 위에 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물의 측벽 및 상단 표면을 따라 제 1 스페이서 층을 퇴적하는 단계;
    상기 제 1 스페이서 층의 도핑되지 않은 부분 위에 제 1 보호 층을 형성하기 위해 상기 제 1 스페이서 층의 상부 부분을 도핑하는 단계;
    상기 제 1 보호 층 위에 제 2 스페이서 층을 퇴적하는 단계;
    상기 희생 게이트 구조물에 인접한 상기 활성 영역 내에 에피택셜 소스/드레인 영역을 형성하는 단계;
    상기 제 2 스페이서 층 및 상기 에피택셜 소스/드레인 영역 위에 제 3 스페이서 층을 퇴적하는 단계;
    상기 희생 게이트 구조물을 대체 게이트 구조물로 대체하는 단계; 및
    상기 제 1 보호 층과 상기 제 3 스페이서 층 사이에 에어 갭을 형성하기 위해 상기 제 2 스페이서 층에 대해 선택적 에칭 공정을 수행하는 단계
    를 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 제 2 스페이서 층과 상기 제 3 스페이서 층 사이에 제 2 보호 층을 형성하는 단계
    를 더 포함하는 방법.
  8. 디바이스에 있어서,
    활성 영역 위의 게이트 구조물;
    상기 게이트 구조물의 측벽 및 상기 활성 영역의 상단 표면을 따라 연장되는 제 1 스페이서;
    상기 제 1 스페이서에 인접한 제 1 보호 층 - 상기 제 1 스페이서는 상기 게이트 구조물의 측벽과 상기 제 1 보호 층 사이에 개재됨 - ;
    상기 제 1 보호 층에 인접한 제 2 스페이서 - 상기 제 1 보호층은 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 개재됨 - ;
    상기 제 1 보호 층과 상기 제 2 스페이서 사이에 개재된 에어 갭; 및
    상기 게이트 구조물에 인접한 상기 활성 영역 내로 연장되는 에피택셜 소스/드레인 영역 - 상기 에어 갭은 상기 에피택셜 소스/드레인 영역의 측벽을 노출시키는 것임 -;
    을 포함하는 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 보호 층과 상기 제 2 스페이서 사이의 제 2 보호 층
    을 더 포함하는 디바이스.
  10. 제 9 항에 있어서,
    상기 에어 갭은 상기 제 1 보호 층과 상기 제 2 보호 층 사이에 개재되는 것인 디바이스.
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