JP2005150713A - トランジスタ・ゲート構造上にエッチ耐性ライナを有する半導体デバイス構造およびその形成方法 - Google Patents

トランジスタ・ゲート構造上にエッチ耐性ライナを有する半導体デバイス構造およびその形成方法 Download PDF

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Abstract

【課題】高いデバイス性能を達成する半導体デバイス構造およびその形成方法を提供する。
【解決手段】トランジスタ・ゲート・スタックの側壁を覆い、トランジスタ・ゲート・スタックの下部の基板の一部分に沿ったエッチ耐性ライナを設ける。ライナは、電気的短絡を生じることがあるゲート・スタックの側壁のシリサイド形成を防ぎ、トランジスタ・ゲート・スタックの下部の基板内のソースおよびドレイン領域内のシリサイド形成の所在を決定する。ライナはまた、抵抗ゲート・スタックを覆い、抵抗ゲート・スタック内かまたはそれに隣接するシリサイド形成を防ぐ。
【選択図】図１１

Description

本発明は、一般に半導体デバイスおよびその製作に関し、より詳細には、トランジスタ・ゲートまたは抵抗ゲートあるいはその両方の上でエッチ耐性ライナ（etch resistant liner）を使用する半導体デバイスの設計に関する。
ゲート・スタックの上面上およびトランジスタのソース／ドレイン領域内にシリサイドを形成するのに必要なプロセス中にゲート・スタックの側壁を保護するために、スペーサが従来から使用されている。シリサイドの形成に先だって、シリサイド形成のためにゲート・スタックの上面およびソース／ドレイン領域を調製するために、ウエハは従来の事前清浄化（preclean）プロセスを経る。残念ながら、スペーサは事前清浄化プロセスに耐えられるだけの耐性がなく、スペーサの一部分が意図せずに除去されることがある。その結果、ゲート・スタック側壁の一部分が露出することになる。そのときゲート・スタック側壁の露出した一部分にはシリサイドが形成されやすい。ゲート・スタックの側壁に形成されるシリサイドによってゲート・スタックの上部のシリサイドとゲート・スタックの下部のソース／ドレイン領域内のシリサイドとの間に電気的短絡が生じることがある。半導体デバイスが絶えず小型化され、ゲート・スタックの上部とソース／ドレイン領域との間の距離が短縮されるにつれて、ゲート・スタックの側壁に形成されたシリサイドに起因する電気的短絡の可能性は高くなる。
上述の事前清浄化プロセスはまた、トランジスタに隣接して形成される抵抗に影響を及ぼす傾向がある。設計された抵抗を維持するためには、抵抗ゲート・スタック内かまたはその周囲のシリサイド形成を防ぐことが望ましい。抵抗ゲート・スタックの側壁を保護するスペーサの一部分は事前清浄化プロセス中に除去されることがある。トランジスタの場合と同様に、抵抗ゲート・スタックの露出した一部分にはシリサイドが形成されやすく、それにより抵抗が低下する傾向がある。
したがって、上記の問題を克服するトランジスタまたは抵抗ゲートあるいはその両方を形成する方法が当業界では必要である。
本発明は、上述の問題を解決する、トランジスタ・ゲート・スタックおよび抵抗ゲート・スタック上に形成されるエッチ耐性ライナを提供する。
本発明の第１の態様は、基板の表面にゲート・スタックを有する基板を用意するステップと、ゲート・スタック上にエッチ耐性ライナを形成するステップと、ゲート・スタックの側壁に沿ってライナ上にスペーサを形成するステップと、スペーサによって覆われていない基板およびゲート・スタックの領域からライナを除去し、スペーサによって覆われている基板およびゲート・スタックの領域にライナを残すステップと、ライナによって覆われていない基板およびゲート・スタックの領域に導電材料を形成するステップとを含む、半導体デバイスを形成する方法を提供する。
本発明の第２の態様は、基板の表面に第１のゲート・スタックおよび第２のゲート・スタックを有する基板を用意するステップと、第１および第２のゲート・スタック上にライナを形成するステップと、第１および第２のゲート・スタックの側壁に沿ってライナ上にスペーサを形成するステップと、スペーサによって覆われていない基板およびゲート・スタックの領域からライナを除去するステップと、第２のゲート・スタック上に保護層を形成するステップと、ライナによって覆われていない領域に導電材料を形成するステップとを含む、半導体デバイスを形成する方法を提供する。
本発明の第３の態様は、基板上に形成されたゲート・スタックと、ゲート・スタックの側壁およびゲート・スタックに隣接する基板の一部分を覆うエッチ耐性ライナと、ゲート・スタックの側壁に沿ったライナ上のスペーサと、ゲート・スタックの上部領域内および基板のソースおよびドレイン領域内の導電材料とを備え、ソースおよびドレイン領域はライナが基板上で終端する場所に所在する半導体デバイスを提供する。
本発明の第４の態様は、基板上に形成されたトランジスタ・ゲート・スタックおよび抵抗ゲート・スタックと、トランジスタ・ゲート・スタックおよび抵抗ゲート・スタックの側壁に沿った第１のスペーサと、トランジスタ・ゲート・スタックおよび抵抗ゲート・スタック上にあり、トランジスタ・ゲート・スタックおよび抵抗ゲート・スタックの下部の基板の一部分に沿ったライナであって、基板に沿ってトランジスタ・ソースおよびドレイン領域の指定された所在まで延びるライナと、少なくともトランジスタ・ゲート・スタックの側壁に沿ったライナ上のスペーサと、トランジスタ・ゲート・スタックの上面内およびトランジスタ・ソースおよびドレイン領域内の導電材料とを備える半導体デバイスを提供する。
本発明の上記および他の特徴および利点は本発明の実施形態についての以下のより詳細な説明から明らかになろう。
同じ指示が同じ要素を示す以下の図を参照しながら、本発明の実施形態について詳細に説明する。
本発明のいくつかの実施形態を図示し、詳細に説明するが、添付の特許請求の範囲から逸脱せずに様々な変更および修正が行えることを理解されたい。本発明の範囲は構成要素の数、その材料、その形状、その相対的配置などに決して制限されない。図面は本発明を例示するためのものであるが、図面は必ずしも一定の縮尺で描かれているとは限らない。
図１は、当技術分野において知られているように半導体基板１０内に形成されたＳＴＩ１２を有する基板１０を示す。基板１０はシリコン、または他の同様に使用される材料を備えることができる。ＳＴＩ１２の各側には活性領域１４、１６を形成する。特に、第１の活性領域１４にはトランジスタが形成され、第２の活性領域１６には抵抗を形成する。各活性領域１４、１６はゲート・スタック２０、２２から基板１０を分離するゲート誘電体層１８を有する。ゲート・スタック２０、２２は従来のプロセスを使用して形成され、ポリシリコン、または他の同様に使用される材料を備えることができる。
図２に示すように、第１のスペーサ２４をゲート・スタック２０、２２の側壁２６に沿って形成する。第１のスペーサ２４は酸化物材料、または他の同様に使用される材料を備えることができる。第１のスペーサ２４は化学気相付着（ＣＶＤ）、プラズマ強化化学付着（ＰＥＣＶＤ）、または他の同様のプロセスを使用して側壁２６に酸化物を付着させる酸化プロセスを使用して形成することができる。次いで反応性イオン・エッチ（ＲＩＥ）、または他の同様のプロセスを使用して酸化物をエッチングする。第１のスペーサ２４は約５０ｎｍ〜２００ｎｍの厚さを有して形成することができる。
図３に示すように、基板１０の表面上に、ゲート・スタック２０、２２および第１のスペーサ２４を共形的に覆うライナ２８を形成する。ライナ２８はエッチ耐性材料、たとえば高い誘電率（dielectric constant）を有する材料を備える（「高い」とは少なくとも７の誘電率（Ｋ）をさし、約７〜１５０の範囲内とすることができる）。たとえば、ライナ２８はＡｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ３などの高Ｋ材料、または他の同様の材料を含むことができる。あるいは、ライナ２８はＳｉＣなどの高Ｋ材料以外のエッチ耐性材料を含むことができる。ライナ２８は約２５ｎｍ〜２５０ｎｍの範囲の厚さを有して形成することができる。ライナ２８はＣＶＤ、原子層付着（ＡＬＤ）、プラズマ支援ＣＶＤ、スパッタリング、または他の同様のプロセスを使用して共形的に付着させることができる。
図４に示すように、第２のスペーサ３０をゲート・スタック２０、２２の側壁２６に沿ってライナ２８上に形成する。第２のスペーサ３０は窒化物、たとえばＳｉ３Ｎ４などの絶縁性材料、または他の同様に使用される絶縁性材料を含むことができる。第２のスペーサ３０の材料はＣＶＤ、ＰＥＣＶＤ、または他の同様のプロセスを使用して付着させることができる。その後、ＲＩＥ、または同様のプロセスを使用して余分の材料を除去し、それによって第２のスペーサ３０を形成することができる。第２のスペーサ３０は約２００ｎｍ〜８００ｎｍの厚さを有して形成することができる。
次いでＧｅ、Ｘｅ、Ｓｉなどのイオン３２を基板１０の表面に注入してライナ２８の露出した領域３４、３６、または第２のスペーサ３０によって覆われていない領域３４、３６を損傷させる。詳細には、ゲート・スタック２０、２２上のライナ２８の露出した領域３４、およびゲート・スタック２０、２２に隣接する基板１０上のライナ２８の露出した領域３６をイオン注入によって意図的に損傷させる。その後、図５に示すように、領域３４および３６のライナ２８の損傷した一部分をウェット・エッチを使用して化学的に除去する。
図６に示すように、基板１０の表面上に絶縁層３８を共形的に付着させる。次いで従来のプロセスを使用してフォトレジスト４０を付着、パターニングおよびエッチングして基板１０の抵抗領域１６を覆い、基板１０のトランジスタ領域１４を覆わずに残す。ＲＩＥなどのエッチ・プロセス、または他の同様のプロセスを実行してトランジスタ領域１４の基板１０の表面から絶縁層３８を除去することができる。図７に示すように、残っているフォトレジスト４０を除去して基板１０の抵抗領域１６上に保護層３８を残す。
「事前清浄化」プロセスを使用して基板１０の表面を清浄化して、導電材料の形成のためにトランジスタ領域１４の基板１０の表面を調製する。たとえば、フッ化水素（ＨＦ）化学事前清浄化プロセスを実行することができる。事前清浄化プロセス中、エッチ抵抗の欠如のために第２のスペーサ３０が意図せずにエッチングされる。その結果、図８〜図１０に示すように、第２のスペーサ３０の厚さが減少する。詳細には、図９は事前清浄化プロセスを実行する前の第２のスペーサ３０の厚さ４２を示す。そのとき、第２のスペーサ３０の厚さ４２はゲート・スタック２０の下部に隣接するか、またはゲート・スタック２０の下部の基板１０の一部分に沿って、ほぼライナ２８の端部４４まで延びるような厚さである。事前清浄化プロセス後（図１０）、第２のスペーサ３０がゲート・スタック２０の下部に隣接するか、またはゲート・スタック２０の下部の基板の一部分に沿って、ライナ２８の端部４４まで延びていないように、第２のスペーサ３０の厚さ４６が減少する。この実施形態では、ゲート・スタック２２およびスペーサ２４、３０が層３８によって保護されるので、抵抗ゲート・スタック２２上の第２のスペーサ３０は事前清浄化の影響を受けない。
図９に示すように、導電材料４８、たとえばシリコン、または他の同様の材料をトランジスタ・ゲート・スタック２０の上部領域３４上およびトランジスタのソース／ドレイン領域５０中に形成する。導電材料４８は、ＰＶＤ、ＣＶＤ、スパッタリング、または他の同様のプロセスを使用してコバルトやチタンなどの高融点金属の層を基板１０の表面上に均一に付着させることによって形成することができる。次いでその金属をアニーリングし、たとえば７００℃に約３０秒間曝す。アニーリング・プロセス中、その金属はシリコンの露出した領域中に拡散してシリサイドを形成する。その後、反応していないコバルト金属を化学的に除去する。
ライナ２８は、導電材料４８がトランジスタ・ゲート・スタック２０に関連して形成される場所を画定または決定することに注目されたい。ライナ２８が使用されていない場合、導電材料４８が形成される前に実行された事前清浄化プロセスが第２のスペーサ３０の厚さ４６を減少させるので、ソース／ドレイン領域５０内の導電材料４８はゲート・スタック２０の下部のはるかに近くに形成されているであろう（図１０参照）。ライナ２８は領域５２（事前清浄化プロセスに先だって第２のスペーサ３０によって初めに覆われていた領域）の基板１０内のシリコンを覆い、それによってその領域５２に導電材料４８が形成されるのを防ぐ。導電材料４８がゲート・スタック２０の下部のあまりに近くに形成されている場合、トランジスタ・ゲート・スタック２０の上部領域３４上の導電材料４８とトランジスタ・ゲート・スタック２０のソース／ドレイン領域５０内の導電材料４８との間の電気的短絡の可能性がより大きくなるであろう。
さらに、ライナ２８は事前清浄化プロセス中にゲート・スタック２０、２２の側壁２６から第１のスペーサ２４が除去されるのを防ぐ。第１のスペーサ２４内に形成される破断はないので、ゲート・スタック２０、２２の側壁は導電材料４８が形成されにくい。関連技術に記載されているように、トランジスタ・ゲート・スタック２０の側壁２６に形成される導電材料４８はゲート・スタック２０の上部領域上の導電材料４８とソース／ドレイン領域５０内の導電材料４８との間の電気的短絡の発生を増加させる。また、抵抗ゲート・スタック２２の側壁２６上に形成される導電材料４８は抵抗の抵抗値を減少させる。
第２の実施形態を図１２〜図１７に示す。この実施形態では、抵抗ゲート・スタック２２の上部領域３４のライナ２８、および抵抗ゲート・スタック２２に隣接する領域３６のライナ２８は除去されない。特に、第１の実施形態（図１〜図４）による、トランジスタ・ゲート・スタック２０および抵抗ゲート・スタック２２の側壁２６に沿ったライナ２８上の第２のスペーサ３０の形成後、マスキング層、またはフォトレジスト層５４を基板１０上に付着させる。図１２に示すように、フォトレジスト層５４をパターニングおよびエッチングして基板１０のトランジスタ領域１４を露出させる。上述のように、注入されたイオン３２はトランジスタ領域１４のライナ２８の露出した領域３４、３６のみを損傷させるが、抵抗領域１６のライナ２８は損傷しないことになる。
その後、図１３に示すように、ウェット・エッチを実行して領域３４および３６のライナ２８の損傷した一部分を除去し、フォトレジスト５４を除去する。第１の実施形態に関連して説明したように、基板１０の表面上に保護層３８を共形的に付着させる（図１４）。次いで従来のプロセスを使用してフォトレジスト４０を付着、パターニングおよびエッチングして基板１０の抵抗領域１６を覆い、基板１０のトランジスタ領域１４を覆わずに残す（図１４）。図１５に示すように、ＲＩＥなどのエッチ・プロセス、または他の同様のプロセスを実行してトランジスタ領域１４の基板１０の表面から保護層３８を除去する。残っているフォトレジスト４０も除去して基板１０の抵抗領域１６上に保護層３８を残す（図１５）。
その後、事前清浄化プロセスを実行して、導電材料４８の形成のためにトランジスタ領域１４の基板１０の表面を調製する。上述のように、第２のスペーサ３０の厚さは事前清浄化プロセス中に減少する（図１６）。抵抗ゲート・スタック２２の側壁に沿った第２のスペーサ３０は事前清浄化プロセス中に層３８によって保護される。さらに、ゲート・スタック２２および第１のスペーサ２４がライナ２８によって保護されるので第１のスペーサ２４および抵抗ゲート・スタック２２は事前清浄化の影響を受けない。
次いで導電材料４８をトランジスタ・ゲート・スタック２０の上部領域３４上およびトランジスタのソース／ドレイン領域５０中に形成する（図１７）。しかしながら、抵抗領域１６の表面全体を覆っているライナ２８は導電材料４８の事前清浄化プロセス中にスペーサ２４、３０または保護層３８に破断が生じないことを保証するので抵抗領域１６は導電材料４８を形成しない。
第３の実施形態を図１８〜図２４に示す。トランジスタ・ゲート・スタック２０および抵抗ゲート・スタック２２の側壁２６に沿って第１のスペーサ２４を形成する代わりに、図１８に示すように、ライナ２８を直接ゲート・スタック２０、２２上に形成する。その後、図１９に示すように、ゲート・スタック２０、２２の側壁２６に沿ってライナ２８上にスペーサ３０を形成する。
次いで、図１９に示すように、イオン３２を基板１０の表面に注入してライナ２８の露出した領域を損傷させることができる。第１の実施形態で説明したように、ライナ２８の露出した領域をイオン注入によって意図的に損傷させる。次いで、図２０に示すように、ライナ２８の損傷した領域をウェット・エッチを使用して化学的に除去する。
図２１に示すように、基板１０の表面上に層３８を共形的に付着させる。次いで従来のプロセスを使用してフォトレジスト４０付着、パターニングおよびエッチングして基板１０の抵抗領域１６を覆い、基板１０のトランジスタ領域１４を覆わずに残す。エッチ・プロセスでトランジスタ領域１４の基板１０の表面から層３８を除去する。図２２に示すように、残っているフォトレジスト４０を除去して基板１０の抵抗領域１６上に保護層３８を残す。
事前清浄化プロセスを実行して導電材料４８の形成のためにトランジスタ領域１４の基板１０の表面を調製する。第１の実施形態で説明したように、事前清浄化プロセス中に第２のスペーサ３０をエッチングし、それによって図２３に示すように第２のスペーサ３０の厚さを減少させる。第１の実施形態で説明し、図２４に示すように、導電材料４８をトランジスタ・ゲート・スタック２０の上部領域３４上およびトランジスタのソース／ドレイン領域５０中に形成する。
第４の実施形態は第２の実施形態の一部分と第３の実施形態の一部分との組み合わせであり、これを図１８および図２５〜３１に示す。上記の第３の実施形態の場合と同様に、図１８に示すように、第１のスペーサ２４を形成せずに、ライナ２８を直接ゲート・スタック２０、２２上に形成する。その後、図２５に示すように、スペーサ３０をゲート・スタック２０、２２の側壁２６に沿ってライナ２８上に形成する。次いで第２の実施形態で説明したように、フォトレジスト層５４を付着、パターニングおよびエッチングして、図２６に示すように、基板１０の抵抗領域１６を保護し、基板１０のトランジスタ領域１４を露出させる。
次いで図２６に示すように、イオン３２を基板１０の表面に注入してライナ２８の露出した領域３４、３６を損傷させる。第１の実施形態で説明したように、ライナ２８の露出した領域３４、３６をイオン注入によって意図的に損傷させる。しかしながら、フォトレジスト層５４は抵抗領域１６がイオン３２に露出されるのを防ぎ、それによって抵抗領域１６のライナ２８を損傷から、結局除去から保護する。イオン３２の注入後、フォトレジスト層５４を除去し、次いで図２７に示すように、ライナ２８の損傷した一部分をウェット・エッチを使用して化学的に除去する。
図２８に示すように、基板１０の表面上に層３８を共形的に付着させる。次いでフォトレジスト４０を付着、パターニングおよびエッチングして基板１０の抵抗領域１６を覆い、基板１０のトランジスタ領域１４を覆わずに残す。エッチ・プロセスでトランジスタ領域１４の基板１０の表面から層３８を除去する。図２９に示すように、残っているフォトレジスト４０を除去して基板１０の抵抗領域１６上に保護層３８を残す。
事前清浄化プロセスを実行して導電材料４８の形成のためにトランジスタ領域１４の基板１０の表面を調製する。第１の実施形態で説明したように、事前清浄化プロセス中にスペーサ３０をエッチングし、それによってスペーサ３０の厚さを減少させる（図３０）。第１の実施形態で説明し、図３１に示すように、導電材料４８をトランジスタ・ゲート・スタック２０の上部領域３４上およびトランジスタのソース／ドレイン領域５０中に形成する。
基板上に形成された第１および第２のゲート・スタックを有する第１の実施形態による半導体デバイスの一部分を示す図である。 ゲート・スタックの側壁に沿って形成された第１のスペーサを有する図１の基板を示す図である。 基板の表面上に形成されたライナを有する図２の基板を示す図である。 ライナ上およびゲート・スタック側壁に沿って形成された第２のスペーサを有する図３の基板、および基板の表面で実行されたイオン注入を示す図である。 基板の表面からライナの一部分が除去された図４の基板を示す図である。 基板の表面上に付着した保護層、および第２のゲート・スタック領域上に形成されたフォトレジスト層を有する図５の基板を示す図である。 保護層が第１のゲート・スタック領域の基板の表面から除去された後の図６の基板を示す図である。 事前清浄化プロセス後の図７の基板を示す図である。 事前清浄化プロセス前の図７の第１のゲート・スタックを示す図である。 事前清浄化プロセス後の図８の第１のゲート・スタックを示す図である。 基板の選択領域に形成された導電材料を有する図８の基板を示す図である。 基板上に形成された第１および第２のゲート・スタック、およびイオン注入中に第２のゲート・スタック領域上に形成されるフォトレジスト層を有する第２の実施形態による半導体デバイスの一部分を示す図である。 第１のゲート・スタック領域の基板の表面からライナの一部分が除去された図１２の基板を示す図である。 基板の表面上に付着した保護層、および第２のゲート・スタック領域上に形成されたフォトレジスト層を有する図１３の基板を示す図である。 保護層が第１のゲート・スタック領域の基板の表面から除去された後の図１４の基板を示す図である。 事前清浄化プロセス後の図１５の基板を示す図である。 基板の選択領域に形成された導電材料を有する図１６の基板を示す図である。 基板上に形成された第１および第２のゲート・スタック、および基板の表面上に形成されたライナを有する第３の実施形態による半導体デバイスの一部分を示す図である。 イオン注入中の図１８の基板を示す図である。 基板の表面からライナの一部分が除去された図１９の基板を示す図である。 基板の表面上に付着した保護層、および第２のゲート・スタック領域上に形成されたフォトレジスト層を有する図２０の基板を示す図である。 保護層が第１のゲート・スタック領域の基板の表面から除去された後の図２１の基板を示す図である。 事前清浄化プロセス後の図２２の基板を示す図である。 基板の選択領域に形成された導電材料を有する図２３の基板を示す図である。 基板上に形成された第１および第２のゲート・スタック、基板の表面上に形成されたライナ、およびゲート・スタックの側壁に沿ったライナ上に形成された第１のスペーサを有する第４の実施形態による半導体デバイスの一部分を示す図である。 イオン注入中に第２のゲート・スタック領域を覆うフォトレジスト層を有する図２５の基板を示す図である。 基板の表面からライナの一部分が除去された図２６の基板を示す図である。 基板の表面上に付着した保護層、および第２のゲート・スタック領域上に形成されたフォトレジスト層を有する図２７の基板を示す図である。 保護層が第１のゲート・スタック領域の基板の表面から除去された後の図２８の基板を示す図である。 事前清浄化プロセス後の図２９の基板を示す図である。 基板の選択領域に形成された導電材料を有する図３０の基板を示す図である。

Claims (31)

  1. 基板の表面にゲート・スタックを有する基板を用意するステップと、
    前記ゲート・スタック上にエッチ耐性ライナを形成するステップと、
    前記ゲート・スタックの側壁に沿って前記ライナ上にスペーサを形成するステップと、
    前記スペーサによって覆われていない前記基板およびゲート・スタックの領域から前記ライナを除去し、前記スペーサによって覆われている前記基板およびゲート・スタックの領域に前記ライナを残すステップと、
    前記ライナによって覆われていない前記基板およびゲート・スタックの領域に導電材料を形成するステップと
    を含む、半導体デバイスを形成する方法。
  2. 前記ゲート・スタック上に前記ライナを形成するステップの前に、
    前記基板の前記表面に第２のゲート・スタックを設けるステップ
    をさらに含む請求項１に記載の方法。
  3. 前記第２のゲート・スタック上に前記ライナを形成するステップと、
    前記第２のゲート・スタックの側壁に沿って前記ライナ上に前記スペーサを形成するステップと
    をさらに含む請求項２に記載の方法。
  4. 前記スペーサによって覆われていない前記基板およびゲート・スタックの領域から前記ライナを除去し、前記スペーサによって覆われている前記基板およびゲート・スタックの領域に前記ライナを残すステップの前に、
    前記第２のゲート・スタックからの前記ライナの除去を防ぐために前記ライナおよび前記第２のゲート・スタックの前記スペーサ上にフォトレジスト層を付着させるステップ
    をさらに含む請求項３に記載の方法。
  5. 前記スペーサによって覆われていない前記基板およびゲート・スタックの領域から前記ライナを除去し、前記スペーサによって覆われている前記基板およびゲート・スタックの領域に前記ライナを残すステップの後に、
    前記導電材料を形成する前に前記第２のゲート・スタックを覆う前記基板の前記表面に絶縁層を形成するステップ
    をさらに含む請求項３に記載の方法。
  6. 前記ゲート・スタック上に前記ライナを形成するステップの前に、
    前記ゲート・スタックおよび前記第２のゲート・スタックの側壁に沿って第１のスペーサを形成するステップ
    をさらに含む請求項２に記載の方法。
  7. 前記ゲート・スタックがトランジスタ・ゲート・スタックを備え、前記第２のゲート・スタックが抵抗ゲート・スタックを含む請求項２に記載の方法。
  8. 前記ライナがＡｌ２Ｏ３、ＨｆＯ２、およびＴａ２Ｏ３からなるグループから選択される材料を含む請求項１に記載の方法。
  9. 前記ライナがＳｉＣを含む請求項１に記載の方法。
  10. 前記ライナが除去された前記基板およびゲート・スタックの前記領域に前記導電材料を形成するステップの前に、
    前記基板の前記表面上で事前清浄化プロセスを実行するステップ
    をさらに含む請求項１に記載の方法。
  11. 前記ライナが７〜１５０の範囲の誘電率を有する材料を含む請求項１に記載の方法。
  12. 前記導電材料を形成するステップ中に、
    前記基板内にソースおよびドレイン領域を形成するステップをさらに含み、前記ソースおよびドレイン領域の所在が、前記スペーサによって覆われていない領域から前記ライナを除去することによって作成された前記ライナの端部によって決定される請求項１に記載の方法。
  13. 基板の表面に第１のゲート・スタックおよび第２のゲート・スタックを有する基板を用意するステップと、
    前記第１および第２のゲート・スタック上にライナを形成するステップと、
    前記第１および第２のゲート・スタックの側壁に沿って前記ライナ上にスペーサを形成するステップと、
    前記スペーサによって覆われていない前記基板およびゲート・スタックの領域から前記ライナを除去するステップと、
    前記第２のゲート・スタック上に保護層を形成するステップと、
    前記ライナによって覆われていない前記領域に導電材料を形成するステップと
    を含む、半導体デバイスを形成する方法。
  14. 前記第１および第２のゲート・スタック上に前記ライナを形成するステップの前に、
    前記第１および第２のゲート・スタックの側壁に沿って第１のスペーサを形成するステップ
    をさらに含む請求項１３に記載の方法。
  15. 前記スペーサによって覆われていない前記基板およびゲート・スタックの領域から前記ライナを除去するステップの前に、
    前記第２のゲート・スタックからの前記ライナの除去を防ぐために前記ライナおよび前記第２のゲート・スタックの前記スペーサ上にフォトレジスト層を付着させるステップ
    をさらに含む請求項１３に記載の方法。
  16. 前記導電材料を形成するステップの前に、
    前記第２のゲート・スタック上に絶縁層を形成するステップと、
    前記基板上で事前清浄化プロセスを実行するステップと
    をさらに含む請求項１３に記載の方法。
  17. 前記ライナがエッチ耐性材料を含む請求項１３に記載の方法。
  18. 前記ライナがＡｌ２Ｏ３、ＨｆＯ２、およびＴａ２Ｏ３からなるグループから選択される材料を含む請求項１３に記載の方法。
  19. 前記ライナがＳｉＣを含む請求項１３に記載の方法。
  20. 前記ライナが７〜１５０の範囲の誘電率を有する材料を備える請求項１３に記載の方法。
  21. 前記導電材料を形成するステップ中に、
    前記基板内にソースおよびドレイン領域を形成するステップをさらに含み、前記ソースおよびドレイン領域の所在が、前記スペーサによって覆われていない領域から前記ライナを除去することによって作成された前記ライナの端部によって決定される請求項１３に記載の方法。
  22. 基板上に形成されたゲート・スタックと、
    前記ゲート・スタックの側壁および前記ゲート・スタックに隣接する前記基板の一部分を覆うエッチ耐性ライナと、
    前記ゲート・スタックの前記側壁に沿った前記ライナ上のスペーサと、
    前記ゲート・スタックの上部領域内および前記基板のソースおよびドレイン領域内の導電材料とを含み、前記ソースおよびドレイン領域は前記ライナが前記基板上で終端する場所に所在する半導体デバイス。
  23. 前記ライナが７〜１５０の範囲の誘電率を有する材料を含む請求項２２に記載の半導体デバイス。
  24. 前記ライナがＡｌ２Ｏ３、ＨｆＯ２、およびＴａ２Ｏ３からなるグループから選択される材料を含む請求項２２に記載の半導体デバイス。
  25. 前記ライナがＳｉＣを含む請求項２２に記載の半導体デバイス。
  26. 基板上に形成されたトランジスタ・ゲート・スタックおよび抵抗ゲート・スタックと、
    前記トランジスタ・ゲート・スタックおよび抵抗ゲート・スタックの側壁に沿った第１のスペーサと、
    前記トランジスタ・ゲート・スタックおよび抵抗ゲート・スタック上にあり、前記トランジスタ・ゲート・スタックおよび抵抗ゲート・スタックの下部の前記基板の一部分に沿ったライナであって、前記基板に沿ってトランジスタ・ソースおよびドレイン領域の指定された所在まで延びるライナと、
    少なくとも前記トランジスタ・ゲート・スタックの側壁に沿った前記ライナ上のスペーサと、
    前記トランジスタ・ゲート・スタックの上面内およびトランジスタ・ソースおよびドレイン領域内の導電材料と
    を含む半導体デバイス。
  27. 前記抵抗ゲート・スタックおよび前記抵抗ゲート・スタックの前記下部の前記基板の前記一部分を覆う保護層
    をさらに含む請求項２６に記載の半導体デバイス。
  28. 前記ライナが前記抵抗ゲート・スタック全体および前記抵抗ゲート・スタックの前記下部の前記基板の前記一部分を覆う請求項２６に記載の半導体デバイス。
  29. 前記ライナが７〜１５０の範囲の誘電率を有する材料を含む請求項２６に記載の半導体デバイス。
  30. 前記ライナがＡｌ２Ｏ３、ＨｆＯ２、およびＴａ２Ｏ３からなるグループから選択される材料を含む請求項２６に記載の半導体デバイス。
  31. 前記ライナがＳｉＣを含む請求項２６に記載の半導体デバイス。
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