CN100543999C - Cmos半导体器件及其制造方法 - Google Patents

Cmos半导体器件及其制造方法 Download PDF

Info

Publication number
CN100543999C
CN100543999C CNB011393904A CN01139390A CN100543999C CN 100543999 C CN100543999 C CN 100543999C CN B011393904 A CNB011393904 A CN B011393904A CN 01139390 A CN01139390 A CN 01139390A CN 100543999 C CN100543999 C CN 100543999C
Authority
CN
China
Prior art keywords
type
polysilicon film
film
semiconductor substrate
channel mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011393904A
Other languages
English (en)
Other versions
CN1359156A (zh
Inventor
小山内润
长谷川尚
小岩进雄
石井和敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1359156A publication Critical patent/CN1359156A/zh
Application granted granted Critical
Publication of CN100543999C publication Critical patent/CN100543999C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Abstract

在具有CMOS和电阻器的功率控制半导体器件或模拟半导体器件中，对于NMOS和PMOS，CMOS的栅极的导电类型均为P型，由于E型PMOS是表面沟道型，短沟道和低阈值电压是可能的，由于隐埋沟道型NMOS是极浅的，短沟道和低阈值电压是可能的，原因是具有小的扩散系数的砷可以用作阈值控制用的杂质，并且分压电路或CR电路中所用的电阻器是由比与栅极相同的层的多晶硅更薄的多晶硅或者薄膜金属形成的。由此，与具有N+多晶硅栅极单极性的常规CMOS或其中沟道和栅极有相同极性的同极性栅极CMOS相比，可以实现在成本、制造周期和元件性能方面更优异的功率控制半导体器件或模拟半导体器件。

Description

CMOS半导体器件及其制造方法
发明的技术领域
本发明涉及CMOS半导体器件及其制造方法，特别是涉及一种低工作电压和低功耗的CMOS半导体器件及其制造方法。该半导体器件中要求低电压工作、低功耗和高驱动能力，本发明特别涉及功率控制半导体器件，诸如电压检波器(下称VD)、电压调节器(下称VR)或开关调节器(下称SWR)，或者模拟半导体器件，诸如运算放大器或比较器。
相关技术的说明
图89是常规半导体器件的剖面图。该半导体器件由一个互补MOS结构(下称CMOS)和一个电阻器构成，CMOS由一个N沟道(N-channel)MOS晶体管(下称NMOS)和一个P沟道(P-channel)MOS晶体管(下称PMOS)组成，在NMOS中形成于P型(P-type)半导体衬底上的栅极由N+型(N+type)多晶硅构成，在PMOS中形成于N阱(N-well)区的栅极也由N+型多晶硅构成，电阻器用于分压电路中来分隔场绝缘膜上形成的电压，或者用于CR电路来设定时间常数。电阻器由多晶硅形成，它与CMOS的具有N型(N-type)导电的栅极是同一层并且具有相同的导电类型，以便于其制造方法的简化和容易。
在具有上述常规结构的半导体器件中，由于具有约0.7V的标准阈值电压的增强型NMOS(下称E型NMOS)的栅极由N+多晶硅(N+polycrystalline silicon)构成，根据栅极和半导体衬底的功函数的关系，在半导体衬底的表面上形成的沟道是表面沟道。另一方面，在具有约—0.7V的标准阈值电压的增强型PMOS(下称E型PMOS)中，根据由N+多晶硅构成的栅极和N阱的功函数的关系，从半导体衬底的表面内侧形成的沟道是埋置沟道。
在埋置沟道E型PMOS中，当为了低电压工作而将阈值电压设定为例如—0.5V或更高时，作为MOS晶体管低电压工作的一个指数的亚阈值特性显著地变劣，并且由此导致PMOS截止时的漏电流增大。结果，半导体器件等待时消耗的电流明显增大。于是产生了这样一个问题，难以将这种半导体器件应用于诸如便携式电话和便携式终端之类的便携式设备中，而便携式设备近年来需求很大并且预计未来市场将进一步扩展。
作为解决上述的低电压工作和低电流消耗问题的技术手段，同极栅技术是公知的，其中，NMOS栅极的导电类型设定为N型，PMOS栅极的导电类型设定为P型。在这种情况下，E型NMOS和E型PMOS均为表面沟道MOS晶体管，因此，阈值的降低不会引起亚阈值特性的显著变劣。由此，低电压工作和低功耗是可能的。
然而，与栅极只是N+多晶硅单极的CMOS相比，同极栅CMOS具有制造工序、制造成本和制造周期增加的问题，因为在制造过程中对于NMOS和PMOS要分别地形成栅极。
另外，基准电压电路是组成诸如VD、VR和SWR之类的功率控制半导体器件的一个重要单元电路。基准电压电路总是相对于低压供电端的电位从输出端输出恒定的电压，而与高压供电端的电位无关。在许多情况下，基准电压电路由一个E型NMOS和一个耗尽型NMOS(下称D型NMOS)串联连接组成。在栅极的极性为N型的情况下，根据栅极与阱或衬底功函数的关系，E型NMOS是表面沟道，而D型NMOS是埋置沟道。输出电压随温度的变化小是基准电压电路的一个重要特性。但是，在表面沟道和埋置沟道之间，MOS的阈值电压和互导随温度的变化程度是大为不同的。结果，基准电压电路具有难以减小输出电压随温度的变化的问题。
发明概述
本发明是基于上述问题而提出的，因此本发明的一个目的是提供一种结构，该结构使得能够实现低成本、短制造周期、低电压工作和低功耗的功率控制半导体器件或模拟半导体器件。
为了解决上述问题，本发明采用了以下措施。
根据本发明，提供了一种CMOS半导体器件，它具有一个N沟道MOS晶体管、一个P沟道MOS晶体管和一个电阻器，其特征在于，N沟道MOS晶体管的栅极的导电类型为P型，P沟道MOS晶体管的栅极的导电类型为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管的P型栅极和P沟道MOS晶体管的P型栅极各自包括第一多晶硅单层，该层具有2000埃
Figure C01139390D00361
—6000埃的膜厚度范围并且包括杂质浓度为1×1019原子/cm3或更高的硼(B)或BF2。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管的P型栅极和P沟道MOS晶体管的P型栅极各自具有一个多层(polycide)结构，该结构包括第一多晶硅和第一高熔点金属硅化物的叠层，第一多晶硅具有1000埃—4000埃的膜厚度并且包括杂质浓度为1×1019原子/cm3或更高的硼或BF2，第一高熔点金属硅化物选自下列材料组：硅化钼、硅化钨、硅化钛和硅化铂，并且膜厚度范围为500埃—2500埃。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，电阻器是在与构成栅极的第一多晶硅相同的层中形成的多晶硅，并且具有与第一多晶硅相同的膜厚度范围。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，电阻器为第二多晶硅，其膜厚度范围为500埃—2000埃。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，电阻器是由选自下列材料组中的一种材料形成的薄膜金属电阻器：Ni-Cr合金、Cr-SiO合金、硅化钼和β-硅化铁，并且膜厚度范围为100埃—300埃。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，包括第一或第二多晶硅的电阻器包含杂质浓度为1×1014—9×1018原子/cm3的磷或砷，并且包括较低浓度的第一N型晶体管，其薄膜电阻在几
Figure C01139390D0037102332QIETU
—几十
Figure C01139390D0037102338QIETU
的量级。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，包括第一或第二多晶硅的电阻器包含杂质浓度为1×1019原子/cm3或更高的磷或砷，并且包括较高浓度的第二N型晶体管，其薄膜电阻在约
Figure C01139390D0037102350QIETU
—几百
Figure C01139390D0037102355QIETU
的量级，并且其温度系数在几百ppm/℃—约1000ppm/℃的量级。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，包括第一或第二多晶硅的电阻器包含杂质浓度为1×1014—9×1018原子/cm3的硼或BF2，并且包括较低浓度的第一P型晶体管，其薄膜电阻在几
Figure C01139390D0037102403QIETU
—几十的量级。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，包括第一或第二多晶硅的电阻器包含杂质浓度为1×1019原子/cm3或更高的硼或BF2，并且包括较高浓度的第二P型晶体管，其薄膜电阻在几百—约
Figure C01139390D0037102426QIETU
的量级，并且其温度系数在几百ppm/℃—约1000ppm/℃的量级。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管和P沟道MOS晶体管包括一个具有单漏极结构的第一结构的MOS晶体管，该结构包括具有高杂质浓度的扩散层，其中源极和漏极以平面方式重叠P型栅极。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第二结构的MOS晶体管，该结构包括：一个具有低杂质浓度的扩散层，其中只有漏极侧以平面方式重叠P型栅极或者源极侧和漏极侧均以平面方式重叠P型栅极；和一个具有高杂质浓度的扩散层，其中只有漏极侧不以平面方式重叠P型栅极或者源极侧和漏极侧均不以平面方式重叠P型栅极。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第三结构的MOS晶体管，该结构包括：一个具有低杂质浓度的扩散层，其中只有漏极侧以平面方式重叠P型栅极或者源极侧和漏极侧均以平面方式重叠P型栅极；一个具有高杂质浓度的扩散层，其中只有漏极侧不以平面方式重叠P型栅极或者源极侧和漏极侧均不以平面方式重叠P型栅极；以及一个绝缘膜，它位于具有高杂质浓度的扩散层和P型栅极之间，其膜厚度大于栅极绝缘膜。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第四结构的MOS晶体管，该结构包括：一个具有高杂质浓度的扩散层，其中源极和漏极均以平面方式重叠P型栅极；和一个具有低杂质浓度的扩散层，其中只有漏极侧在沟道侧进一步扩散或者源极侧和漏极侧均在沟道侧进一步扩散，从而按平面方式重叠P型栅极。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在N沟道MOS晶体管中，阈值电压提高的沟道是埋置沟道。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在P沟道MOS晶体管中，阈值电压提高的沟道是表面沟道。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，第二结构的MOS晶体管、第三结构的MOS晶体管和第四结构的MOS晶体管中的低杂质浓度扩散层在N沟道MOS晶体管中使用砷或磷作为杂质，杂质浓度为1×1016—1×1018原子/cm3，而在P沟道MOS晶体管中使用硼或BF2作为杂质，杂质浓度为1×1016—1×1018原子/cm3；第一结构的MOS晶体管、第二结构的MOS晶体管、第三结构的MOS晶体管和第四结构的MOS晶体管中的高杂质浓度扩散层在N沟道MOS晶体管中使用砷或磷作为杂质，杂质浓度为1×1016—1×1018原子/cm3或更高，而在P沟道MOS晶体管中使用硼或BF2作为杂质，杂质浓度为1×1016—1×1018原子/cm3或更高。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由第一N型多晶硅区和第二P型多晶硅区形成电阻器；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，用以形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在第四绝缘膜上形成第二多晶硅膜；
向第二多晶硅膜中选择性地掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以形成第一多晶硅膜的第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，用以形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在第四绝缘膜上形成第二多晶硅膜；
向第二多晶硅膜中选择性地掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由第一N型多晶硅区和第二P型多晶硅区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域掺入低浓度N型杂质；
向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由除第一P型多晶硅膜区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区之外的多晶硅膜，掺入低浓度N型杂质，以形成低浓度的N型源极和漏极以及第一多晶硅膜中的第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区和第一N型多晶硅膜区之外的第一多晶硅膜，掺入低浓度P型杂质，以形成低浓度的P型源极和漏极以及第一多晶硅膜中的第二P型区；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一多晶硅区形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型杂质区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第而P型多晶硅区；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及除第一P型区之外的第一多晶硅膜，掺入低浓度N型杂质，以在第一多晶硅膜中形成低浓度N型源极和漏极以及第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜，掺入低浓度P型杂质，以在第一多晶硅膜中形成低浓度P型源极和漏极以及第二P型区；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及除第一P型区之外的第一多晶硅膜，掺入低浓度N型杂质，以形成低浓度的N型源极和漏极以及第一多晶硅膜中的第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区和第一N型多晶硅膜区之外的第一多晶硅膜，掺入低浓度P型杂质，以形成低浓度的P型源极和漏极以及第一多晶硅膜中的第二P型区；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，以形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
对第二多晶硅膜进行构图，以形成电阻器；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一多晶硅膜进行构图，以形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
对第二多晶硅膜进行构图，以形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一多晶硅膜的第一P型区形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
向半导体衬底中掺入低浓度N型杂质，以使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，以使源极和漏极或者只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一多晶硅膜的第一P型区形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器；
选择性地向第一多晶硅膜中除源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的半导体衬底和第一P型区之外的区域中，掺入低浓度N型杂质，以在低浓度N型源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向第一多晶硅膜中除源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的半导体衬底、第一P型区和第一N型区之外的区域中，掺入低浓度P型杂质，以在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一P型区形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一P型区形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，用以形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型多晶硅区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器区；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和除第一P型区之外的第一多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器区；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和除第一P型区之外的第一多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极和第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极和第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入低浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一多晶硅膜进行构图，以形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向半导体衬底中掺入低浓度N型杂质，使源极和漏极或只有漏极侧以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入低浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱来界定的。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成P型阱来界定的。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱来界定的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成P型阱来界定的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，在半导体衬底上形成元件隔离区的步骤是通过LOCOS方法实现的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，在半导体衬底上形成元件隔离区的步骤是通过浅沟槽隔离方法实现的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，掺入用于阈值控制的杂质的步骤是通过离子注入方法实现的，并且用于N沟道MOS晶体管的阈值控制的杂质是砷或磷。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一多晶硅膜是通过化学汽相淀积方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第二多晶硅膜是通过化学汽相淀积方法或溅射方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一多晶硅膜是通过化学汽相淀积方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第二多晶硅膜是通过化学汽相淀积方法或溅射方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一多晶硅膜的第一P型区是通过以下方法形成的：用硼或BF2作为杂质的注入方法；用硼作为杂质的在电炉中的预淀积方法和驱进(drive-in)方法；用硼作为杂质的分子层掺杂方法。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，形成第一多晶硅膜的第一P型区的步骤是通过化学汽相淀积方法实现的，用于淀积多晶硅并且同时掺杂硼作为杂质。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一绝缘膜是通过化学汽相淀积方法或热氧化方法形成的氧化硅膜，并且具有
Figure C01139390D0066175628QIETU
的膜厚度。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一绝缘膜是通过化学汽相淀积方法形成的氧化硅膜，并且具有
Figure C01139390D0066175639QIETU
Figure C01139390D0066175642QIETU
的膜厚度。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第一绝缘膜的下层是通过化学汽相淀积方法或热氧化方法形成的氧化硅膜；其上层是通过化学汽相淀积方法形成的；并且第一绝缘膜的总的膜厚度为
Figure C01139390D0066175651QIETU
。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第二绝缘膜是通过化学汽相淀积方法形成的，并且具有
Figure C01139390D0066175659QIETU
的膜厚度。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，第三绝缘膜是通过化学汽相淀积方法形成的氧化硅膜，并且具有
Figure C01139390D0066175705QIETU
Figure C01139390D0066175711QIETU
的总的膜厚度。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，高熔点金属硅化物膜是通过化学汽相淀积方法或溅射方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，高熔点金属硅化物膜是通过化学汽相淀积方法或溅射方法形成的。
另外，根据本发明，提供了一种制造CMOS半导体器件的方法，其特征在于，高熔点金属是通过溅射方法形成的钴(Co)或钛(Ti)，并且具有
Figure C01139390D0066175721QIETU
Figure C01139390D0066175727QIETU
的膜厚度。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到栅极和源极短路的一个耗尽型NMOS晶体管的栅极和源极，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的源极连接到栅极和源极短路的一个耗尽型NMOS晶体管的漏极，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到一个耗尽型NMOS晶体管的源极，耗尽型NMOS晶体管的栅极与增强型NMOS晶体管的源极短路，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和源极短路的一个耗尽型NMOS晶体管的漏极连接到第一个增强型PMOS晶体管的漏极和栅极，第一增强型PMOS晶体管的源极连接到一个电源；第二增强型PMOS晶体管的漏极连接到一个增强型NMOS晶体管的短路的栅极和漏极，第二增强型PMOS晶体管的源极连接到一个电源，而其栅极通常连接到第一增强型PMOS晶体管；并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和源极短路的第一耗尽型NMOS晶体管的漏极连接到栅极和源极短路的第二耗尽型NMOS晶体管的栅极和源极；第二耗尽型NMOS晶体管的漏极连接到一个电源；第一耗尽型NMOS晶体管的源极连接到栅极和漏极短路的一个增强型NMOS晶体管；并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管、第一耗尽型NMOS晶体管和第二耗尽型NMOS晶体管的栅极的极性为P型。
另外，根据本发明，提供了一种CMOS半导体器件，其特征在于，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到第一耗尽型NMOS晶体管的源极，第一耗尽型NMOS晶体管的栅极连接到增强型NMOS晶体管的源极；第一耗尽型NMOS晶体管的漏极连接到栅极和源极短路的第二耗尽型NMOS晶体管的栅极和源极；第二耗尽型NMOS晶体管的漏极连接到一个电源；增强型NMOS晶体管的漏极和第一耗尽型NMOS晶体管的源极的连接节点用作输出节点，在该电路中，增强型NMOS晶体管、第一耗尽型NMOS晶体管和第二耗尽型NMOS晶体管的栅极的极性为P型。
附图的简要说明
附图中：
图1是按本发明第一实施例的CMOS半导体器件的剖面图；
图2是按本发明第二实施例的CMOS半导体器件的剖面图；
图3是半导体器件构成的正VR的总体结构图；
图4是本发明半导体器件构成的基准电压电路的第一实施例的剖面图；
图5是本发明半导体器件构成的基准电压电路的第二实施例的剖面图；
图6至11分别是半导体器件构成的基准电压电路的实例图；
图12至21分别是展示制造本发明第一实施例的CMOS半导体器件的方法的剖面图；
图22是展示按本发明第三实施例的CMOS半导体器件的剖面图；
图23至32分别是展示制造本发明第三实施例的CMOS半导体器件的方法的第一实施例的剖面图；
图33和34分别是展示制造本发明第三实施例的CMOS半导体器件的方法的第二实施例的剖面图；
图35是按本发明第四实施例的CMOS半导体器件的剖面图；
图36至42分别是展示制造本发明第四实施例的CMOS半导体器件的方法的第一实施例的剖面图；
图43和44分别是展示制造本发明第四实施例的CMOS半导体器件的方法的第二实施例的剖面图；
图45是按本发明第五实施例的CMOS半导体器件的剖面图；
图46至57分别是展示制造本发明第五实施例的CMOS半导体器件的方法的剖面图；
图58是按本发明第六实施例的CMOS半导体器件的剖面图；
图59至63分别是展示制造本发明第六实施例的CMOS半导体器件的方法的第一实施例的剖面图；
图64至66分别是展示制造本发明第六实施例的CMOS半导体器件的方法的第二实施例的剖面图；
图67是展示按本发明第七实施例的CMOS半导体器件的剖面图；
图68是展示按本发明第八实施例的CMOS半导体器件的剖面图；
图69至74分别是展示制造本发明第八实施例的CMOS半导体器件的方法的第一实施例的剖面图；
图75和76分别是展示制造本发明第八实施例的CMOS半导体器件的方法的第二实施例的剖面图；
图77是展示按本发明第九实施例的CMOS半导体器件的剖面图；
图78至82分别是展示制造本发明第九实施例的CMOS半导体器件的方法的剖面图；
图83是按本发明第十实施例的CMOS半导体器件的剖面图；
图84是展示制造本发明第十实施例的CMOS半导体器件的方法的剖面图；
图85是按本发明第十一实施例的CMOS半导体器件的剖面图；
图86是按本发明第十二实施例的CMOS半导体器件的剖面图；
图87是按本发明第十三实施例的CMOS半导体器件的剖面图；
图88是按本发明第十四实施例的CMOS半导体器件的剖面图；
图89至91分别是常规CMOS半导体器件的剖面图。
优选实施例的详细说明
以下将参照附图说明本发明的实施例。
图1是按本发明的CMOS半导体器件的一个实施例的剖面图。该CMOS半导体器件由P型半导体衬底101上形成的NMOS 113和PMOS 112形成的CMOS、P-电阻器(P-resistor)114和N-电阻器(N-resistor)115构成。在NMOS113中，栅极用P+多晶硅(P+polycrystalline silicon)107形成，源极和漏极有所谓的单漏极结构；在PMOS 112中，栅极形成在N阱区102上并由P+多晶硅107形成，源极和漏极有单漏极结构。P-电阻器114和N-电阻器115形成在场绝缘膜106上，用于分割电压的分压电路或设定时间常数的CR电路。形成栅极的P+多晶硅107最好具有尽可能小的电阻值，因此，含有浓度为1×1019原子/cm3或更高的受主杂质，如B或BF2。电阻器114、115用与CMOS的栅极相同的多晶硅层形成。
PMOS 112中，栅极是P+多晶硅107，因此，根据N阱102和栅极的功函数的关系，E型PMOS的沟道是表面沟道。表面沟道PMOS中，阈值电压设定为—0.5V或更大，不会导致亚阈值(sub-threshold)系数的明显变劣。因此，低工作电压和低功耗是可能的。
另一方面，NMOS 113中，根据P+多晶硅107构成的栅极和P型半导体衬底101的功函数的关系，E型NMOS沟道是隐埋沟道。扩散系数小的砷用作施主杂质，在阈值设定为预定值的情况下用于阈值控制，因此，沟道是极浅的隐埋沟道。因此，与有N+多晶硅形成的栅极和深隐埋沟道的E型PMOS相比，能明显抑制E型NMOS中的亚阈值变劣和漏电流增大，深隐埋沟道要求用有大的扩散系数的硼作为阈值控制的受主杂质，并且甚至在阈值电压设定为小的值，例如0.5V或更小时，仍需要有大的离子注入投射范围。
如上所述，应该知道，按本发明的CMOS中，栅极是P+多晶硅单极，与常规的栅极是N+多晶硅电极的CMOS相比，在低工作电压和低功耗方面，本发明是一种有效的技术。
图1中示出P-电阻器114和N-电阻器115。但是，考虑到这些电阻器的特性和产品要求的性能，为了减少工艺步骤数量和降低成本，可以只安装P-电阻器114或N-电阻器115之一。
图2是按本发明的CMOS半导体器件的第二实施例的剖面图。
P+多晶硅单极CMOS结构与图1所示实施例的结构相同，并且在低工作电压、低功耗、低成本等方面有同样的效果。但是，第二实施例与图1所示实施例的差别是，多晶硅构成的电阻器是有较高杂质浓度和小电阻值的P+电阻器116和N+电阻器117。图1所示实施例中的P-电阻器或N-电阻器在诸如分压电路之类的电阻器电路中是有效的，它们有较高的薄膜(薄层)电阻值，并且其中特定的精度很重要。但是，在绝对值精度很重要的电阻器或者要求温度系数小的电阻器中，如用于设定时间常数的CR电路，高杂质浓度和较小的电阻值会改善绝对值精度和温度系数。
通过在NMOS和PMOS的源极和漏极的形成过程中同时给多晶硅掺杂，能形成P+电阻器116和N+电阻器117。该情况下，对于P+电阻器116，浓度约为1×1019原子/cm3或更高的B或BF2用作杂质，薄膜电阻值范围是几百Ω/□至1KΩ/□，温度系数范围是几百ppm/℃至1000ppm/℃。对于N+电阻器117，浓度为1×1019原子/cm3或更高的磷或砷用作杂质，薄膜电阻值范围是100Ω/□至几百Ω/□，温度系数是几百至1000ppm/℃。图2示出了N+电阻器117和P+电阻值器116。但是，考虑到半导体器件所要求的特性和电阻器的特性，为了减少工艺步骤的数量，降低成本，这两个电阻器之一就能构成半导体器件。
之后，参照图3说明本发明用于实际产品的情况下的具体效果。图3是半导体器件构成的正VR的总体结构图。VR由基准电压电路150、误差放大器151、PMOS输出元件152和电阻器156组成的分压电路157构成，它是具有这样的功能的半导体器件：即使给输入端153输入任意电压，它也能给输出端155始终输出恒定电压和要求的电流值。
近年来，需要从市场上得到特别是便携式装置用的VR，以实现以下性能：低输入电压、低功耗，甚至在输入/输出电位差小的情况下也应有大电流输出，高的输出电压精度、低成本、小型化等。尤其是，最优先需要成本低和小型化。对于以上要求，按本发明，误差放大器、PMOS输出元件和基准电压电路用成本低的低阈值电压的CMOS构成，分压电路用成本低、电阻值大和高精度的P-电阻器构成。因此能实现低工作电压、低功耗和高的输出电压精度。
下面将具体描述本发明结构对于最优先要求的低成本带来的显著效果，即对降低芯片尺寸或小型化带来的显著效果。
VR的输出电流是几十mA至几百mA。这完全取决于PMOS输出元件的驱动能力，并且根据具体产品，PMOS输出元件占芯片面积的大致一半。因此，PMOS输出元件的尺寸能减小多少，是决定成本低和小型化的关键因素。
另一方面，如上所述，对输入电压是低电压的要求和对在输入/输出电位差小的情况下有大电流输出的市场要求是强烈的。这表明不饱和工作状态中的大电流，其中，PMOS输出元件中加给栅极的电压小，源极和漏极之间的电压小。
不饱和工作状态中MOS晶体管的漏极电流表示为：
Id＝(μ.cox.W/L)×{(Vgs-Vth)-1/2.Vds}×Vds......式(1)
式中Id：漏极电流；μ：迁移率；cox：栅绝缘膜的电容；W：沟道宽度；L：沟道长度；Vgs：栅和源极之间的电压；Vth：阈值电压；Vds：漏极和源极之间的电压。
为了在不增大表面积的情况下，甚至用小的Vgs和Vds也能达到足够大的漏极电流，按式(1)，必需减小沟道长度和Vth。
在P型单极(monopole)是栅极的CMOS结构中，能降低阈值电压，减小沟道长度，同时能抑制截止时的漏电流。因此，应该知道，CMOS结构对降低成本和使上述的VR小型化是极有效的方式。
作为本发明的P型单极栅极CMOS结构的优点，VR中基准电压电路的温度特性可以改善。以下参照附图说明。
图4是展示本发明的半导体器件构成的基准电压电路的第一实施例的剖面图。本实施例中，展示出图6的基准电压电路，其中，E型NMOS和D型NMOS串联连接。
使用N型半导体衬底118，并且为了避免反向偏置，在P型阱119中分别设置E型NMOS 125和D型NMOS 126。
用布线金属(图中未示出)短路作为E型NMOS 125的漏极和栅极的P+多晶硅。而且，E型NMOS的源极与本例中示为GND(地)线的低电压供给端122连接。
用布线金属(未示出)短路作为D型NMOS 126的源极和栅极的P+多晶硅，而且，P+多晶硅与高电压供给端123连接。
本发明中，P+多晶硅用于E型NMOS 125和D型NMOS 126。但是，当相反导电类型的P型用作NMOS的栅极时，在用离子注入法不能完全进行所谓的沟道掺杂来将NMOS的阈值电压设定为预定值的情况下，阈值电压通常为1.0V或更高，尽管阈值电压与栅氧化膜的厚度和P阱(P-well)浓度有关。在很多情况下，E型NMOS的阈值电压约0.7V，为设定该阈值电压，在用P型栅极的NMOS中用沟道掺杂法，把砷或磷作为相反杂质引入半导体中。结果，MOS晶体管的沟道形成在有最低浓度的部分中，E型NMOS 125是隐埋沟道。另外，D型NMOS的阈值电压通常约为—0.3V，为设定该阈值电压，用沟道掺杂法，把磷或砷作为相反杂质引入。因此，D型NMOS 126也是隐埋沟道。因此，通过利用P型栅极，E型NMOS和D型NMOS均是隐埋沟道。
由于E型NMOS和D型NMOS均是隐埋沟道，因此，与用N型栅极的D型NMOS是隐埋沟道而E型NMOS是表面沟道的常规情况相比，本发明的MOS的阈值电压的变化程度或互导随温度的变化程度能做到一致。结果，可使基准电压电路的温度特性平坦。
图5是展示本发明的半导体器件构成的基准电压电路的第二实施例的剖面图。所谓的多层(Polycide)结构，即，高熔点金属硅化物(如硅化钨或硅化钼)和多晶硅的叠层结构，用作栅极，以使栅极有低电阻。如参照图4所述的，用P+多晶硅作栅极的下层，使基准电压电路有平坦温度特性。另外，由于栅极的电阻小，与图4所示实施例相比，图5所示实施例能制成高速度的高性能集成电路。
本发明用于以下基准电压电路能达到同样的效果：图6中的基准电压电路、图7中的用于给高电压供给端的电位输出恒定电压的基准电压电路、图8中的适于输出低电压的基准电压电路以及图9中的用于避免使用P型半导体衬底情况下的反向偏置作用的基准电压电路。
图9所示的电路例中，E型PMOS用作负载元件。该PMOS的栅极像NMOS的栅极一样设定为P+型，由此，PMOS是表面沟道。因此，与隐埋沟道的情况相比，即使阈值设定得较低，也能抑制PMOS的漏电流。因此，能制成具有低工作电压和低功耗的基准电压电路。此外，制造变得简单和容易，NMOS和PMOS均使用P+型(P+type)栅极，能降低成本。
另外，本发明用于图10或11中的电路能达到同样的效果，在图10或11中P型栅极用于E型NMOS和两个D型NMOS，以便能稳定输出基准电压，而电路不受叠加在高电压供给端上的噪声干扰。
如上所述，用E型NMOS和D型NMOS说明了P型单极栅极的效果。但是，对于本发明的基准电压电路，甚至使用极性相反的N+型栅极的E型PMOS和D型PMOS的基准电压电路的结构，也像在NMOS中一样，基准电压电路有令人满意的温度特性。
另外，参照图4至11对用于避免反向偏置作用的结构和电路作了说明。但是，不必说，本发明的P型单极栅极CMOS用于其中给E型MOS晶体管和D型MOS晶体管共同加反向偏置的基准电压电路，也能使基准电压电路有平坦的温度特性。
此外，按本发明的P+单极栅极CMOS结构，由于有常规N+多晶硅栅极结构的D型阈值电压变化大，因此，PMOS的E/D型基准电压电路还没能实用。因而，E/D型基准电压电路中可选择NMOS和PMOS，并且本发明还具有增大了电路设计的自由度的优点。
以上说明了本发明在VR和VR的元件电路即基准电压电路中的效果。另外，以下将说明本发明用于安装高输出元件的SWR中和用于迫切要求低工作电压、低功耗、低成本和小型化的VD中，能得到像在VR中那样的显著效果。
以下将参照附图说明制造按本发明第一实施例的CMOS半导体器件的方法。
图12中，在P型半导体衬底101上形成N阱102后，用LOCOS法形成作为元件隔离区的场绝缘膜106，并且对于每个NMOS和PMOS用离子注入法给沟道区中选择性地掺入阈值控制用杂质。之后，通过例如在电炉中热氧化形成栅绝缘膜105，之后，其上淀积多晶硅131。
本实施例中，示出了用P型半导体衬底的单N阱结构。按噪声测试和用户要求，在使Vdd端和安装片的电位相同的情况下，用N型半导体衬底形成P阱。该情况下，能得到与在P型半导体衬底N阱法的情况下相似的按本发明的CMOS的效果，即能实现低工作电压、低功耗和低成本。
另外，在NMOS和PMOS要形成于有几乎相同浓度的半导体中而又要考虑两个MOS器件的寄生电容或最小长度L的平衡的情况下，即在可以用双阱法的情况下，也能达到按本发明的CMOS的效果，即能实现低工作电压、低功耗和低成本，而不必考虑作为原材料的半导体衬底的导电类型，即无论半导体衬底是P型或N型，都能达到CMOS的效果。
图12展示出用于元件隔离的LOCOS法。但是，为了减小隔离区，用图中未示出的浅沟道隔离(STI)，也能达到按本发明的CMOS的效果，能实现低工作电压、低功耗和低成本。通常根据最大工作电压选用LOCOS法或STI法。最大工作电压是几伏的情况下，考虑到面积最好选用STI法。另一方面，最大工作电压大于几伏的情况下，从简化工艺考虑最好选用LOCOS法。
如上所述，为了控制阈值，用离子注入法对沟道区掺杂。由于栅极的导电类型是P+多晶硅，用作为施主杂质的磷或砷作为E型NMOS和D型NMOS的掺杂杂质。如上所述，表面沟道型很适合于低阈值，因此，最好用有大扩散系数的砷。施主杂质也用于E型PMOS，但受主杂质B或BF2用于D型PMOS。D型PMOS情况下，考虑到阈值特性表面沟道型最可取，因此，通常使用BF2，它能保持离子注入后的杂质分布是浅的。尽管杂质剂量与要求的阈值大小有关，但杂质剂量的范围通常在1011原子/cm2至1012/cm2。
用CVD法分解硅烷气在氧化膜上形成多晶硅。从栅极或布线的低电阻考虑，最好用厚膜。但是，如上所述，由于也用同一膜层形成电阻器，因此对于高电阻最好用薄膜。考虑到构图容许能力、底层栅氧化膜的腐蚀选择比率和多晶硅的腐蚀选择比率，膜厚范围通常是(埃)至。
之后，如图13所示，对光致抗蚀剂132构图，以便用光刻法在要形成N型电阻器的部分开口，并且用离子注入法把施主杂质磷或砷选择性地引入多晶硅中。
如下述的，在随后的步骤中给多晶硅的整个表面离子注入低浓度的受主杂质。但是，该步骤中，杂质剂量设定为即使在离子注入后导电类型也是N型。杂质剂量范围通常是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。薄膜电阻值范围是几kΩ/□至几十kΩ/□。为了把分压电路中由电阻引起的电流消耗设定为至少是μA或更小，必需把薄膜电阻值设在上述范围内。
另外，根据电路或产品的要求，存在不需要N型多晶硅的高电阻的情况。该情况下，可省去图13所示步骤。
之后，光致抗蚀剂被剥离。之后，如图14所示，光致抗蚀剂132构图，以便用光刻法在要形成P+栅极和布线的部分开口，并且用离子注入法把作为受主杂质的BF2选择性地引入多晶硅中。由于栅极和布线最好有尽可能小的电阻，因此离子注入的条件是：浓度为1×1019原子/cm3或更高，杂质剂量为1×1015原子/cm3或更高。
而且，尽管图中未示出，以下形成图14中的P+多晶硅区。即，图13的步骤之后，剥离光致抗蚀剂，并且用CVD法在多晶硅上形成氧化膜，氧化膜构图，以便热处理后通过光刻法和用HF溶液的湿腐蚀，在要形成P+栅极和布线的部分开口。之后，在光致抗蚀剂剥离后，在电炉内进行预淀积和驱进(drive-in)。或者，在分子层掺杂后，进行热处理，除去氧化膜。该情况要求形成氧化膜和进行腐蚀处理，因此，与用图14中的光致抗蚀剂作掩膜用离子注入法形成P+多晶硅区的情况相比，有工艺步骤数量多的缺点。但上述情况的优点是电阻小，因为与离子注入法相比，可以使受主杂质的浓度明显变大。通常，采用光刻法和离子注入法形成P+多晶硅区能使杂质浓度便于控制，而且简单。
之后，光致抗蚀剂132剥离后，为形成图15所示的P型电阻器区，用离子注入法，把作为受主杂质的B或BF2引入多晶硅中。通常杂质剂量范围是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。薄膜电阻值是几kΩ/□至几十kΩ/□。象在N型电阻器的情况下那样，为了把分压电路中由电阻引起的电流消耗设定为至少是μA或更小，必需把薄膜电阻值设在上述范围内。
而且，还象在N型电阻器的情况下那样，根据电路或产品要求，存在不需要P型多晶硅的高电阻的情况。这种情况下可省去图15中的步骤。
经图13至15所示的步骤，在多晶硅中形成N型电阻器区、P型电阻器区和P+区(P+region)。但是，不必采用该步骤顺序。可用图13至15所示的步骤按任意顺序形成上述3个区。
之后，如图16所示，用CVD法在多晶硅上形成第一绝缘膜134，在惰性气体气氛中在电炉内进行热处理，根据情况惰性气体为例如氮或氩气。
第一绝缘膜设置作为掩膜，用于防止以后在以自对准方式形成NMOS的源极和漏极的过程中施主杂质进入P+栅极中。为了使第一绝缘膜有掩膜功能，在NMOS的源极和漏极的形成过程中离子注入的加速能要小于100Kev。因此，即使考虑到离子的最大范围，
Figure C01139390D0076180003QIETU
至
Figure C01139390D0076180008QIETU
的膜厚也足以起到防止作用。用氧化膜或氮化膜作第一绝缘膜材料。如下所述，在随后的步骤中必需剥离电阻器上的第一绝缘膜，并且在很多情况下，为了简化工艺和防止对电阻器的损坏，使用能用HF溶液湿腐蚀的氧化膜。
之后，如图17所示，用光刻法和腐蚀法给第一绝缘膜和多晶硅构图，以形成栅极、布线和电阻器。
用两种方法形成(栅极、布线和电阻器)。一种方法是，用光刻法给光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀第一绝缘膜，之后，腐蚀多晶硅同时留下光致抗蚀剂，然后去除光致抗蚀剂。另一方法是，用光刻法给光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀第一绝缘膜，之后，剥离光致抗蚀剂，然后用第一绝缘膜作掩膜腐蚀多晶硅。
由于要求精度，用各向异性干腐蚀处理栅极或电阻器。在腐蚀中，用光致抗蚀剂形成的产品的侧壁防护膜作用实现各向异性腐蚀，因此，通常，干腐蚀多晶硅同时留下光致抗蚀剂。
第一绝缘膜是氧化膜的情况下，可用湿腐蚀或干腐蚀处理。但是，从精度考虑最好用干腐蚀。而在第一绝缘膜是氮化膜的情况下，用光致抗蚀剂作掩膜的构图没有合适的腐蚀剂，所以，腐蚀限于干腐蚀。但是，在氮化膜的情况下，由于干腐蚀的腐蚀速率与多晶硅的腐蚀速率大致相同，因此有在相同的腐蚀设备(etcher)中连续进行腐蚀的优点。
之后，如图18所示，用光刻法对光致抗蚀剂132构图，使光致抗蚀剂132覆盖除电阻器之外的栅极或布线区域，并且用腐蚀去除电阻器上的第一绝缘膜。
该情况下，由于要求不因腐蚀而损坏电阻器，所以最好是其中只用化学反应进行腐蚀处理的湿腐蚀。因而，如上所述，能用HF溶液进行湿腐蚀的氧化膜适合作第一绝缘膜134的材料。关于这一点，由于氮化膜没有合适的腐蚀剂(其中，能用光致抗蚀剂作掩膜材料)，因此氮化膜有缺点。但是，由于在很多第一绝缘膜是氧化膜的情况下场绝缘膜是氧化膜，所以在该步骤中必需减小场绝缘膜的厚度。
之后，在光致抗蚀剂剥离后，如图19所示，用光刻法对光致抗蚀剂132构图，在要与布线金属接触的NMOS和N型电阻器的部分开口。之后，用离子注入法把例如磷或砷之类的施主杂质以高浓度引入P型衬底和N型电阻器，形成对应于NMOS的源极和漏极的N+区103以及N+多晶硅区109。
通常用有小扩散系数的砷作杂质制成浅源极和浅漏极。为了能得到尽可能低的电阻，杂质剂量是1×1015原子/cm2或更高，该情况下，浓度是1×1019原子/cm3或更高。
另外，该情况下，由于NMOS的栅极上设有第一绝缘膜，施主不会进入NMOS的P+栅极。由此，功函数和电阻值不变。
之后，在光致抗蚀剂剥离后，如果需要，进行热处理来激活杂质。之后，如图20所示，用光刻法对光致抗蚀剂132构图，在要与布线金属接触的PMOS和P型电阻器的部分开口。之后，诸如BF2或B之类的受主杂质以高浓度引入N阱和P型电阻器中，形成对应于PMOS的源极和漏极的P+区104以及P+多晶硅区108。由于像NMOS中一样电阻应做得尽可能低，所以，杂质剂量是1×1015原子/cm2或更高，该情况下的浓度是1×1019原子/cm3或更高。
之后，在光致抗蚀剂剥离后，如图21所示，用CVD法淀积中间绝缘膜135，并且进行热处理使中间绝缘膜平整。
中间绝缘膜有两层结构，其中，下层是不掺杂的硅酸盐玻璃(NSG)膜或氮化膜，上层是磷硅酸盐玻璃(PSG)膜或硼磷硅酸盐玻璃(BPSG)膜。PSG和BPSG用于通过热处理使玻璃流平整作用更有效。此外，作为下层的NSG或氮化膜用于防止在热处理过程中杂质扩散进多晶硅电阻器中和避免电阻值波动。厚度为
Figure C01139390D0078180040QIETU
或更大的下层有足以防止扩散的能力。
经图21所示的热平整处理，完成受主杂质以高浓度引入多晶硅所需的热量应如此限制：使作为受主杂质的硼不能从P+栅极扩散进沟道区。尽管热处理与栅绝缘膜的厚度有关，但热处理在电炉中在800℃至900℃下进行几十分钟，并且在快速热退火(RTA)的情况下，热处理在1000℃至1100℃处理几十秒钟。
随后的步骤中，像CMOS工艺中一样，形成接触孔和布线金属。
如上所述，通过图12至图21的步骤，可以制成图1所示的本发明第一实施例的CMOS半导体器件的结构。
另外，按如下方式制成本发明第二实施例的CMOS半导体器件。即，通过图12至图21的步骤，在图19和20所示的源极和漏极中引入杂质的步骤中，在N+电阻器(N+resistor)的情况下，与NMOS的源极和漏极有相同浓度的杂质引入整个电阻器区，而在P+电阻器(P+resistor)的情况下，与PMOS的源极和漏极有相同浓度的杂质引入整个电阻器区。不需任何附加步骤。
图22是本发明第三实施例的CMOS半导体器件的剖面图。
与图1和图2所示的本发明的CMOS半导体器件的不同点是，栅极有所谓的多层结构，即高熔点金属硅化物127和P+多晶硅107的叠层结构，并且形成在场绝缘膜106上的电阻器是薄膜P-电阻器138和薄膜N-电阻器139，这些电阻器是用比栅极的下层用的多晶硅更薄的多晶硅制成的。
考虑到高速度，为了使栅极和布线有尽可能低的电阻，多层结构是在含浓度为1×1019原子/cm3或更高的B或BF2之类的受主杂质的P+多晶硅107上设高熔点金属硅化物127。与单层多晶硅情况下的几十Ω/□相比，薄膜电阻值能做成小到几Ω/□至10Ω/□。
电阻器138和139用如此薄的多晶硅形成，使得即使薄膜电阻值设定得高也能足以保持绝对值和电阻比精度。
第三实施例的CMOS半导体器件的结构与图1和图2所示的P+栅极CMOS半导体器件的结构相同，除栅极结构和薄膜电阻器之外，其它是本发明的基础。因此，低工作电压和低功耗之效果是相同的。
下面将参照附图说明制造本发明第三实施例的CMOS半导体器件的方法。
图23中展示出以下状态。像图12所示步骤中一样，P型半导体衬底101中形成N阱102后，形成作为元件隔离区的场绝缘膜106，并且用离子注入法给每个NMOS和PMOS的阈值控制用的沟道区选择性地地进行掺杂。此后，形成栅绝缘膜和淀积第一多晶硅131。
多晶硅131是多层结构的栅极的下层，因此，与单层多晶硅形成栅极的情况相比，要求多晶硅131是薄的。
多晶硅131要求有一定的厚度，因为如果多晶硅131(太)薄，随后在多晶硅上形成高熔点金属硅化物的淀积过程中会损坏半导体衬底或栅绝缘膜。考虑到构图容许能力、与底层栅氧化膜的腐蚀选择比率和多层结构的腐蚀选择比率，膜厚范围通常是
Figure C01139390D0078180040QIETU
至
Figure C01139390D0079180059QIETU
。
之后，如图24所示，BF2作为受主杂质用离子注入法引入第一多晶硅131，以形成P+多晶硅133。
栅极进行离子注入的条件是：杂质浓度为1×1019原子/cm3或更高，杂质剂量是1×1015原子/cm2或更高，以防止栅极侧边耗尽(depletion)。
通过预淀积和电炉内的驱进方法或在分子层掺杂后进行热处理步骤，受主杂质引入第一多晶硅131。
这些方法的优点是耗尽，因为与离子注入法相比能明显地提高受主杂质浓度。但是，这些方法中，浓度控制性差，并且作为受主杂质的B会从栅极经栅绝缘层扩散进沟道，从而由于后续步骤中的热处理引起阈值电压波动。因此，离子注入形成方法是安全的。
另外，用掺杂CVD法能得到与图24所示结构相同的结构，其中为了简化步骤，在图23所示的第一多晶硅131形成的同时引入受主杂质。该情况下，为了得到低电阻，杂质浓度设定为1×1019原子/cm3或更高。
之后，如图25所示，用溅射法或CVD法在P+多晶硅133上淀积高熔点金属硅化物127。而且，用CVD法在高熔点金属硅化物上淀积绝缘膜134。
用硅化钼、硅化钨、硅化钛和硅化铂之一作高熔点金属硅化物，高熔点金属硅化物的厚度是
Figure C01139390D0080103124QIETU
至
Figure C01139390D0080103131QIETU
尽管担心产生损坏，但从高熔点金属硅化物和多晶硅的粘接性考虑，通常用溅射法形成高熔点金属硅化物。与用单层多晶硅构成的栅极和布线的几十Ω/□电阻值相比，高熔点金属硅化物可使栅极和布线的薄膜电阻值显著下降到几Ω/□至10Ω/□。因此，提高了半导体制品的功能。
与图16所述相同的原因，设绝缘膜134作掩膜，用于防止施主杂质进入栅极。氧化膜或氮化膜用作绝缘膜134的材料，厚度为
Figure C01139390D0080103142QIETU
至
Figure C01139390D0080103151QIETU
。如果需要，在绝缘膜134淀积后，在大约900℃热处理约30分钟。
下面，如图26所示，用光刻法和腐蚀法，给绝缘膜134、高熔点金属硅化物127和P+多晶硅133构图，形成栅极和布线。
用两种方法形成(栅极、布线)。一种方法是，用光刻法给光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀绝缘膜134，腐蚀高熔点金属硅化物127和P+多晶硅133，同时留下光致抗蚀剂，之后，除去光致抗蚀剂。另一方法是，用光刻法对光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀绝缘膜134，剥离光致抗蚀剂，之后，用绝缘膜134作掩膜腐蚀高熔点金属硅化物127和P+多晶硅133。
由于要求精度，用各向异性干腐蚀处理栅极或电阻器。在腐蚀中，用光致抗蚀剂形成的产品的侧壁防护膜作用实现各向异性腐蚀，因此，通常，干腐蚀高熔点金属硅化物和多晶硅同时留下光致抗蚀剂。
多种材料的多层膜的腐蚀中，用终点检测机构检测上层的腐蚀完成，并且通过按材料或需要时按腐蚀设备本身的要求改变气体来进行多层膜的腐蚀。
以下，如图27所示，绝缘膜137形成后，淀积薄膜多晶硅136。
绝缘膜例如是用热氧化法形成的厚几百
Figure C01139390D0080180126QIETU
的氧化膜或用CVD法形成的厚几百
Figure C01139390D0080180126QIETU
的氧化膜。
在用多晶硅形成栅极和布线的情况下，同样用CVD法淀积薄膜多晶硅136。但是，在低的淀积温度下淀积薄膜多晶硅136，因它的厚度为
Figure C01139390D0080103205QIETU
至
Figure C01139390D0080103211QIETU
，比用于构成栅极和布线的多晶硅薄。此外，在该步骤中可用溅射法淀积膜。
用其厚度比构成栅极和布线的多晶硅薄的多晶硅形成电阻器。因此，即使把电阻器的薄膜电阻值设定为高达几kΩ/□至几十kΩ/□，也足以保持电阻值的精度。
以下如图28所示，用光刻法对光致抗蚀剂132构图，在要构成N型电阻器的部分开口，并且用离子注入法把作为施主杂质的磷或砷选择性地引入薄膜多晶硅136中。
可能存在的情况是，在后面描述的下一步骤中，通过离子注入以低浓度把受主杂质引入薄膜多晶硅的整个表面中。但是，杂质剂量设定为甚至在离子注入后导电类型也是N型并且杂质浓度在一定范围内。杂质剂量范围通常是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。薄膜电阻值是几至几十KΩ/□。为了把分压电路中由于电阻引起的电流损耗设定在至少μA或更低，必须把薄膜电阻值设定为上述值。
另外，存在这样的情况：根据电路或产品的要求，N型多晶硅不必有高电阻。该情况下，可省去图28中的步骤。
之后，在光致抗蚀剂132剥离后，如图29所示，用离子注入法把作为受主杂质的B或BF2引入薄膜多晶硅136中，形成P型电阻器区。
杂质剂量范围通常是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。。薄膜电阻值是几至几十kΩ/□。像在N型电阻器中一样，为了使分压电路中由电阻引起的功耗设定在至少μA或更低，薄膜电阻值应设定为上述值。
另外，存在这样的情况：根据电路和产品的要求，P型多晶硅不必有高电阻。该情况下，可省去图29所示步骤。
通过图28和29所示步骤，在薄膜多晶硅中形成N型电阻器区和P型电阻器区。但是，不必采用该步骤顺序。通过图28和29所示步骤交换，同样能形成N型电阻器区和P型电阻器区。
之后，如图30所示，用光刻法和腐蚀法对第二多晶硅构图，形成电阻器。
电阻器的处理要求精度，因此用各向异性干腐蚀法进行处理。
随后，在光致抗蚀剂剥离后，如图31所示，用光刻法给光致抗蚀剂132构图，在要与布线金属接触的NMOS和N型电阻器的部分开口。然后，用离子注入法以高浓度把施主杂质如磷或砷引入P型衬底和N型电阻器，并且形成对应于NMOS的源极和漏极的N+区103以及N+多晶硅区109。
通常用扩散系数小的砷作杂质，制成浅源极和浅漏极。为使电阻尽可能低，杂质剂量为1×1015原子/cm3或更高，并且该情况下浓度为1×1019原子/cm3或更高。
另外，该情况下，由于绝缘膜134和137形成在NMOS的栅极上，所以施主(杂质)不会进入NMOS的栅极。因此功函数和电阻值不变。
而且，尽管图中未示出，为了改善温度系数，薄膜多晶硅形成的N+电阻器可以形成为整个N+电阻器区都处于高浓度。
之后，在光致抗蚀剂剥离后，如果需要可进行热处理激活杂质。此后，如图32所示，用光刻法对光致抗蚀剂132构图，在要与布线金属接触的PMOS和P型电阻器的部分开口。之后，用离子注入法把受主杂质BF2或B以高浓度引入N阱和P型电阻器，并且形成对应于PMOS的源极和漏极的P+区104和P+多晶硅区108。由于NMOS中的电阻应做得尽可能低，因此杂质剂量是1×1015原子/cm3或更高，并且该情况下浓度是1×1019原子/cm3或更高。
另外，在该步骤中，如图31所述，还可在整个区域上以高浓度形成P+电阻器。
上述步骤之后，像图21所示步骤中一样，形成中间绝缘膜135。结果，可制成图22所示的本发明第三实施例的CMOS半导体器件的结构。
以下说明制造本发明第三实施例的CMOS半导体器件的方法的第二实施例。
图33中，在图23和24所示步骤后，用溅射法在P+多晶硅133上淀积如Co或Ti之类的高熔点金属140。
Co和Ti的厚度范围是100
Figure C01139390D0080180126QIETU
至500
Figure C01139390D0080180126QIETU
。用Co时，可重叠厚度几十
Figure C01139390D0080180126QIETU
至几百
Figure C01139390D0080180126QIETU
的Ti或TiN。
之后，用例如快速热处理(RTP)，在600℃至750℃热处理几十秒钟至1分钟，使与多晶硅131接触的高熔点金属部分硅化。之后，在700℃至900℃进行RTP几十秒钟。得到的状态如图34所示。
按与图25至32所述的制造方法中相同的步骤进行后续步骤。结果，制成图22所示的第三实施例的CMOS半导体器件的结构。
图35是本发明第四实施例的CMOS半导体器件的剖面图。
该CMOS半导体器件是用有轻掺杂的漏极(LDD)结构的NMOS 113和有LDD结构的PMOS 112以及P-电阻器114和N-电阻器115构成的，其中，形成在P型半导体衬底101上的NMOS 113的栅极用P+多晶硅107构成，它的源极和漏极各自有用于电场张驰(relaxation)的N扩散层；形成在N阱区102上的PMOS 112的栅极也用P+多晶硅107构成；P-电阻器114和N-电阻器115与形成在场绝缘膜106上的栅极用同一层多晶硅构成。
图35所示结构的优点在于其栅极长度小和其可靠性，因为MOS有LDD结构。但是，除上述优点之外，图35中的结构与图1、2和22中所示的作为本发明基础的P+栅极CMOS半导体器件的结构相同。因此，低工作电压和低功耗的效果是相同的。
以下参照附图说明制造本发明第四实施例的CMOS半导体器件的方法。
进行与图12至17中相同的步骤，形成栅极、布线和电阻器区。本实施例中，叠层结构中的下层是氧化硅膜，上层是氮化硅膜，该叠层结构用作多晶硅上的绝缘膜134。
用多晶硅热氧化或CVD法形成氧化硅膜，用CVD法形成氮化硅膜。绝缘膜134的总厚度范围是至
Figure C01139390D0083103311QIETU
。氧化膜和氮化膜的总厚度和各层膜的厚度设定成使绝缘膜134起掩膜作用，防止在NMOS的源极和漏极形成过程中施主杂质进入P+栅极，并且作为绝缘膜134下层的氧化膜在侧隔离(这将在后面说明)形成中不暴露。例如，氮化硅膜厚
Figure C01139390D0083103322QIETU
，氧化硅膜厚
Figure C01139390D0083103329QIETU
。
在绝缘膜134的下层是用CVD法形成的氧化膜时，形成绝缘膜134后进行紧密热处理。
栅极和电阻器图形形成中，通过检测腐蚀终点和在氮化膜和氧化膜之间改变气体，进行作为氧化膜和氮化膜的叠层的绝缘膜的腐蚀。另外，如果需要，不仅改变气体，也可改变腐蚀设备本身，因此能无故障地进行绝缘膜134的腐蚀。通过选择合适的气体和腐蚀设备，同样地进行随后的多晶硅腐蚀。
进行了上述步骤之后，如图36所示，用光刻法对光致抗蚀剂132构图，将NMOS开口。之后，用离子注入法以低浓度把磷或砷之类的施主杂质引入P型衬底，并且形成对应于NMOS的低浓度源极和漏极的N-区(N-regions)142。
杂质浓度决定半导体产品的工作电压，但杂质剂量通常在1012至1014原子/cm2。该情况下浓度范围在1016至1018原子/cm3。
接着，在去除光致抗蚀剂后，如图37所示，用光刻法对光致抗蚀剂132构图，将PMOS开口。之后，用离子注入法以低浓度把B或BF2之类的受主杂质引入N阱，并且形成对应于PMOS的低浓度源极和漏极的P-区(P-regions)143。
杂质浓度与NMOS中相同，杂质剂量通常在1012至1014原子/cm2。该情况下浓度范围在1016至1018原子/cm3。
接着，在去除光致抗蚀剂后，如图38所示，用CVD法在半导体衬底上形成以后要变成侧隔离的绝缘膜144。该情况下，需要如此形成侧隔离：留下多晶硅上的绝缘膜134作为绝缘膜。因此用氧化硅膜，它具有相对于作为绝缘膜134上层的氮化硅膜的腐蚀选择比率。尽管绝缘膜的厚度与要求的电场张驰程度有关，但绝缘膜144的膜厚范围通常是
Figure C01139390D0084103410QIETU
至
Figure C01139390D0084103415QIETU
绝缘膜144淀积后，可进行紧密氧化膜等的热处理。
接着，对绝缘膜144进行各向异性干腐蚀，由此在作为栅极的多晶硅的侧壁上和布线及电阻器(未示出)的侧壁上形成侧隔离141。侧隔离141的宽度决定腐蚀条件，但通常为0.2μm至0.5μm。
在形成侧隔离141时，由于绝缘膜144是氧化硅膜，多晶硅上的绝缘膜134的上层是氮化硅膜，因此在各向异性腐蚀中可足以保持大的选择比率。因此，腐蚀中多晶硅不需要暴露。
本实施例中，多晶硅上的绝缘膜134的上层是氮化硅膜，用于隔离的绝缘膜144是氧化硅膜。但是，当绝缘膜134是氧化硅膜而用于隔离的绝缘膜144是氮化硅膜时，能得到相同的结构。
之后，如图40所示，用光刻法对光致抗蚀剂132构图，使光致抗蚀剂132覆盖除电阻器之外的栅极和布线区域。之后，腐蚀除去电阻器上的绝缘膜134。
该情况下，电阻器因腐蚀工艺而损坏是不可取的。因此，本例中，用干腐蚀去除作为绝缘膜134的上层的氮化硅膜，并且用只进行化学反应的湿腐蚀去除直接接触电阻器的作为绝缘膜下层的氧化硅膜。
接着，在去除光致抗蚀剂后，如图41所示，用光刻法对光致抗蚀剂132构图，给要与布线金属接触的NMOS和N型电阻器的部分开口。之后，用离子注入法给P型衬底和N型电阻器引入高浓度的施主杂质如磷或砷，并且形成对应于NMOS的源极和漏极的N+区103以及N+多晶硅区109。
通常用有小扩散系数的砷作杂质，形成浅源极和浅漏极。为了使电阻尽可能低，杂质剂量为1×1015原子/cm2或更高，并且这种情况下浓度为1×1019原子/cm3或更高。
另外，该情况下，由于在NMOS的栅极上形成绝缘膜，所以施主杂质不进入NMOS的P+栅极。因此，功函数和电阻值不变。此外，施主杂质不进入设有侧隔离的区域之下的部分，因此，能在漏极的端部产生低电场。
此外，尽管图中未示出，为了改善温度系数，通过该步骤可形成由多晶硅构成的N+电阻器，其中整个N型电阻区处于高浓度。
之后，在光致抗蚀剂剥离后，并且如果需要的话在进行杂质激活热处理之后，用光刻法对光致抗蚀剂132构图，以在要与布线金属接触的PMOS和P型电阻器的部分开口。之后，用离子注入法，给N阱和P型电阻器引入高浓度受主杂质如B或BF2，并且形成对应当于PMOS的源极和漏极的P+区104以及P+多晶硅区108。由于象NMOS中那样电阻做得尽可能低，因此杂质剂量是1×1015原子/cm2或更高，这种情况下的浓度是1×1019原子/cm3或更高。
另外，按该步骤可与N+电阻器相似地形成在整个P型电阻器区中具有高浓度的P+电阻器。
在以后的步骤中，像图21所示步骤一样，形成中间绝缘膜。
如上所述，通过图36至43的步骤，能制成图35所示的本发明第四实施例的CMOS半导体器件结构。
以下将说明制造本发明第四实施例的CMOS半导体器件的方法的第二实施例。进行与图12至17所示步骤相同的步骤，形成栅极、布线和电阻器区。但是，本实施例中，不进行图13和15所示的多晶硅电阻器引入杂质的步骤。
在进行了上述步骤后，进行与图40所示步骤相同的步骤，除去电阻器上的绝缘膜134。
之后，如图图43所示，对光致抗蚀剂132构图，给NMOS和N型电阻器的部分开口。之后，用离子注入法给P型半导体衬底和多晶硅引入低浓度施主杂质如磷或砷，同时形成对应于NMOS的低浓度源极和漏极的N-区142以及要变成N型电阻器的N-多晶硅。
尽管在上述的多个实施例中，用不同步骤分别形成NMOS的低浓度LDD源极区和漏极区以及N-多晶硅电阻器，但由于它们的杂质浓度相互接近，因此如上所述，它们能按产品的技术要求同时形成。因而能降低制造成本和减少制造时间。
接着，在除去光致抗蚀剂后，如图44所示，对光致抗蚀剂132构图，给如图43所示的PMOS和P型电阻器的部分开口。之后，用离子注入法，给N阱和多晶硅引入低浓度受主杂质如BF2或B，并且同时形成对应于PMOS的低浓度源极和漏极的P-区143以及要变成P型电阻器的P-多晶硅(P-polycrystallinesilicon)110。因此，由于已参照图43说明的原因，能降低制造成本和缩短制造时间。
以下的步骤与图38至42所示制造方法中的步骤相同。结果，能制成图35所示的本发明第四实施例的CMOS半导体器件的结构。按上述的本发明的另一制造方法，能减少掩膜步骤，因此有降低制造成本和缩短制造时间的优点。
但是，应当注意，由于在形成侧隔离时，在电阻器上没设绝缘膜的状态下进行各向异性干腐蚀，因此腐蚀过程中电阻器可能因暴露于等离子体而造成损坏，结果它的电阻值可能改变。
图45是本发明第五实施例的CMOS半导体器件的剖面图。
该CMOS半导体器件是用有LDD结构的NMOS 113、有LDD结构的PMOS112以及薄膜P-电阻器138和薄膜N-电阻器139构成的CMOS器件，其中，形成在P型半导体衬底101上的NMOS 113的栅极用第一P+多晶硅107构成，它的源极和漏极用于电场张驰；形成在N阱区102上的PMOS 112的栅极也用第一P+多晶硅107构成；薄膜P-电阻器138和薄膜N-电阻器139由形成在场绝缘膜106上的薄膜多晶硅构成。
用LDD结构作MOS结构的原因就象已对于图35所示CMOS半导体器件说明的那样。同样，采用薄膜多晶硅作电阻器的原因就象已对于图22所示的第三实施例说明的那样。但是由于形成本发明基础的CMOS结构是P+栅极，因此低工作电压操作和低功耗的效果与上述实施例相同。
以下将参照附图说明制造本发明CMOS半导体器件的方法的第五实施例。
进行与图23和24中的步骤相同的步骤，形成P+多晶硅栅极133。P+多晶硅的膜厚范围是
Figure C01139390D0086103506QIETU
至
Figure C01139390D0086103510QIETU
，因为栅极用单层多晶硅构成。
之后，如图46所示，多晶硅上形成绝缘膜134。象上述第四实施例的CMOS半导体器件的制造方法中那样，用氧化硅膜为下层和氮化硅膜为上层的叠层结构构成该绝缘膜134。绝缘膜134的总厚度是
Figure C01139390D0086103521QIETU
至
Figure C01139390D0086103528QIETU
。
接下来，如图47所示，用光刻法和各向异性干腐蚀对绝缘膜134和P+多晶硅构图，形成栅极和布线。
用两种方法形成(栅极和布线)。即，一种方法是，用光刻法对光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀绝缘膜，腐蚀多晶硅同时留下光致抗蚀剂，此后，去除光致抗蚀剂。另一种方法是，用光刻法给光致抗蚀剂构图后，用光致抗蚀剂作掩膜腐蚀绝缘膜，剥离光致抗蚀剂，之后，用绝缘膜作掩膜腐蚀多晶硅。
之后，如图48所示，用光刻法给光致抗蚀剂132构图，给NMOS开口。之后，用离子注入法给P型衬底引入低浓度施主杂质如磷或砷，并且形成对应于NMOS的低浓度源极和漏极的N-区142。
杂质浓度决定半导体产品的工作电压，但杂质剂量通常是1012至1014原子/cm2。该情况下浓度是1016原子/cm3至1018原子/cm3。
接着，在去除光致抗蚀剂后，如图49所示，用光刻法对光致抗蚀剂132构图，给PMOS开口。之后，用离子注入法给N阱引入低浓度受主杂质如B或BF2，并且形成对应于PMOS的低浓度源极和漏极的P-区143。
之后，在除去光致抗蚀剂后，如图50所示，用CVD法在半导体衬底上形成以后要变成侧隔离的绝缘膜144。该情况下，需要如此形成侧隔离：留下多晶硅上的绝缘膜134作为绝缘膜。因此，用氧化硅膜作该绝缘膜144，氧化硅膜具有相对于作为绝缘膜134的上层的氮化硅膜的腐蚀选择比率。尽管绝缘膜144的厚度与要求的电场张驰程度有关，但通常为
Figure C01139390D0087103553QIETU
至
Figure C01139390D0087103600QIETU
。绝缘膜144淀积后可进行氧化膜紧密热处理。
之后，如图51所示，对绝缘膜144进行各向异性干腐蚀，由此，在作为栅极或布线的多晶硅的侧壁上形成侧隔离141。
在侧隔离141的形成中，由于绝缘膜144是氧化硅膜，多晶硅上的绝缘膜134的上层是氮化硅膜，因此，在各向异性腐蚀中能得到足够大的选择比率。因此，腐蚀过程中不腐蚀多晶硅上的绝缘膜，使多晶硅上留有绝缘膜。
之后，如图52所示，淀积薄膜多晶硅136。
像用多晶硅构成栅极和布线一样，用CVD法淀积薄膜多晶硅。但是，在很多情况下，由于膜厚只有
Figure C01139390D00871
至因此在低淀积温度下淀积薄膜多晶硅。此外，也可用溅射法进行薄膜淀积。
由于用薄膜多晶硅构成电阻器，因此，即使在电阻器的薄膜电阻值设定在高达几KΩ/□至几十KΩ/□的情况下，也足以保持电阻值的精度。
接下来，如图53所示，用光刻法对光致抗蚀剂132构图，给N型电阻器的部分开口，用离子注入法把磷或砷作为施主杂质选择性地引入薄膜多晶硅136中。
如后面将描述的，在下一步骤中可用离子注入法把受主杂质按低浓度引入薄膜多晶硅的整个表面中。但是，杂质剂量的设定应使离子注入后的导电类型是N型。杂质剂量的范围通常是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。薄膜电阻值范围是几至几十KΩ/□。为了使分压电路中由于电阻引起的电流消耗设定在至少μA或更低，需要将薄膜电阻值设定为上述值。
而且，根据电路或产品的要求，N型多晶硅的高电阻可能不是必需的。该情况下，可省去图53中的步骤。
接下来，在剥离光致抗蚀剂132后，如图54所示，用离子注入法把受主杂质如B或BF2按低浓度引入薄膜多晶硅136中，以形成P型电阻器区。
杂质剂量的范围通常是1014至1015原子/cm2，净浓度范围约是1×1014至9×1018原子/cm3。薄膜电阻值范围是几至几十KΩ/□。象N型电阻器中一样，为了使分压电路中由于电阻引起的电流消耗设定在至少μA或更低，需要将薄膜电阻值设定为上述值。
另外，根据电路或产品的要求，P型多晶硅的高电阻可能不是必需的。该情况下，可省去图54中的步骤。
通过图53和54中的步骤在薄膜多晶硅中形成N型电阻器区和P型电阻器区。但是，不必采用该步骤顺序。变换图53和54中的步骤同样能形成N型电阻器区和P型电阻器区。
之后，如图30所示，用光刻法和腐蚀法对薄膜多晶硅136构图，形成电阻器。
由于电阻器的处理要求精度，所以用各向异性干腐蚀法。通常，在干腐蚀中，多晶硅和氮化膜的选择比率不能设定很大。因而，在薄膜多晶硅腐蚀中，完全除去作为用于栅极和布线的P+多晶硅133上的绝缘膜134的上层的氮化膜。但是，氧化膜用作绝缘膜134的下层，在干腐蚀中能保证对多晶硅膜有足够大的选择比率。结果，由于没完全去除P+多晶硅133上的绝缘膜134，在形成源极和漏极时进行的离子注入过程中它完全具有作为掩膜的功能，这将在后面说明。
之后，在光致抗蚀剂132剥离后，如图56所示，用光刻法对光致抗蚀剂构图，给要与布线金属接触的NMOS和N型电阻器的部分开口。之后，用离子注入法把高浓度的施主杂质如磷或砷引入P型衬底和N型电阻器，并且形成对应于NMOS的源极和漏极的N+区103以及N+多晶硅区109。
通常用扩散系数小的砷作杂质制成浅源极和浅漏极。为了得到尽可能低的电阻，杂质剂量是1×1015原子/cm3或更高，并且该情况下浓度是1×1019原子/cm3或更高。
另外，该情况下，由于绝缘膜134形成在NMOS的栅极上，所以施主杂质不进入NMOS的P+栅极。因此功函数和电阻值不变。而且，施主杂质不进入形成侧隔离的区域下面的部分，所以，漏极边缘能形成低电场。
另外，尽管图中未示出，为了改善温度系数，能形成薄膜多晶硅构成的N+电阻器，其中整个N型电阻器区处于高浓度。
之后，光致抗蚀剂剥离后，如果需要进行杂质激活热处理。之后，如图57所示，用光刻法对光致抗蚀剂构图，给要与布线金属接触的PMOS和P型电阻器的部分开口。之后，用离子注入法把高浓度受主杂质BF2或B引入N阱和P型电阻器，并且形成对应于PMOS的源极和漏极的P+区104以及P+多晶硅区108。象NMOS中一样，由于电阻做得尽可能低，所以杂质剂量是1×1015原子/cm2或更高，并且该情况下浓度是1×1019原子/cm3或更高。
而且，在该步骤中，还可如参照图56中描述的那样，在整个区域上形成高浓度P+电阻器。
如上所述，通过图23和24以及图46至57中的步骤，能制成图45所示的本发明第五实施例的CMOS半导体器件的结构。
图58是本发明第六实施例的CMOS半导体器件的剖面图。
该CMOS器件是由有LDD结构的NMOS 113、有LDD结构的PMOS 112以及P-电阻器114和N-电阻器115构成的CMOS器件，其中，形成在P型半导体衬底101上的NMOS 113的栅极具有用高熔点金属硅化物127和P+多晶硅107的叠层构成的所谓多层结构，它的源极和漏极有LDD结构；形成在N阱区102上的PMOS 112的栅极也有用高熔点金属硅化物127和P+多晶硅107的叠层构成的所谓多层结构；P-电阻器114和N-电阻器115是用作为形成在场绝缘膜106上的多层电极的下层的同一层多晶硅构成的。
由于电阻器是用作为多层结构电极的下层的同一层多晶硅构成，所以电阻器的膜厚小，为
Figure C01139390D00901
至
Figure C01139390D00902
因此，电阻值能达到极高精度。
采用LDD结构作MOS结构有两个原因，即为实现小型化和提高可靠性，正如参照图35所示CMOS半导体器件的第四实施例已说明的。同样地，采用多层结构的栅极的原因是为了达到高速度，如已参照图22所示第三实施例说明的那样。但是，由于构成本发明基础的CMOS结构是P+栅极，所以低工作电压和低功耗的效果与上述实施例一样。
以下将参照附图说明制造本发明第六实施例的CMOS半导体器件的方法。
图59中示出了以下状态。用图12至15所示的步骤，在多晶硅131中形成P+多晶硅区133、N-多晶硅区111和P-多晶硅区110后，用CVD法淀积绝缘膜145。之后，用光刻法和腐蚀法给绝缘膜145构图，使它淀积在N-多晶硅区111和P-多晶硅区110上。
这里与图12至15所示步骤的差别是，多晶硅131的膜厚小，膜厚范围在
Figure C01139390D00903
至
Figure C01139390D00904
这是为了获得栅极的多层结构。
氧化硅膜通常用作绝缘膜145，它的厚度范围在
Figure C01139390D00905
至
Figure C01139390D00906
绝缘膜145淀积后，它可在电炉中在900℃热处理30分钟，以提高膜的紧密度。
之后，如图60所示，用溅射法或CVD法在P+多晶硅133和绝缘膜145上淀积高熔点金属。硅化钼、硅化钨、硅化钛和硅化铂之一用作高熔点金属硅化物，它的膜厚范围在至
Figure C01139390D00908
形成高熔点金属硅化物时，尽管担心发生一些可能的损坏，但从高熔点金属硅化物与多晶硅的粘接性考虑，通常用溅射法形成高熔点金属硅化物。
之后，如图61所示，用光刻法给光致抗蚀剂132构图，给绝缘膜145及其附近开口，用干腐蚀法选择性地除去高熔点金属硅化物。
之后，去除光致抗蚀剂，并且在用HF溶液等湿腐蚀去除电阻器上的绝缘膜145后，在高熔点金属硅化物127和作为电阻器的多晶硅上形成绝缘膜134，如图62所示。该绝缘膜是叠层结构，它的下层是氧化硅膜，它的上层是氮化硅膜。用CVD法形成氮化硅膜。同样，也用CVD法形成氧化硅膜。氮化硅膜和氧化硅膜的总厚度和各层膜厚设定成：使绝缘膜134有掩膜功能，以防止在NMOS的源极和漏极形成中施主杂质进入栅极，并且在侧隔离形成中作为绝缘层134的下层的氧化硅膜不暴露，这将在下面说明。例如，氮化硅膜的厚度设定为
Figure C01139390D00911
氧化硅膜的厚度设定为
Figure C01139390D00912
而且，该步骤中，形成绝缘膜134后可进行热处理以提高膜的紧密度。
之后，如图63所示，用光刻法和腐蚀法给绝缘膜134、高熔点金属硅化物127和多晶硅构图，形成栅极、布线和电阻器。对于电阻器部分，由于多晶硅上不存在高熔点金属硅化物127，所以在腐蚀栅极和布线区之前就完成了腐蚀。但是，底层膜是厚的场绝缘膜106，所以不会产生问题。
随后进行的步骤与图36至42所示步骤相同，由此能制成图58所示第六实施例的CMOS半导体器件的结构。
图64中，在进行了图59所示步骤后，用溅射法在P+多晶硅107和绝缘膜145上淀积例如Co或Ti的高熔点金属140。
Co或Ti的膜厚范围是至
Figure C01139390D00914
在用Co时，可叠置厚几十
Figure C01139390D00915
至几百
Figure C01139390D00916
的Ti或TiN。
之后，用快速热处理(RTP)，在600℃至750℃下热处理几十秒钟至1分钟，使与多晶硅接触的高熔点金属的部分硅化。之后，例如用过氧化氢和氨水的混合溶液，或用硫酸和过氧化氢的混合溶液，选择性地除去绝缘膜145上没反应的高熔点金属。此时状态如图65所示。
之后，在700℃至900℃进行几十秒钟的RTP。之后，用HF溶液腐蚀去除多晶硅电阻器上的绝缘膜145。因此，制成图66所示结构。
该第二实施例中，与上述实施例对比，可以按自对准方式在栅极和布线区上留下高熔点金属硅化物。因此第二实施例的优点是，与上述实施例比，可以减少光刻步骤。
通过与图62所示的制造方法中相同的步骤和随后的步骤，能制成图58所示第六实施例的CMOS半导体器件的结构。
另外，将以自对准方式在栅极和布线区中形成高熔点金属硅化物电极的上述方法和在多晶硅区的NMOS和PMOS及电阻器区的低浓度区域同时掺杂的方法相结合，能制成图58所示第六实施例的CMOS半导体器件的结构。该情况下，能进一步减少步骤，使制造周期显著缩短，制造成本明显降低。
另外，在制造第六实施例的CMOS半导体器件的方法中，在图59所示状态中，对应于图12至15所示步骤，在多晶硅中形成N-多晶硅区111、P-多晶硅区110和P+多晶硅区107后，淀积绝缘膜145，并对它构图。但是，有以下可能，即，上述步骤的顺序可以改变。在N-多晶硅区111和P-多晶硅区110形成后，对绝缘膜145构图，如图59所示。之后，用已构图的绝缘膜145作掩膜，把P+区107形成于多晶硅中。该情况下，减少了掩膜步骤，因而能缩短制造周期和降低制造成本。
图67是本发明第七实施例的CMOS半导体器件的剖面图。
该CMOS半导体器件是用NMOS 113、有LDD结构的PMOS 112以及P-电阻器138和N-电阻器139构成的CMOS器件，其中，形成在P型半导体衬底101上的NMOS 113的栅极有高熔点金属硅化物127和P+多晶硅107构成的叠层结构，它的源极和漏极有LDD结构；形成在N阱区102上的PMOS 112的栅极有高熔点金属硅化物127和P+多晶硅107的叠层构成的多层结构；P-电阻器138和N-电阻器139用形成在P型半导体衬底101上的薄膜多晶硅构成。
采用该结构的原因与图35所示第四实施例的CMOS半导体器件的原因相同，是为了小型化和提高可靠性。用薄膜多晶硅形成电阻器的原因与第五实施例相同，是为了提高电阻精度。但是，作为本发明基础的CMOS结构是P+栅极。因此，低工作电压和低功耗的效果与上述实施例中相同。
通过组合第三至第六实施例的CMOS半导体器件的制造方法，例如，组合图23至26和图48至57的步骤，能构成图67中所示的本发明第七实施例的CMOS半导体器件。
图68是本发明第八实施例的CMOS半导体器件的剖面图。
栅极具有有单极性P+多晶硅的CMOS、P-电阻器113和N-电阻器115，P-电阻器113和N-电阻器115是用构成栅极的同一层多晶硅构成，这是本发明的基础。
与上述实施例相同，本实施例的CMOS半导体器件有低工作电压、低功耗和低成本的效果。而且，该CMOS半导体器件有所谓的漏极延伸MOS结构，其中，源极和漏极或只有漏极是杂质浓度低的扩散层N-142或P-143，并且源极和漏极或只有漏极是杂质浓度高的扩散层N+103或P+104，以改善模拟电路中沟道长度的调制，抑制热载流子引起的可靠性下降，提高漏极的耐压。该结构适合有高输入电压的VD和VR以及有高输出电压的增压型SWR。
从栅极到离开栅极形成的高杂质浓度扩散层的距离，即偏移长度，尽管与半导体器件的输入电压有关，但是，通常偏移长度是0.5至几μm。图68中，PMOS112的一侧采用偏移结构，而NMOS 113的两侧采用偏移结构。但是，可按电路的用途选择适合于元件电路的PMOS的合适结构，而不考虑MOS晶体管的导电类型。通常，在电流方向是双向和源极及漏极按条件变化而需要双向耐压的情况下，源极和漏极均采用偏移结构。另一方面，在电流方向是单向而源极和漏极是固定的情况下，为了减小寄生电容，只有漏极采用偏移结构。
以下参照附图说明制造图68中的本发明第八实施例的CMOS半导体器件的方法。
进行图12至15中的步骤，制成图69所示结构。
图68是本发明第八实施例的CMOS半导体器件的剖面图。
作为本发明基础的栅极具有有单极性P+多晶硅的CMOS、P-电阻器113和N-电阻器115，P-电阻器113和N-电阻器115是用构成栅极的同一层多晶硅构成。
本实施例的CMOS半导体器件像上述实施例一样，有低工作电压、低功耗和低成本的效果。而且，该CMOS半导体器件有所谓的漏极延伸结构，其中，源极和漏极或只有漏极是杂质浓度低的扩散层N-142或P-143，并且源极和漏极或只有漏极是杂质浓度高的扩散层N+103或P+104，以改善模拟电路中沟道长度的调制，抑制因热载流子引起的可靠性降低，并提高漏极耐压。该结构适合于有高输入电压的VD和VR以及有高输出电压的增压型SWR。
从栅极到离开栅极形成的高杂质浓度扩散层的距离，即偏移长度，尽管与半导体器件的输入电压有关，但通常是0.5至几μm。在图68中，PMOS 112的一侧采用偏移结构，而NMOS 113的两侧采用偏移结构。但是，可按电路用途选择适用于元件电路的PMOS的合适结构，而不考虑MOS晶体管的导电类型。通常，在电流方向是双向并且源极和漏极根据条件改变而需要双向耐压的情况下，源极和漏极均采用偏移结构。另一方面，在电流方向是单向并且源极和漏极是固定的情况下，为了减小寄生电容，只有漏极采用偏移结构。
以下说明制造图68中本发明第八实施例的半导体器件的方法。
进行图12至15中的步骤，制成图69所示结构。
之后，如图70所示，用光刻法和腐蚀法给多晶硅131构图，形成栅极、布线和电阻器。
在图70中的所谓掩膜偏移CMOS结构中，在高浓度的源极和漏极形成中，可以对栅极形成光致抗蚀剂的掩膜，因此，能防止高浓度施主杂质进入NMOS的栅极。因此，在第一至第七实施例的CMOS半导体器件的制造中所需的多晶硅131上形成绝缘膜的步骤，这里是不需要的。
之后，如图71所示，用光刻法给光致抗蚀剂132构图，给NMOS开口。之后，用离子注入法把低浓度施主杂质如磷或砷引入P型衬底，形成对应于NMOS的低浓度源极和漏极的N-区142。
杂质浓度决定半导体产品的工作电压，但杂质剂量通常在1012至1014原子/cm2。在该情况下浓度是1016原子/cm3至1018原子/cm3。
如上所述，在NMOS的高浓度源极和漏极形成中，必须用光致抗蚀剂作栅极掩膜和引入杂质。因此，图71所示步骤中，源极和漏极均需要引入低浓度施主杂质。这时，施主杂质还引入NMOS的P+多晶硅栅极。但是，施主杂质的量级(order)不同，因此对栅极的功函数和电阻值没影响。
另外，可用同样的光致抗蚀剂图形作掩膜，用离子注入法以较高能量引入受主杂质，以在低浓度N-区142的下部形成所谓的P型区(pocket)。
之后，在去除光致抗蚀剂后，用光刻法给光致抗蚀剂132构图，给PMOS开口。之后，用离子注入法把受主杂质如B或BF2低浓度引入N阱，形成对应于PMOS的低浓度源极和漏极的P-区143。
图72中为PMOS的一侧形成P-区，即，只在漏极一侧形成P-区。但是，如上所述，可按PMOS电路的用途为源极和漏极均形成P-区。
另外，在这个步骤中，可用离子注入法用较高的能量引入施主杂质，以像在图71的步骤中一样，在低浓度P-区143的下部形成所谓的N型区。
接下来，在光致抗蚀剂132剥离后，如图73所示，用光刻法给光致抗蚀剂132构图，在要与布线金属接触的NMOS和N型电阻器的部分开口。之后，用离子注入法把施主杂质如磷或砷以高浓度引入P型衬底，形成对应于NMOS的源极和漏极的N+区103和N+多晶硅区109。
通常用有小扩散系数的砷作杂质，构成浅源极和浅漏极。为了得到尽可能低的电阻，杂质剂量是1×1015原子/cm2或更高，并且该情况下浓度是1×1019原子/cm3或更高。
另外，该情况下，由于光致抗蚀剂设在NMOS的栅极上，所以施主杂质不进入NMOS的P+栅极。因此，功函数和电阻值不变。
这时，对光致抗蚀剂构图，使光致抗蚀剂成为邻近栅极的源极和漏极的部分的掩膜，如上所述，掩膜宽度通常为0.5至几μm。但是，光致抗蚀剂设在源极一侧上，不需要考虑热载流子和沟道长度调制，它只是作为栅极的掩膜。因而，只需要使光致抗蚀剂从栅极伸出与在此时的光刻方法中所用对准仪的对准误差值相应的距离。例如，掩膜宽度约为0.3μm就足够了。
接下来，在光致抗蚀剂剥离后，并且如果需要在进行杂质激活热处理后，如图74所示，用光刻法给光致抗蚀剂132构图，给要与布线金属接触的PMOS和P-电阻器的部分开口。之后，用离子注入法，把受主杂质如BF2或B以高浓度引入N阱和P型电阻器，并且形成对应于PMOS的源极和漏极的P+区104以及P+多晶硅区108。像NMOS中一样，由于要使电阻尽可能低，杂质剂量是1×1015原子/cm2或更高，该情况下浓度是1×1019原子/cm3或更高。
通过上述的步骤，能制成图68所示的第八实施例的CMOS半导体器件的结构。
图75和76显示出制造图68中的第八实施例的CMOS半导体器件的方法的第二实施例。
在图12至15所示的制造方法中，在不形成图13中的N-多晶硅111和图15中的P-多晶硅110的情况下，对图70所示的P-多晶硅构图，形成是栅极、布线和电阻器的区域。之后，如图75所示，对光致抗蚀剂132构图，给将是NMOS和N型电阻器的部分开口。之后，用离子注入法把施主杂质如磷或砷以低浓度引入P型半导体衬底，同时形成对应于NMOS的低浓度源极和漏极的N-区142以及将是N型电阻器的N-多晶硅111。
NMOS的低杂质浓度的偏移源极区和漏极区的杂质浓度与N型多晶硅电阻器的杂质浓度彼此接近。因此，可按产品的技术要求进行上述的同时形成工艺。
在除去光致抗蚀剂后，如图76所示，给光致抗蚀剂132构图，如图75所示，给将是PMOS和P型电阻器的部分开口。之后，用离子注入法把受主杂质如B或BF2以低浓度引入N阱和多晶硅，并且形成对应于PMOS的低浓度源极和漏极的P-区143以及将是P型电阻器的P-多晶硅110。
随后进行的步骤与图73和74所示制造方法中的步骤相同，以制成图68所示第八实施例的CMOS半导体器件的结构。按上述的本发明的第二种制造方法，能减少掩膜步骤，因而降低了成本和缩短了制造周期。
另外，在上述第八实施例的CMOS半导体器件的制造方法的说明中，对于NMOS和PMOS，在高浓度扩散区形成之前，形成MOS的低浓度扩散区。但是，甚至在低浓度扩散区形成前形成高浓度扩散区时，也能制成图68中第八实施例的CMOS半导体器件的结构。半导体器件的效果完全相同。
图77是本发明第九实施例的CMOS半导体器件的剖面图。
栅极具有有单极性P+多晶硅107的CMOS、P+电阻器138和N-电阻器139，P+电阻器138和N-电阻器139是用比栅极薄的多晶硅构成的，这是本发明的基础。
该MOS有漏极延伸结构，以改善沟道长度的调制，抑制因热载流子引起的可靠性降低，提高漏极耐压，并且为了提高精度电阻器是薄的。但是，像上述的那些实施例一样，本实施例的半导体器件也有低工作电压、低功耗和低成本的效果。
以下将参照附图说明制造图77中本发明第九实施例的CMOS半导体器件的方法。
在直到图46中所示步骤的那些步骤中，省去在P+多晶硅133上形成绝缘膜134的步骤，并且用光刻法和干腐蚀给P+多晶硅133构图。制成图78所示结构。不需要绝缘膜134的原因是，用光致抗蚀剂作掩膜，能防止施主杂质进入P+多晶硅栅极。
由于栅极用多晶硅单层构成，所以P+单晶硅133膜厚为
Figure C01139390D0096103800QIETU
至
Figure C01139390D0096103805QIETU
。
以下，如图79所示，在形成绝缘膜137后，淀积薄膜多晶硅136。
绝缘膜137例如是用热氧化法形成的几百
Figure C01139390D0080180126QIETU
厚的氧化膜，或是用CVD法形成的几百
Figure C01139390D0080180126QIETU
厚的氧化膜。
在低淀积温度中用CVD法或溅射法形成薄膜多晶硅136。
用比构成栅极和布线用的多晶硅薄的多晶硅形成电阻器。因此，即使在电阻器的薄膜电阻值设定在高达几KΩ/□至几十KΩ/□的情况下，也能充分保持电阻值的精度。
以下，如图80所示，用光刻法给光致抗蚀剂132构图，给将是N型电阻器的部分开口，并且用离子注入法把磷或砷作为施主杂质选择性地引入薄膜多晶硅136。
如以下所述的，在以后的步骤中，把受主杂质以低浓度离子注入到薄膜多晶硅的整个表面中。但是，杂质剂量设定成：甚至在离子注入后导电类型也应是N型并且浓度处于一定范围内。杂质剂量范围通常是1014至1015原子/cm2，净浓度范围是1×1014至9×1018原子/cm3。薄膜电阻值是几至几十KΩ/□。为了将分压电路中由于电阻引起的电流消耗设定在至少μA或更低，薄膜电阻值必须设定为上述值。
另外，根据电路或产品的要求，N型多晶硅的高电阻可能不是必需的。该情况下，可省去图80所示步骤。
接着，在光致抗蚀剂132剥离后，如图81所示，用离子注入法，把B或BF2作为受主杂质引入整个薄膜多晶硅136中，以形成P型电阻器区。
杂质剂量范围通常是1014至1015原子/cm2，净浓度范围是1×1014至9×1018原子/cm3。薄膜电阻值是几至十KΩ/□。像N型电阻器中一样，为了将分压电路中由于电阻引起的电流消耗设定在至少μA或更低，必须把薄膜电阻值设定在上述值。
另外，像N型电阻器中一样，根据电路或产品的要求，P型多晶硅的高电阻可能不是必需的。这种情况下，可省去图81中的步骤。
通过图80和81所示步骤，在薄膜多晶硅136中形成N型电阻器区和P型电阻器区。但是，不必采用该步骤顺序。交换图80和81中所示步骤同样形成N型和P型电阻器区。
以下，如图82所示，用光刻法和腐蚀法对薄膜多晶硅136构图，形成电阻器。
由于对电阻器的处理有精度要求，所以用各向异性干腐蚀。
进行与图71所示第八实施例的CMOS制造方法中相同的步骤和随后的步骤，制成图77所示第九实施例的CMOS半导体器件的结构。
图83是本发明第十实施例的CMOS半导体器件的剖面图。
栅极具有：由P+多晶硅107和高熔点金属硅化物127的叠层结构构成的CMOS、P-电阻器114和N-电阻器115，P-电阻器114和N-电阻器115用与栅极下层的多晶硅为同一层的多晶硅构成，这是本发明的基础。
栅极和布线用多层结构，该结构适合于增强高速工作，并且在MOS结构中，用漏极延伸结构，以改善沟道长度调制，抑制因热载流子引起的可靠性降低，并提高漏极耐压。但是，像上述实施例一样，仍有低工作电压、低功耗和低成本的效果。
下面将参照图83说明制造本发明第十实施例的CMOS半导体器件的方法。
在图59至63所示步骤中，可省去在N-多晶硅电阻器、P-多晶硅电阻器和高熔点金属硅化物127上形成绝缘膜134的步骤。用光刻法和干腐蚀法对高熔点金属硅化物和多晶硅的叠层构成的多层结构以及由单层多晶硅形成的电阻器区构图，制成图84所示结构。不需要绝缘膜134的原因与第九实施例的制造方法中的原因相同，即，可用光致抗蚀剂作掩膜来防止施主杂质进入P+栅极。
对于上述状态后的有关制造步骤，与前面图71所示本发明第八实施例的CMOS结构的制造方法中的步骤相同。结果，如图83所示，能制成本发明第十实施例的CMOS半导体器件的结构。
图85是本发明第十一实施例的CMOS半导体器件的剖面图。栅极具有由P+多晶硅107和高熔点金属硅化物127的叠层构成的CMOS，这是本发明的基础，并且具有P-电阻器138和N-电阻器139，这些电阻器用比栅极的下层多晶硅薄的多晶硅层构成。
栅极和布线采用多层结构，这适合于增强高速工作，并且在MOS结构中，用漏极延伸结构，因而能改善沟道长度调制，抑制因热载流子引起的可靠性下降，提高漏极耐压。而且，为提高其精度电阻器做得更薄。但是，像上述的实施例中一样，仍有低工作电压、低功耗和成本低的效果。
适当组合第八实施例至第十实施例的CMOS半导体器件的制造方法就得到按本发明第十一实施例的CMOS半导体器件的制造方法。
另外，按第八至第十实施例的CMOS半导体器件中，用光致抗蚀剂作掩膜能防止施主杂质掺杂进P+栅极中。因此，栅极上不形成如绝缘134之类的硬掩膜材料。但是，如第一至第七实施例所示，栅极上能形成硬掩膜材料。该情况下，在漏极延伸MOS结构中，能制成N+(多晶硅)和栅极的重叠，其中，在NMOS中的源极一侧高浓度扩散，结果，能减小源极一侧的寄生电容。
另外，在本发明第三、第五、第七、第九和第十一实施例的CMOS半导体器件的制造方法中，在栅极形成后形成要变成电阻器的薄膜多晶硅。但是，也能预先形成用薄膜多晶硅构成的电阻器，然后再形成栅极。
图86是按本发明第十二实施例的CMOS半导体器件的剖面图。栅极是用P+多晶硅107构成的单电极CMOS，这是本发明的基础，因此，与上述实施例一样有低工作电压、低功耗和低成本的效果。但是，本实施例中，MOS晶体管结构用所谓的“双扩散漏极(DDD)”结构构成，其中，在源极和漏极上均设置有高杂质浓度的扩散层N+103和P+104，并与栅极重叠，并且在源极和漏极两侧上或只在漏极一侧上设置有低杂质浓度的扩散层N-142和P-143，并与栅极重叠。DDD结构用于保证可靠性和提高耐压。但是，有高杂质浓度的扩散层覆盖栅极，因而具有在MOS工作时能大大减小寄生电容的优点。但是DDD结构的缺点是，栅极和漏极重叠，因而反射性(mirror capacity)大，结果，该结构不适合高频工作。
在图86所示实施例中，只在PMOS 112一侧上设高耐压结构，而在NMOS112两侧上设高耐压结构。但是，根据器件在电路中的使用方法，可选择合适的结构用于电路，而不必考虑MOS晶体管的导电类型。通常，在电流流动方向是双向并且不同情况下源极和漏极互换而需要双向耐压的情况下，源极和漏极都用高耐压结构。另一方面，在电流流动方向是单向而且源极和漏极是固定的情况，只有一侧，即只有漏极一侧用高耐压结构，以降低寄生电容。另外，图86中所示的例子中，栅极用单层P+多晶硅。但是，也可用P+多层结构作栅极，同样，P-电阻器、N-电阻器、P+电阻器和N+电阻器中均能任意选作电阻器。
适当组合上述实施例中所述的制造方法能构成本发明第十二实施例的图86所示的CMOS半导体器件的制造方法。
图87是按本发明第十三实施例的CMOS半导体器件的剖面图。栅极是由P+多晶硅107构成的单电极的CMOS，这是本发明的基础，因此与上述实施例一样有低工作电压、低功耗和低成本的效果。但是，本实施例中，采用这样的MOS晶体管结构：在源极和漏极两侧，或只在漏极一侧设低杂质浓度的扩散层N-142和P-143，并设高杂质浓度的扩散层N+103和P+104，其中，源极和漏极或只是漏极与栅极之间形成一定距离，其间形成场绝缘膜106。高杂质浓度扩散层和栅极之间形成厚几千
Figure C01139390D00991
至约1μm的厚绝缘膜。结果，有明显的电场张驰作用，其优点是该结构能承受例如几十伏至几百伏的高工作电压。但是，缺点是不能减小器件尺寸。
在图87所示实施例中，只在PMOS 112的一侧上设高耐压结构，而在NMOS113的两侧上设高耐压结构。但是，根据电路中器件的使用方法，可选择用于电路的合适结构，而不考虑MOS晶体管的导电类型。通常，在电流流动方向是双向并且不同情况下源极和漏极互换而需要双向耐压的情况下，源极和漏极都用高耐压结构。另一方面，在电流流动方向是单向而且源极和漏极是固定的情况，只有一侧，即只有漏极一侧用高耐压结构，以降低寄生电容。另外，图87中所示的例子中，栅极用单层P+多晶硅。但是，也可用P+多层结构作栅极，同样，P-电阻器、N-电阻器、P+电阻器和N+电阻器中均能任意选作电阻器。
图87所示的按本发明第十三实施例的CMOS半导体器件可以这样制造：在LOCOS形成时，即在沟道停止层形成时，构成漂移(drift)区N-142和P-143。之后，通过适当组合上述实施例的制造方法，制成该器件。
图88是本发明第十四实施例的CMOS半导体器件的剖面图。
栅极具有有单极性P+多晶硅107构成的CMOS和薄膜金属构成的薄膜电阻器146，这是本发明的基础。
Ni-Cr合合、Cr-SiO合金、硅化钼或β—硅化铁氧体用作薄膜金属147的材料，它的膜厚范围是
Figure C01139390D01001
至
Figure C01139390D01002
在薄膜金属用于电阻器的情况下，与多晶硅构成的电阻器相比，它的电压对电阻值的依赖性小。因此，有提高电阻值的比精度的优点，其缺点是，CMOS半导体器件的制造中限制了热处理或步骤。通常，在栅极、源极和漏极形成后形成薄膜电阻器。
与上述实施例相同，图88所示本发明第十四实施例的CMOS半导体器件有低工作电压、低功耗和低成本的效果。
如上所述，在有CMOS和电阻器的功率控制半导体器件和模拟半导体器件中，对于NMOS和PMOS，CMOS的栅极的导体类型都是P型，由于E型PMOS是表面沟道型，因此短沟道和低阈值电压是可能的，由于隐埋沟道型NMOS极浅，因此，短沟道和低阈值电压是可能的，其原因是，扩散系数小的砷能用作阈值控制的杂质，并且分压电路或CR电路中用的电阻器用其厚度比栅极用的多晶硅薄的多晶硅或薄膜金属构成。因此，与常规的有N+多晶硅栅极单极性的CMOS或与沟道和栅极极性相同的同极性栅极CMOS相比，按本发明的功率控制半导体器件或模拟半导体器件的优点是成本低、制造周期短、元件性能好。

Claims (73)

1.一种CMOS半导体器件，包括：
一个半导体衬底；
由形成在所述半导体衬底中的一个N沟道MOS晶体管、一个P沟道MOS晶体管和形成在所述半导体衬底中的一个表面沟道构成的一个CMOS晶体管对，所述P沟道MOS晶体管的阈值电压为-0.5V，所述N沟道MOS晶体管和所述P沟道MOS晶体管形成互补晶体管对；
形成在所述半导体衬底中一个电阻器；
其中，所述N沟道MOS晶体管的栅极的导电类型为P型，所述P沟道MOS晶体管的栅极的导电类型也为P型。
2.按权利要求1的CMOS半导体器件，其中，N沟道MOS晶体管的P型栅极和P沟道MOS晶体管的P型栅极各自包括第一多晶硅单层，该层具有2000埃-6000埃的膜厚度范围并且包括杂质浓度等于或高于1×1019原子/cm3的硼或BF2。
3.按权利要求1的CMOS半导体器件，其中，N沟道MOS晶体管的P型栅极和P沟道MOS晶体管的P型栅极各自具有一个多层结构，该结构包括第一多晶硅和第一高熔点金属硅化物的叠层，第一多晶硅具有1000埃-4000埃的膜厚度并且包括杂质浓度等于或高于1×1019原子/cm3的硼或BF2，第一高熔点金属硅化物选自下列材料组：硅化钼、硅化钨、硅化钛和硅化铂，并且膜厚度范围为500埃-2500埃。
4.按权利要求1-3中任一项的CMOS半导体器件，其中，电阻器是在与构成栅极的第一多晶硅相同的层中形成的多晶硅，并且具有与第一多晶硅相同的膜厚度范围。
5.按权利要求1的CMOS半导体器件，其中，电阻器为第二多晶硅，其膜厚度范围为500埃-2000埃。
6.按权利要求1的CMOS半导体器件，其中，电阻器是由选自下列材料组中的一种材料形成的薄膜金属电阻器：Ni-Cr合金、Cr-SiO合金、硅化钼和β-硅化铁，并且膜厚度范围为100埃-300埃。
7.按权利要求1的CMOS半导体器件，其中，所述电阻器包括第一或第二多晶硅的电阻器，含有杂质浓度为1×1014-9×1018原子/cm3的磷或砷；并且所述半导体器件包括较低浓度的第一N沟道型晶体管，其薄膜电阻在几kΩ/□-几十kΩ/□的量级。
8.按权利要求1的CMOS半导体器件，其中，所述电阻器包括第一或第二多晶硅的电阻器，含有杂质浓度为1×1019原子/cm3或更高的磷或砷；并且所述半导体器件包括较高浓度的第二N沟道型晶体管，其薄膜电阻在约100Ω/□-几百Ω/□的量级，并且其温度系数在几百ppm/℃-约1000ppm/℃的量级。
9.按权利要求1的CMOS半导体器件，其中，所述电阻器包括第一或第二多晶硅的电阻器，含有杂质浓度为1×1014-9×1018原子/cm3的硼或BF2；并且所述半导体器件包括较低浓度的第一P沟道型晶体管，其薄膜电阻在几kΩ/□-几十kΩ/□的量级。
10.按权利要求1的CMOS半导体器件，其中，所述电阻器包括第一或第二多晶硅的电阻器，含有杂质浓度等于或高于1×1019原子/cm3的硼或BF2；并且所述半导体器件包括较高浓度的第二P沟道型晶体管，其薄膜电阻在几百Ω/□-约1kΩ/□的量级，并且其温度系数在几百ppm/℃-约1000ppm/℃的量级。
11.按权利要求1的CMOS半导体器件，其中，所述N沟道MOS晶体管和P沟道MOS晶体管包括一个具有单漏极结构的第一结构的MOS晶体管，该结构包括具有高杂质浓度的扩散层，其中源极和漏极以平面方式重叠P型栅极。
12.按权利要求1的CMOS半导体器件，其中，所述N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第二结构的MOS晶体管，该结构包括：一个具有低杂质浓度的第一扩散层，其中只有漏极侧以平面方式重叠P型栅极或者源极侧和漏极侧均以平面方式重叠P型栅极；和一个具有高杂质浓度的第二扩散层，其中源极和漏极都被设置成距所述栅极有距离，或者只有漏极都被设置成距所述栅极有距离，以及只有源极侧以平面方式重叠P型栅极。
13.按权利要求1的CMOS半导体器件，其中，所述N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第三结构的MOS晶体管，该结构包括：一个具有低杂质浓度的第一扩散层，其中只有漏极侧以平面方式重叠P型栅极或者源极侧和漏极侧均以平面方式重叠P型栅极；一个具有高杂质浓度的第二扩散层，其中源极和漏极都被设置成距所述栅极有距离，或者只有漏极都被设置成距所述栅极有距离，以及只有源极侧以平面方式重叠P型栅极；以及一个场绝缘膜，其膜厚度大于栅极绝缘膜厚度。
14.按权利要求1的CMOS半导体器件，其中，N沟道MOS晶体管和P沟道MOS晶体管包括一个具有第四结构的MOS晶体管，该结构包括：一个具有高杂质浓度的扩散层，其中源极和漏极均以平面方式重叠P型棚极；和一个具有低杂质浓度的扩散层，其中只有漏极侧在沟道侧上进一步扩散或者源极侧和漏极侧均在沟道侧上进一步扩散，从而按平面方式重叠P型栅极。
15.按权利要求1的CMOS半导体器件，其中，所述N沟道MOS晶体管具有增强模式的阈值电压和埋置的沟道。
16.按权利要求1的CMOS半导体器件，其中，所述P沟道MOS晶体管具有增强模式的阈值电压和表面沟道。
17.按权利要求1的CMOS半导体器件，其中，第二结构的MOS晶体管、第三结构的MOS晶体管和第四结构的MOS晶体管中的低杂质浓度扩散层在N沟道MOS晶体管中使用砷或磷作为杂质，杂质浓度为1×1016-1×1018原子/cm3，而在P沟道MOS晶体管中使用硼或BF2作为杂质，杂质浓度为1×1016-1×1018原子/cm3；第一结构的MOS晶体管、第二结构的MOS晶体管、第三结构的MOS晶体管和第四结构的MOS晶体管中的高杂质浓度扩散层在N沟道MOS晶体管中使用砷或磷作为杂质，杂质浓度等于或高于1×1016-1×1018原子/cm3，而在P沟道MOS晶体管中使用硼或BF2作为杂质，杂质浓度等于或高于1×1016-1×1018原子/cm3。
18.按权利要求1的CMOS半导体器件，其中，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱来界定的。
19.按权利要求1、2、3、11、12、13和14中任一权利要求的CMOS半导体器件，其中，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
20.按权利要求1的CMOS半导体器件，其中，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成P型阱来界定的。
21.按权利要求1的CMOS半导体器件，其中，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
22.按权利要求1的CMOS半导体器件，其中，一个第一多晶硅膜是通过化学汽相淀积方法形成的。
23.按权利要求1的CMOS半导体器件，其中，一个第二多晶硅膜是通过化学汽相淀积方法或溅射方法形成的。
24.按权利要求1的CMOS半导体器件，其中，一个高熔点金属硅化物膜是通过化学汽相淀积方法或溅射方法形成的。
25.一种制造权利要求1、2、4和11中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由第一N型多晶硅区和第二P型多晶硅区形成电阻器；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
26.按权利要求25的CMOS半导体器件的制造方法，其中，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱来界定的。
27.按权利要求25的CMOS半导体器件的制造方法，其中，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成P型阱来界定的。
28.按权利要求25的CMOS半导体器件的制造方法，其中，半导体衬底是N型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
29.按权利要求25的CMOS半导体器件的制造方法，其中，在半导体衬底上形成元件隔离区的步骤是通过LOCOS方法实现的。
30.按权利要求25的CMOS半导体器件的制造方法，其中，在半导体衬底上形成元件隔离区的步骤是通过浅沟槽隔离方法实现的。
31.按权利要求25的CMOS半导体器件的制造方法，其中，掺入用于阈值控制的杂质的步骤是通过离子注入方法实现的，并且用于N沟道MOS晶体管的阈值控制的杂质是砷或磷。
32.按权利要求25的CMOS半导体器件的制造方法，其中，第一多晶硅膜是通过化学汽相淀积方法形成的。
33.按权利要求25的CMOS半导体器件的制造方法，其中，第一多晶硅膜的第一P型区是通过以下方法形成的：用硼或BF2作为杂质的注入方法；用硼作为杂质的在电炉中的预淀积方法和驱进(drive-in)方法；用硼作为杂质的分子层掺杂方法。
34.按权利要求25的CMOS半导体器件的制造方法，其中，第一绝缘膜是通过热氧化方法形成的氧化硅膜，并且具有1000-2000的膜厚度。
35.按权利要求25的CMOS半导体器件的制造方法，其中，第一绝缘膜是通过化学汽相淀积方法形成的氧化硅膜，并且具有1000-2000的膜厚度。
36.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，用以形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在第二绝缘膜上形成第二多晶硅膜；
向第二多晶硅膜中选择性地掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
37.按权利要求36的CMOS半导体器件的制造方法，其中，第二多晶硅膜是通过化学汽相淀积方法或溅射方法形成的。
38.按权利要求36的CMOS半导体器件的制造方法，其中，形成第一多晶硅膜的第一P型区的步骤是通过化学汽相淀积方法实现的，用于淀积多晶硅并且同时掺杂硼作为杂质。
39.按权利要求36的CMOS半导体器件的制造方法，其中，高熔点金属硅化物膜是通过化学汽相相淀积方法或溅射方法形成的。
40.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以形成第一多晶硅膜的第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，用以形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在第二绝缘膜上形成第二多晶硅膜；
向第二多晶硅膜中选择性地掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
41.按权利要求40的CMOS半导体器件的制造方法，其中，高熔点金属是通过溅射方法形成的钴或钛，并且具有100-500的膜厚度。
42.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由第一N型多晶硅区和第二P型多晶硅区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域掺入低浓度N型杂质；
向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域掺入低浓度P型杂质；
在半导体衬底上淀积第二绝缘膜；
通过各向异性干蚀刻方法，蚀刻第二绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
43.按权利要求42的CMOS半导体器件的制造方法，其中，第一绝缘膜的下层是通过化学汽相淀积方法或热氧化方法形成的氧化硅膜；其上层是通过化学汽相淀积方法形成的；并且第一绝缘膜的总的膜厚度为1000
Figure C01139390C0010091327QIETU
-3000
Figure C01139390C0010091327QIETU
。
44.按权利要求42的CMOS半导体器件的制造方法，其中，第三绝缘膜是通过化学汽相淀积方法形成的氧化硅膜，并且具有2000-6000的总的膜厚度。
45.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅缘绝膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中选择性地掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一P型多晶硅区形成栅极和布线，并且由除第一P型多晶硅膜区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区之外的多晶硅膜，掺入低浓度N型杂质，以形成低浓度的N型源极和漏极以及第一多晶硅膜中的第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区和第一N型多晶硅膜区之外的第一多晶硅膜，掺入低浓度P型杂质，以形成低浓度的P型源极和漏极以及第一多晶硅膜中的第二P型区；
在半导体衬底上淀积第二绝缘膜；
通过各向异性干蚀刻方法，蚀刻第二绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，参入高浓度P型杂质。
46.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜和第一多晶硅膜进行构图，用以由第一多晶硅区形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第二绝缘膜；
通过各向异性干蚀刻方法，蚀刻第二绝缘膜，以在第一多晶硅膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型杂质区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第而P型多晶硅区；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
47.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中渗入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔高金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
48.按权利要求47的CMOS半导体器件的制造方法，其中，第二绝缘膜是通过化学汽相淀积方法形成的，并且具有1000
Figure C01139390C0013091412QIETU
-4000
Figure C01139390C0013091412QIETU
的膜厚度。
49.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及除第一P型区之外的第一多晶硅膜，掺入低浓度N型杂质，以在第一多晶硅膜中形成低浓度N型源极和漏极以及第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜，掺入低浓度P型杂质，以在第一多晶硅膜中形成低浓度P型源极和漏极以及第二P型区；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
50.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
选择性地去除电阻器上的第一绝缘膜；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
51.一种制造权利要求1中所述的CMSO半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以形成第一P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
在高熔点金属硅化物膜和第一多晶硅膜上形成第一绝缘膜；
对第一绝缘膜、第一多晶硅膜和高熔点金属硅化物膜进行构图，用以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地去除电阻器区上的第一绝缘膜；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及除第一P型区之外的第一多晶硅膜，掺入低浓度N型杂质，以形成低浓度的N型源极和漏极以及第一多晶硅膜中的第一N型区；
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向除第一P型多晶硅膜区和第一N型多晶硅膜区之外的第一多晶硅膜，掺入低浓度P型杂质，以形成低浓度的P型源极和漏极以及第一多晶硅膜中的第二P型区；
在半导体衬底上淀积第三绝缘膜；
通过各向异性干蚀刻方法，蚀刻第三绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第一N型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二P型多晶硅区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
52.一种制造权利要求1中所述CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一P型区的第一多晶硅膜进行构图，以形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第二绝缘膜；
通过各向异性干蚀刻方法，蚀刻第二绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
对第二多晶硅膜进行构图，以形成电阻器；
选择性地向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
选择性地向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
53.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对与第一多晶硅膜接触的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一多晶硅膜进行构图，以形成栅极和布线；
选择性地向半导体衬底中变成N沟道MOS晶体管的源极和漏极的区域，掺入低浓度N型杂质；
选择性地向半导体衬底中变成P沟道MOS晶体管的源极和漏极的区域，掺入低浓度P型杂质；
在半导体衬底上淀积第二绝缘膜；
通过各向异性干蚀刻方法，蚀刻第二绝缘膜，以在第一多晶硅膜和高熔点金属硅化物膜的侧壁上形成侧隔离；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以形成第二P型多晶硅区；
对第二多晶硅膜进行构图，以形成电阻器；
向变成N沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域，掺入高浓度N型杂质；和
向变成P沟道MOS晶体管的源极和漏极的区域以及向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域，掺入高浓度P型杂质。
54.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一多晶硅膜的第一P型区形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器；
向半导体衬底中掺入低浓度N型杂质，以使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，以使源极和漏极或者只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域掺入高浓度N型杂质，并且源极区和漏极区分别以一定距离与N沟道MOS晶体管的栅极分开；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域掺入高浓度P型杂质，并且源极区和漏极区分别以一定距离与P沟道MOS晶体管的栅极分开，或者源极以平面方式重叠P沟道MOS晶体管的栅极而漏极区以一定距离与P沟道MOS晶体管的栅极分开，其间形成场绝缘膜。
55.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应在区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一多晶硅膜的第一P型区形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器；
选择性地向第一多晶硅膜中除源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的半导体衬底和第一P型区之外的区域中，掺入低浓度N型杂质，以在低浓度N型源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向第一多晶硅膜中除源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的半导体衬底、第一P型区和第一N型区之外的区域中，掺入低浓度P型杂质，以在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域掺入高浓度N型杂质，并且源极区和漏极区分别以一定距离与N沟道MOS晶体管的栅极分开；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域掺入高浓度P型杂质，并且源极区和漏极区分别以一定距离与P沟道MOS晶体管的栅极分开，或者源极以平面方式重叠P沟道MOS晶体管的栅极而漏极区以一定距离与P沟道MOS晶体管的栅极分开，其间形成场绝缘膜。
56.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一P型区形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中渗入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域掺入高浓度N型杂质，并且源极区和漏极区分别以一定距离与N沟道MOS晶体管的栅极分开；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域掺入高浓度P型杂质，并且源极区和漏极区分别以一定距离与P沟道MOS晶体管的栅极分开，或者源极以平面方式重叠P沟道MOS晶体管的栅极而漏极区以一定距离与P沟道MOS晶体管的栅极分开，其间形成场绝缘膜。
57.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
对第一多晶硅膜进行构图，用以由第一P型区形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，用以形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
58.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型多晶硅区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型多晶硅区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器区；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
59.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
在半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶膜中形成第一P型区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属硅化物膜；
选择性地去除构图的第二绝缘膜上及其附近的高熔点金属硅化物膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和除第一P型区之外的第一多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
60.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入低浓度N型杂质，以在第一多晶硅膜中形成第一N型区；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型多晶硅区；
向第一多晶硅膜的整个区域中掺入低浓度P型杂质，以在第一多晶硅膜中形成第二P型多晶硅区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由第一多晶硅膜的第一N型区和第二P型区形成电阻器区；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
61.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
选择性地向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成第二绝缘膜；
选择性地去除第一多晶硅膜的第一P型区上的第二绝缘膜；
在半导体衬底上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
选择性地去除第二绝缘膜上的未反应的高熔点金属膜；
去除构图的第二绝缘膜；
对第一多晶硅膜和高熔点金属硅化物膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线，并且由除第一多晶硅膜的第一P型区之外的区域形成电阻器区；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和除第一P型区之外的第一多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第一多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域以及除第一P型区和第一N型区之外的第一多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极以及第一多晶硅膜中形成第二P型区；
选择性地向由第一多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第一多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
62.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
63.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同进在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极和第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
64.一种制造权利要求1、3、5和12中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
对高熔点金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
向半导体衬底中掺入低浓度N型杂质，使源极和漏极以平面方式重叠N沟道MOS晶体管的栅极；
向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入高浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
65.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属膜；
对接触第一多晶硅膜的高熔点金属膜进行热处理，以获得高熔点金属硅化物膜；
对高熔高金属硅化物膜和第一多晶硅膜进行构图，以由第一多晶硅膜的第一P型区和高熔点金属硅化物膜的叠层形成栅极和布线；
在半导体衬底上形成第二绝缘膜；
在半导体衬底上形成第二多晶硅膜；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向源极和漏极以平面方式重叠N沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度N型杂质，以同时在N沟道MOS晶体管的低浓度源极和漏极以及第二多晶硅膜中形成第一N型区；
选择性地向源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极的区域和第二多晶硅膜中，掺入低浓度P型杂质，以同时在P沟道MOS晶体管的低浓度源极和漏极或只有漏极和第二多晶硅膜中形成第二P型区；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区，掺入低浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
66.一种制造权利要求1中所述的CMOS半导体器件的方法，包括以下步骤：
在半导体衬底中形成用于界定N沟道MOS晶体管和P沟道MOS晶体管的相应区的阱；
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
向半导体衬底中掺入用于控制阈值的杂质；
在半导体衬底上形成第一多晶硅膜；
向第一多晶硅膜的整个区域中掺入高浓度P型杂质，以在第一多晶硅膜中形成第一P型区；
在第一多晶硅膜上形成高熔点金属硅化物膜；
在高熔点金属硅化物膜上形成第一绝缘膜；
对第一绝缘膜、高熔点金属硅化物膜和第一多晶硅膜进行构图，以形成栅极和布线；
在半导体衬底上形成第四绝缘膜；
在半导体衬底上形成第二多晶硅膜；
选择性地向第二多晶硅膜中掺入低浓度N型杂质，以在第二多晶硅膜中形成第一N型区；
向第二多晶硅膜的整个区域中掺入低浓度P型杂质，以在第二多晶硅膜中形成第二P型区；
对第二多晶硅膜进行构图，形成电阻器；
选择性地向半导体体衬底中掺入低浓度N型杂质，使源极和漏极或只有漏极侧以平面方式重叠N沟道MOS晶体管的栅极；
选择性地向半导体衬底中掺入低浓度P型杂质，使源极和漏极或只有漏极侧以平面方式重叠P沟道MOS晶体管的栅极；
选择性地向由第二多晶硅膜的第一N型区形成的电阻器的一部分或整个区域以及向未以平面方式重叠N沟道MOS晶体管的栅极的源极和漏极区或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入低浓度N型杂质；和
选择性地向由第二多晶硅膜的第二P型区形成的电阻器的一部分或整个区域以及向源极和漏极未以平面方式重叠P沟道MOS晶体管的栅极的区域或者源极侧以平面方式重叠栅极而只有漏极侧未以平面方式重叠栅极的区域，掺入高浓度P型杂质。
67.按权利要求25，36，40，42，45-47和49-66中任一权利要求的CMOS半导体器件的制造方法，其中，半导体衬底是P型半导体衬底，并且N沟道MOS晶体管和P沟道MOS晶体管的区域分别是通过形成N型阱和P型阱来界定的。
68.一种半导体器件，其中，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到栅极和源极短路的一个耗尽型NMOS晶体管的栅极和源极，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
69.一种半导体器件，其中，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的源极连接到栅极和源极短路的一个耗尽型NMOS晶体管的漏极，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
70.一种半导体器件，其中，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到一个耗尽型NMOS晶体管的源极，耗尽型NMOS晶体管的栅极与增强型NMOS晶体管的源极短路，并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
71.一种半导体器件，其中，在一个基准电压电路中，栅极和源极短路的一个耗尽型NMOS晶体管的漏极连接到第一个增强型PMOS晶体管的漏极和栅极，第一增强型PMOS晶体管的源极连接到一个电源；第二增强型PMOS晶体管的漏极连接到一个增强型NMOS晶体管的短路的栅极和漏极，第二增强型PMOS晶体管的源极连接到一个电源，而其栅极通常连接到第一增强型PMOS晶体管；并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管和耗尽型NMOS晶体管的栅极的极性为P型。
72.一种半导体器件，其中，在一个基准电压电路中，栅极和源极短路的第一耗尽型NMOS晶体管的漏极连接到栅极和源极短路的第二耗尽型NMOS晶体管的栅极和源极；第二耗尽型NMOS晶体管的漏极连接到一个电源；第一耗尽型NMOS晶体管的源极连接到栅极和漏极短路的一个增强型NMOS晶体管；并且连接节点用作输出节点，在该电路中，增强型NMOS晶体管、第一耗尽型NMOS晶体管和第二耗尽型NMOS晶体管的栅极的极性为P型。
73.一种半导体器件，其中，在一个基准电压电路中，栅极和漏极短路的一个增强型NMOS晶体管的栅极和漏极连接到第一耗尽型NMOS晶体管的源极，第一耗尽型NMOS晶体管的栅极连接到增强型NMOS晶体管的源极；第一耗尽型NMOS晶体管的漏极连接到栅极和源极短路的第二耗尽型NMOS晶体管的栅极和源极；第二耗尽型NMOS晶体管的漏极连接到一个电源；增强型NMOS晶体管的漏极和第一耗尽型NMOS晶体管的源极的连接节点用作输出节点，在该电路中，增强型NMOS晶体管、第一耗尽型NMOS晶体管和第二耗尽型NMOS晶体管的栅极的极性为P型。
CNB011393904A 2000-09-01 2001-09-01 Cmos半导体器件及其制造方法 Expired - Fee Related CN100543999C (zh)

Applications Claiming Priority (27)

Application Number Priority Date Filing Date Title
JP2000265495 2000-09-01
JP265495/00 2000-09-01
JP299549/00 2000-09-29
JP2000299549 2000-09-29
JP2000331080 2000-10-30
JP331080/00 2000-10-30
JP2001035800 2001-02-13
JP35800/01 2001-02-13
JP44068/01 2001-02-20
JP2001044068 2001-02-20
JP113049/01 2001-04-11
JP2001113049 2001-04-11
JP2001118539 2001-04-17
JP118539/01 2001-04-17
JP188051/01 2001-06-21
JP2001188051 2001-06-21
JP2001204758 2001-07-05
JP204758/01 2001-07-05
JP2001241293 2001-08-08
JP243944/01 2001-08-08
JP241829/01 2001-08-08
JP241297/01 2001-08-08
JP241298/01 2001-08-08
JP241293/01 2001-08-08
JP2001241294 2001-08-08
JP241294/01 2001-08-08
JP241299/01 2001-08-08

Publications (2)

Publication Number Publication Date
CN1359156A CN1359156A (zh) 2002-07-17
CN100543999C true CN100543999C (zh) 2009-09-23

Family

ID=27582323

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011393904A Expired - Fee Related CN100543999C (zh) 2000-09-01 2001-09-01 Cmos半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN100543999C (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064027B2 (en) * 2003-11-13 2006-06-20 International Business Machines Corporation Method and structure to use an etch resistant liner on transistor gate structure to achieve high device performance
JP2005209808A (ja) * 2004-01-21 2005-08-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4447415B2 (ja) * 2004-09-22 2010-04-07 Ｎｅｃエレクトロニクス株式会社 半導体装置
CN101958327B (zh) * 2009-07-16 2012-01-25 中芯国际集成电路制造(上海)有限公司 单极cmos器件及其制造方法
CN102148245B (zh) * 2010-02-10 2016-09-28 上海华虹宏力半导体制造有限公司 本征mos晶体管及其形成方法
JP2012129348A (ja) * 2010-12-15 2012-07-05 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
CN102867753B (zh) * 2012-09-07 2015-10-28 清华大学 基于倒置工艺的射频功率管及其形成方法
CN102867754A (zh) * 2012-09-07 2013-01-09 清华大学 基于倒置工艺的二维材料纳米器件及其形成方法
CN102868370B (zh) * 2012-09-07 2015-07-29 清华大学 具有石墨烯晶体管的低噪声放大器
CN104143535A (zh) 2014-08-11 2014-11-12 矽力杰半导体技术(杭州)有限公司 Cmos结构的制造方法
CN105990344B (zh) * 2015-02-28 2018-10-30 北大方正集团有限公司 一种cmos集成电路
TWI751335B (zh) * 2017-06-01 2022-01-01 日商艾普凌科有限公司 參考電壓電路以及半導體裝置
JP7075172B2 (ja) 2017-06-01 2022-05-25 エイブリック株式会社 基準電圧回路及び半導体装置

Also Published As

Publication number Publication date
CN1359156A (zh) 2002-07-17

Similar Documents

Publication Publication Date Title
US6777752B2 (en) Complementary MOS semiconductor device
US6653694B1 (en) Reference voltage semiconductor
CN100543999C (zh) Cmos半导体器件及其制造方法
CN100463220C (zh) 半导体器件
US5329138A (en) Short channel CMOS device capable of high performance at low voltage
US8748256B2 (en) Integrated circuit having silicide block resistor
KR101035452B1 (ko) 드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법
US20020179975A1 (en) Semiconductor device and method of manufacturing the same
TW563243B (en) Semiconductor device and portable electronic apparatus
WO1997039485A9 (en) Silicon carbide cmos and method of fabrication
WO1997039485A1 (en) Silicon carbide cmos and method of fabrication
US8269279B2 (en) High speed, low power consumption, isolated analog CMOS unit
JPH0992728A (ja) 相補型ｍｏｓ電界効果トランジスタおよびその製造方法
CN100367462C (zh) 在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法
JPH09162417A (ja) シリコン・オン・インシュレータ基板上のｃｍｏｓ集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法
US6596593B2 (en) Method of manufacturing semiconductor device employing oxygen implantation
CN101232016B (zh) 具有双重全金属硅化物栅极的半导体元件及其制造方法
US6110818A (en) Semiconductor device with gate electrodes for sub-micron applications and fabrication thereof
US7642617B2 (en) Integrated circuit with depletion mode JFET
US6451676B2 (en) Method for setting the threshold voltage of a MOS transistor
Chen et al. A high performance submicron CMOS process with self-aligned chan-stop and punch-through implants (twin-tub V)
US20050074929A1 (en) Method for manufacturing semiconductor device
US20040014275A1 (en) Method of manufacturing a semiconductor device
JP2003303972A (ja) 絶縁ゲート薄膜トランジスタとその制御方法
JPH04234162A (ja) 高信頼性半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160307

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090923

Termination date: 20200901