TWI751335B - 參考電壓電路以及半導體裝置 - Google Patents

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Abstract

本發明藉由多個電晶體來構成空乏型電晶體或/及增強型電晶體，並將空乏型電晶體與增強型電晶體以共形心(共重心)的方式進行配置，從而規避了由半導體裝置的樹脂密封等的應力帶來的特性變動的影響、而可製成產品差異少的參考電壓電路。

Description

參考電壓電路以及半導體裝置
本發明是有關於一種參考電壓電路以及半導體裝置。
作為參考電壓電路已知有如圖7所示般的組合有空乏型電晶體及增強型電晶體的參考電壓電路700(例如，參照日本專利特表2012-531825號專利文獻1)。
參考電壓電路700包括：空乏型的電晶體710、增強型的電晶體720以及輸出參考電壓VREF的端子730。空乏型的電晶體710與增強型的電晶體720串接於電源電壓VDD與接地電壓VSS之間。
參照圖8對參考電壓電路700的動作進行說明。若將電晶體710的臨限值電壓設為VTND，則所述電晶體710的電壓與電流的關係如特性801所示。若將電晶體720的臨限值電壓設為VTNE，則所述電晶體720的電壓與電流的關係如特性802所示。將與特性801的切片的值相等的電流流入至增強型電晶體720而產生的電壓作為參考電壓VREF而輸出至端子730。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特表2012-531825號公報
一般而言，已知半導體裝置會因樹脂密封(封裝(packaging))產生的應力的影響而發生特性變動。
例如，若於對沿x軸方向配置有電晶體710及電晶體720的半導體裝置進行樹脂密封時沿x軸方向施加應力，則有可能於電晶體710及電晶體720的特性變動中產生偏差。即，特性801及特性802有可能與偏離期望的特性產生偏差。
本發明提供一種具有參考電壓電路的半導體裝置，所述參考電壓電路是為了規避由半導體裝置的樹脂密封等的應力帶來的特性變動的影響而成，並且產品差異少。
本發明的參考電壓電路的特徵在於：藉由多個電晶體來構成空乏型電晶體或/及增強型電晶體，並將空乏型電晶體與增強型電晶體以共形心(common centroid)(共重心)的方式配置。
根據本發明的參考電壓電路，能夠提供一種具有規避由半導體裝置的樹脂密封等的應力帶來的特性變動的影響，並且產品差異少的參考電壓電路的半導體裝置。
100、200、400、500、600、700:參考電壓電路
110、111、112、120、121、122、210、211、212、213、220、 221、222、223、410、411、412、420、421、422、610、620、621、622、611、612、640、641、642、650、651、652、710、720:電晶體
130、730:端子
801、802:特性
VDD:電源電壓
VSS:接地電壓
VREF:參考電壓
VTND、VTNE:臨限值電壓
圖1是表示本發明的第一實施形態的參考電壓電路的說明 圖。
圖2是表示第一實施形態的參考電壓電路的另一例的說明圖。
圖3是表示第一實施形態的參考電壓電路的另一例的說明圖。
圖4是表示第一實施形態的參考電壓電路的另一例的說明圖。
圖5是表示第一實施形態的參考電壓電路的另一例的說明圖。
圖6是表示本發明的第二實施形態的參考電壓電路的說明圖。
圖7是表示一般的參考電壓電路的電路圖。
圖8是圖7的參考電壓電路的動作說明圖。
圖1是表示本發明的第一實施形態的參考電壓電路的說明圖。
參考電壓電路100包括：空乏型的電晶體110、增強型的電晶體120以及輸出參考電壓VREF的端子130。空乏型的電晶體110與增強型的電晶體120串接於電源電壓VDD與接地電壓VSS之間。
電晶體110藉由串聯連接兩個空乏型的電晶體111與112而構成。電晶體120藉由串聯連接兩個電晶體121及122而構 成。
參考電壓電路100的動作與藉由一般的空乏型的電晶體110與增強型的電晶體120構成的參考電壓電路相同，將參考電壓VREF輸出至端子130。
此處，參考電壓電路100中，將電晶體111與電晶體112設為相同尺寸(寬度(Width，W)長與長度(Length，L)長)，並將電晶體121與電晶體122設為相同尺寸(W長與L長)。並且，電晶體111、電晶體112、電晶體121、電晶體122如圖1所示般以大致共形心(共重心)的方式配置於半導體裝置上。
即，電晶體111、電晶體112、電晶體121、電晶體122以點對稱的方式配置，從而實現了共形心(共重心)。
如上所述般配置的參考電壓電路100中，即便因樹脂密封等的應力而電晶體的特性於x軸方向或y軸方向發生變化，電晶體110與電晶體120亦會受到相同的影響。從而，電晶體110與電晶體120產生相同的特性變動，因此具有可減小經變動的特性與期望的電壓電流特性的偏差的效果。
如以上所說明般，參考電壓電路100中，將電晶體110與電晶體120以大致共形心的方式配置於半導體裝置上，因此能夠提供一種具有規避由半導體裝置的樹脂密封等的應力帶來的特性變動的影響，並且產品差異少的參考電壓電路的半導體裝置。
圖2是表示第一實施形態的參考電壓電路的另一例的說明圖。
參考電壓電路200分別藉由三個電晶體來構成空乏型的電晶體210及增強型的電晶體220。
電晶體210藉由串聯連接三個空乏型的電晶體211、212及213而構成。電晶體220藉由串聯連接三個電晶體221、222及223而構成。
此處，將各電晶體以與參考電壓電路100同樣的方式構成，並如圖2所示般以大致共形心(共重心)的方式配置於半導體裝置上。如此構成的參考電壓電路200亦可獲得同樣的效果。
而且，參考電壓電路200亦可如圖3所示般以大致共形心(共重心)的方式配置於半導體裝置上。即，藉由將電晶體211、電晶體212、電晶體223與電晶體213、電晶體221、電晶體222以線對稱的方式配置而實現了共形心(共重心)。
圖4是表示第一實施形態的參考電壓電路的另一例的說明圖。
參考電壓電路400分別藉由兩個電晶體來構成空乏型的電晶體410及增強型的電晶體420。
電晶體410藉由並聯連接兩個空乏型的電晶體411、412而構成。電晶體420藉由並聯連接兩個電晶體421、422而構成。
參考電壓電路400與圖1的參考電壓電路100同樣地，以大致共形心(共重心)的方式配置於半導體裝置上。如此構成的參考電壓電路400亦可獲得同樣的效果。
另外，參考電壓電路400中，以並聯連接兩個電晶體的 方式來構成了各電晶體，但亦可並聯連接兩個以上，並將它們以大致共形心(共重心)的方式配置於半導體裝置上。
圖5是表示第一實施形態的參考電壓電路的另一例的說明圖。
參考電壓電路500包括：空乏型的電晶體110、增強型的電晶體120以及輸出參考電壓VREF的端子130。電晶體120藉由串聯連接兩個電晶體121及122而構成。
圖1的參考電壓電路100中，以串聯連接兩個空乏型的電晶體111及112的方式來構成了空乏型的電晶體110，但即便如圖5所示般藉由一個電晶體來構成，亦能夠以大致共形心(共重心)的方式配置於半導體裝置上。
另外，於圖5的參考電壓電路500中，對空乏型的電晶體110包括一個電晶體的示例進行了說明，亦可藉由一個電晶體來構成增強型的電晶體120。
以上所說明的第一實施形態的參考電壓電路是藉由一個至三個電晶體來構成了各電晶體，但亦可串聯或並聯連接三個以上，並將它們以大致共形心(共重心)的方式配置於半導體裝置上。
圖6是表示本發明的第二實施形態的參考電壓電路的說明圖。
參考電壓電路600包括：空乏型的電晶體610、增強型的電晶體620以及構成電流反射鏡電路的電晶體640及電晶體650。參 考電壓電路600是藉由利用電流反射鏡電路將電晶體610與電晶體620結合而構成，基本的動作與第一實施形態的參考電壓電路相同。參考電壓電路600與第一實施形態的參考電壓電路同樣地藉由多個電晶體而構成。
電晶體610藉由串聯連接兩個空乏型的電晶體611及612而構成。電晶體620藉由串聯連接兩個電晶體621及622而構成。電晶體640藉由串聯連接兩個電晶體641及642而構成。電晶體650藉由串聯連接兩個電晶體651及652而構成。
各電晶體與第一實施形態的參考電壓電路同樣地構成。並且，例如與參考電壓電路100同樣地將電晶體610與電晶體620以大致共形心(共重心)的方式配置於半導體裝置上，並將電晶體640與電晶體650以大致共形心(共重心)的方式配置於半導體裝置上。如此構成的參考電壓電路600亦可獲得同樣的效果。
另外，第二實施形態的參考電壓電路600是藉由兩個電晶體來構成了各電晶體，但亦可與第一實施形態同樣地，串聯或並聯連接兩個以上，並將它們以大致共形心(共重心)的方式配置於半導體裝置上。
100:參考電壓電路
110、111、112、120、121、122:電晶體
130:端子
VREF:參考電壓
VDD:電源電壓
VSS:接地電壓

Claims (10)

  1. 一種參考電壓電路，包括作為電流源的空乏型電晶體及作為負載的增強型電晶體，所述參考電壓電路的特徵在於：所述空乏型電晶體及所述增強型電晶體至少之其一是藉由多個電晶體而構成，所述空乏型電晶體與所述增強型電晶體以共形心(共重心)的方式配置。
  2. 如申請專利範圍第1項所述的參考電壓電路，其中，所述空乏型電晶體與所述增強型電晶體以點對稱的方式配置。
  3. 如申請專利範圍第1項所述的參考電壓電路，其中，所述空乏型電晶體與所述增強型電晶體以線對稱的方式配置。
  4. 如申請專利範圍第1項所述的參考電壓電路，其中，所述空乏型電晶體與所述增強型電晶體經由電流反射鏡電路而連接。
  5. 如申請專利範圍第2項所述的參考電壓電路，其中，所述空乏型電晶體與所述增強型電晶體經由電流反射鏡電路而連接。
  6. 如申請專利範圍第3項所述的參考電壓電路，其中，所述空乏型電晶體與所述增強型電晶體經由電流反射鏡電路而連接。
  7. 如申請專利範圍第4項所述的參考電壓電路，其中，構成所述電流反射鏡電路的電晶體是藉由多個電晶體而構 成，構成所述電流反射鏡電路的所述多個電晶體是以共形心(共重心)的方式配置。
  8. 如申請專利範圍第5項所述的參考電壓電路，其中，構成所述電流反射鏡電路的電晶體是藉由多個電晶體而構成，構成所述電流反射鏡電路的所述多個電晶體是以共形心(共重心)的方式配置。
  9. 如申請專利範圍第6項所述的參考電壓電路，其中，構成所述電流反射鏡電路的電晶體是藉由多個電晶體而構成，構成所述電流反射鏡電路的所述多個電晶體是以共形心(共重心)的方式配置。
  10. 一種半導體裝置，具有如申請專利範圍第1項至第9項中任一項所述的參考電壓電路。
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