JP4897146B2 - 半導体装置の製造方法、および半導体装置 - Google Patents
半導体装置の製造方法、および半導体装置 Download PDFInfo
- Publication number
- JP4897146B2 JP4897146B2 JP2001057659A JP2001057659A JP4897146B2 JP 4897146 B2 JP4897146 B2 JP 4897146B2 JP 2001057659 A JP2001057659 A JP 2001057659A JP 2001057659 A JP2001057659 A JP 2001057659A JP 4897146 B2 JP4897146 B2 JP 4897146B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- forming
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 188
- 238000004519 manufacturing process Methods 0.000 title claims description 111
- 239000000758 substrate Substances 0.000 claims description 93
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 80
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 80
- 239000010410 layer Substances 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 31
- 229910021332 silicide Inorganic materials 0.000 claims description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 31
- 238000002513 implantation Methods 0.000 claims description 30
- 230000001681 protective effect Effects 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 62
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 62
- 238000001039 wet etching Methods 0.000 description 34
- 239000002184 metal Substances 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 21
- 238000000206 photolithography Methods 0.000 description 17
- 238000007796 conventional method Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000008018 melting Effects 0.000 description 7
- 238000002844 melting Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＬＤＤ構造を有するトランジスタの形成およびその後の層間絶縁膜の堆積に関するものである。
【０００２】
【従来の技術】
従来より、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬＳＩ（以下、ＤＲＡＭ混載デバイスと称する）が製造されている。そして、このＤＲＡＭ混載デバイスの製造工程では、ＬＤＤ構造を有するトランジスタやサリサイド構造を有するトランジスタが適宜形成されている。
【０００３】
以下、従来の半導体装置の製造方法について説明する。
図２５〜図２８は、従来の半導体装置の製造方法を説明するための断面図である。
【０００４】
先ず、図２５（ａ）に示すように、半導体基板１に素子分離酸化膜２を形成する。ここで、半導体基板１は、ＤＲＡＭ領域１０１とロジック領域１０２とを有しており、ロジック領域１０２は、第１ロジック領域１０２ａと第２ロジック領域１０２ｂとを有している。第１ロジック領域１０２ａには、Ｎｃｈトランジスタが形成され、第２ロジック領域１０２ｂには、Ｐｃｈトランジスタが形成される。
次に、半導体基板１上に、ゲート酸化膜およびポリシリコン膜からなるゲート電極３を形成する。
そして、半導体基板１のＤＲＡＭ領域１０１および第１ロジック領域１０２ａにｎ型不純物を低濃度で注入して、Ｎ型ソースドレイン領域４，５をそれぞれ形成する。さらに、第２ロジック領域１０２ｂにｐ型不純物を低濃度で注入して、Ｐ型ソースドレイン領域６を形成する。
【０００５】
次に、図２５（ｂ）に示すように、半導体基板１の全面にシリコン酸化膜７を形成し、このシリコン酸化膜７上にシリコン窒化膜２５を形成する。
【０００６】
次に、図２５（ｃ）に示すように、シリコン窒化膜２５およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール２６を形成する。
【０００７】
次に、図２６（ｄ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン１１を形成する。そして、第１ロジック領域１０２ａにｎ型不純物を高濃度で注入してＮ＋ソースドレイン領域１２を形成する。その後、レジストパターン１１を除去する。
【０００８】
次に、図２６（ｅ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン１３を形成し、第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入してＰ＋ソースドレイン領域１４を形成する。
【０００９】
そして、図２６（ｆ）に示すように、レジストパターン１３を除去する。これにより、ロジック領域１０２にＬＤＤ構造のトランジスタが形成される。
次に、図２７（ｇ）に示すように、半導体基板１の全面に、サリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００１０】
続いて、図２７（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。そして、このレジストパターン１６をマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５を除去する。その後、レジストパターン１６を除去する。
【００１１】
次に、半導体基板１の全面に例えばＣｏ等の高融点の金属膜を形成し、この半導体基板１を高温で熱処理（アニール）する。そして、不要な金属膜を除去する。これにより、図２７（ｉ）に示すように、高融点の金属シリサイド膜１７が形成される。
【００１２】
次に、図２８（ｊ）に示すように、半導体基板１の全面に、ＳＡＣ（Self Align Contact）形成用のエッチングストッパーとして機能するシリコン窒化膜１８を形成する。
最後に、図２８（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９としてのシリコン酸化膜を形成して、熱処理（アニール）を行う。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法では、ロジック領域１０２においてＬＤＤ構造を有するトランジスタを形成するため、ＤＲＡＭ領域１０１のゲート電極３の側面にも所定の膜厚を有するサイドウォールを形成していた。このため、ＤＲＡＭ領域１０１において隣り合うゲート電極３の間隔が狭くなってしまうという問題があった。さらに、サイドウォールを形成した後に、ＳＡＣ形成用のシリコン窒化膜１８を形成する必要があるため、ゲート電極３の間隔が更に狭くなってしまっていた。
そして、上述のようにゲート電極３の間隔が狭い場合には、層間絶縁膜１９をゲート電極３の間に隙間無く埋め込むことができないという問題があった。このため、図２８（ｋ）に示すように、ＤＲＡＭ領域１０１のゲート電極３間に空洞２７が生じてしまうという問題があった。
【００１４】
上記層間絶縁膜１９を堆積させた後に、層間絶縁膜１９の表面からゲート電極間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成するが、上記空洞２７により次のような問題があった。
上記空洞２７は、図２８（ｋ）において手前若しくは奥行き方向に伸びているため、その方向に隣り合うコンタクト同士がショートしてしまう問題があった。従って、従来の製造方法によって製造された半導体装置（ＤＲＡＭ混載デバイス）では、ＤＲＡＭが正常に動作しないという問題があった。
【００１５】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極の間隔が狭い領域においても、層間絶縁膜を隙間無く形成可能な半導体装置の製造方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る半導体装置の製造方法は、半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含むことを特徴とするものである。
【００１７】
請求項２の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とするものである。
【００１８】
請求項３の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とするものである。
【００１９】
請求項４の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜を除去する第３除去工程と、
を行うことを特徴とするものである。
【００２０】
請求項５の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２領域に形成された前記保護絶縁膜および前記第２絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜、および前記ゲート電極側面に形成された第２絶縁膜の層を除去する第２除去工程と、を行うことを特徴とするものである。
【００２１】
請求項６の発明に係る半導体装置の製造方法は、半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含む第１サイドウォールを形成する工程と、
前記第１サイドウォールをマスクとして、前記第２領域に不純物を注入する第１不純物注入工程と、
前記第３領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層とを含む第２サイドウォールを形成する工程と、
前記第２サイドウォールをマスクとして、前記第３領域に不純物を注入する第２不純物注入工程と、
前記第１不純物注入工程および前記第２不純物注入工程の後、前記第１領域に形成された前記第２絶縁膜、および前記第１領域および前記第２領域に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含むことを特徴とするものである。
【００２２】
請求項７の発明に係る半導体装置の製造方法は、請求項６に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とするものである。
【００２３】
請求項８の発明に係る半導体装置の製造方法は、請求項６に記載の製造方法において、
前記第２不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜および前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とするものである。
【００２４】
請求項９の発明に係る半導体装置の製造方法は、請求項１から８の何れかに記載の製造方法において、
前記層間絶縁膜形成工程の後、前記第３絶縁膜をエッチングストッパーとして、前記第１領域に前記層間絶縁膜の表面から前記ゲート電極間の半導体基板の表面にまで達するコンタクトホールを自己整合的に形成する工程を行うことを特徴とするものである。
【００２５】
請求項１０の発明に係る半導体装置の製造方法は、請求項１から９の何れかに記載の製造方法において、
前記第１領域はＤＲＡＭ領域であり、前記第２領域は第１ロジック領域であり、前記第３領域は第２ロジック領域であることを特徴とするものである。
【００２６】
請求項１１の発明に係る半導体装置の製造方法は、ゲート酸化膜と導電膜とを有するゲート電極を半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記半導体基板に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する除去工程と、
前記除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に層間絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングストッパーとして、前記層間絶縁膜の表面からゲート電極間の前記半導体基板にまで達するコンタクトホールを自己整合的に形成する工程と、
を含むことを特徴とするものである。
【００２７】
請求項１２の発明に係る半導体装置の製造方法は、請求項１から１１の何れかに記載の製造方法において、
前記第２絶縁膜形成工程で形成される前記第２絶縁膜は、ボロン又はリンあるいはその両方を含むシリコン酸化膜であることを特徴とするものである。
【００２８】
請求項１３の発明に係る半導体装置は、請求項１から１２の何れかに記載の半導体装置の製造方法によって製造されることを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００３０】
実施の形態１．
図１〜図４は、本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。
以下、図１〜図４を参照して、本実施の形態１による半導体装置の製造方法について説明する。
【００３１】
先ず、図１（ａ）に示すように、半導体基板１に素子分離酸化膜２を形成する。ここで、半導体基板１は、ＤＲＡＭ領域１０１とロジック領域１０２とを有しており、ロジック領域１０２は、第１ロジック領域１０２ａと第２ロジック領域１０２ｂとを有している。また、以下に述べるように、第１ロジック領域１０２ａにはＮｃｈトランジスタが形成され、第２ロジック領域１０２ｂにはＰｃｈトランジスタがそれぞれ形成される。また、ＤＲＡＭ領域１０１は、ＤＲＡＭのメモリセルが形成される領域である。
次に、半導体基板１上に、ゲート酸化膜およびドープトポリシリコン膜等の導電膜を有するゲート電極３を複数形成する。
そして、ゲート電極３をマスクとして、半導体基板１のＤＲＡＭ領域１０１および第１ロジック領域１０２ａにｎ型不純物を低濃度で注入する。これにより、同領域１０１，１０２ａのゲート電極３の両脇に、Ｎ型ソースドレイン領域４，５がそれぞれ形成される。
さらに、ゲート電極３をマスクとして、半導体基板１の第２ロジック領域１０２ｂにｐ型不純物を低濃度で注入する。これにより、第２ロジック領域１０２ｂのゲート電極３の両脇にＰ型ソースドレイン領域６が形成される。
【００３２】
次に、図１（ｂ）に示すように、半導体基板１の全面に、ゲート電極３を覆うようにシリコン酸化膜７を形成し、このシリコン酸化膜７上にシリコン窒化膜８を形成する。ここで、シリコン酸化膜７は、トランジスタのホットキャリア（「ホットエレクトロン」ともいう）特性を向上させるために形成される（後述）。
そして、シリコン窒化膜８上にシリコン酸化膜９を形成する。ここで、シリコン酸化膜９は、ボロン又はリンあるいはその両方を含んだシリコン酸化膜が好適である。これは、ウェットエッチングによるシリコン酸化膜９のエッチングレートを向上させるためである（後述）。
【００３３】
そして、図１（ｃ）に示すように、シリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングする。すなわち、ゲート電極３の側面以外に形成されたシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７をドライエッチングにより除去する。これにより、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９を含むサイドウォール１０が形成される。
ここで、ゲート電極３の側面には、３種類の絶縁膜７，８，９が積層されているが、このうちサイドウォール１０として本質的に機能するのはシリコン窒化膜８およびシリコン酸化膜９である。
そこで、本実施の形態１において、サイドウォール１０は、シリコン窒化膜８およびシリコン酸化膜９が積層されたものとする（後述する他の実施の形態についても同様）。
また、シリコン酸化膜７は、ゲート電極３側面上および半導体基板１上に一体的に形成されている。このシリコン酸化膜７により、トランジスタのホットキャリア特性が向上する。詳細には、シリコン酸化膜７が屈曲する部分の近傍におけるホットキャリア現象の発生を防止することができる。
【００３４】
次に、図２（ｄ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン１１を形成する。そして、サイドウォール１０をマスクとして第１ロジック領域１０２ａにｎ型不純物を高濃度で注入することにより、Ｎ＋ソースドレイン領域１２を形成する。その後、レジストパターン１１を除去する。
【００３５】
次に、図２（ｅ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン１３を形成する。そして、サイドウォール１０をマスクとして第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入することにより、Ｐ＋ソースドレイン領域１４を形成する。
そして、図２（ｆ）に示すように、レジストパターン１３を除去する。これにより、ロジック領域１０２にＬＤＤ構造を有するトランジスタが形成される。
【００３６】
次に、図３（ｇ）に示すように、ウェットエッチングによりゲート電極３の側面に形成されたシリコン酸化膜９を除去する。すなわち、ゲート電極３の側面に形成されたサイドウォール１０のうちシリコン酸化膜９のみをウェットエッチングにより除去する。
これにより、隣り合うゲート電極３の間隔が、シリコン酸化膜９の膜厚分だけ広がる。これは、ゲート電極３の間隔が密であるＤＲＡＭ領域１０１において、特に有効である。
また、上述のように、シリコン酸化膜９は、ボロンやリンあるいはその両方を含んでいる。このため、ウェットエッチング時において、このシリコン酸化膜９のエッチングレートは、ノンドープのシリコン酸化膜からなる素子分離酸化膜２のエッチングレートよりも速い。従って、ウェットエッチングによってシリコン酸化膜９を除去する際に、素子分離酸化膜２の落ち込み（膜減り）を低減することができる。
【００３７】
次に、図３（ｈ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００３８】
次に、図３（ｉ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去する。その後、レジストパターン１６を除去する。
【００３９】
次いで、図４（ｊ）に示すように、サリサイド（SALICIDE: self-alighned silicide）法により金属シリサイド膜１７を形成する。すなわち、サリサイド構造を有するトランジスタが形成される。
具体的には、先ず、半導体基板１の全面に例えばＣｏ，Ｔｉ，Ｗ，Ｍｏ，Ｔａ等の高融点の金属膜を形成する。次に、半導体基板１を高温で熱処理（アニール）する。そして、不要な（未反応の）金属膜を除去する。これにより、図４（ｊ）に示すように、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたゲート電極３の上層、およびこれらのゲート電極３の側面に形成されたシリコン窒化膜８に隣接する不純物拡散領域４，１２に高融点の金属シリサイド膜１７が形成される。
【００４０】
次に、図４（ｋ）に示すように、半導体基板１の全面に、ＳＡＣ（Self Align Contact）形成用のエッチングストッパーとして機能するシリコン窒化膜１８を形成する。
【００４１】
次に、図４（ｌ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９としてのシリコン酸化膜を形成して、熱処理（アニール）を行う。
【００４２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００４３】
なお、本実施の形態１で説明したシリコン窒化膜８は、「特許請求の範囲」に記載の第１絶縁膜および第１絶縁膜の層に相当する。同様に、シリコン酸化膜９は第２絶縁膜および第２絶縁膜の層に相当する。さらに、サリサイドプロテクション膜１５は保護絶縁膜に、シリコン窒化膜１８は第３絶縁膜にそれぞれ相当する（後述する他の実施の形態についても同様）。
【００４４】
以上説明したように、本実施の形態１の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００４５】
この製造方法によれば、隣り合うゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。このため、層間絶縁膜１９を埋め込む際に、ゲート電極３の間隔を従来よりも広くすることができる。これは、ゲート電極３の間隔が密であるＤＲＡＭ領域１０１において特に効果的である。
従って、従来のように空洞を形成することなく、層間絶縁膜１９をゲート電極３間にも隙間無く埋め込むことができる。すなわち、ゲート電極３の間隔が狭い領域１０１においても、層間絶縁膜１９を隙間無く埋め込むことができる。
これにより、層間絶縁膜１９を形成した後に形成されるコンタクト同士が、空洞によりショートすることを防止することができる。従って、高品質の半導体装置（ＤＲＡＭ混載デバイス）を製造することができる。
【００４６】
また、ウェットエッチングで除去されるシリコン酸化膜９として、ボロン又はリンあるいはその両方がドープされたシリコン酸化膜を用いた。ここで、素子分離酸化膜２のようなノンドープのシリコン酸化膜より不純物がドープされたシリコン酸化膜９の方が、ウェットエッチングのエッチングレートが速い。従って、シリコン酸化膜９のウェットエッチング時に、素子分離酸化膜２の落ち込みを低減でき、半導体装置の信頼性を向上させることができる。
【００４７】
なお、本実施の形態１においては、ＤＲＡＭ領域１０１およびロジック領域１０２を有する半導体装置の製造方法について説明したが、ロジック領域１０２は類似した構造を有するＤＲＡＭ周辺回路が形成される領域であってもよい（後述する他の実施の形態についても同様）。
【００４８】
また、本実施の形態１においては、ロジック領域１０２のみにＬＤＤ構造を有するトランジスタを形成しているが、ＤＲＡＭ領域１０１にも同様のトランジスタを形成してもよい。この場合にも、本発明を適用することができる。
【００４９】
実施の形態２．
図５〜図８は、本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。
以下、図５〜図８を参照して、本実施の形態２による半導体装置の製造方法について説明する。なお、本実施の形態２において、前述の実施の形態１と同一工程の説明は省略する。
【００５０】
図５（ａ）〜図６（ｆ）に示す工程は、実施の形態１の図１（ａ）〜図２（ｆ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図７（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００５１】
次に、図７（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。
そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去するとともに、同領域１０１，１０２ａのゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
その後、レジストパターン１６を除去する。
【００５２】
次に、実施の形態１と同様の方法（サリサイド法）で、図７（ｉ）に示すように、金属シリサイド膜１７を形成する。そして、図８（ｊ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。さらに、図８（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００５３】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００５４】
以上説明したように、本実施の形態２の半導体装置の製造方法においても、実施の形態１と同様に、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００５５】
この製造方法によれば、隣り合うゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００５６】
また、本実施の形態２では、サリサイドプロテクション膜１５およびゲート電極３の側面に形成されたシリコン酸化膜９を、１回のウェットエッチングにより除去することとした。これにより、実施の形態１による製造方法よりも工程数を少なくすることができる。従って、半導体装置の製造コストを抑えることができる。
【００５７】
実施の形態３．
図９〜図１３は、本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である。
以下、図９〜図１３を参照して、本実施の形態３による半導体装置の製造方法について説明する。なお、本実施の形態３において、前述の実施の形態１と同一工程の説明は省略する。
【００５８】
図９（ａ）〜図１１（ｈ）に示す工程は、実施の形態１の図１（ａ）〜図３（ｈ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図１１（ｉ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２０を形成する。そして、このレジストパターン２０をマスクとしたウェットエッチングにより、第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５を除去する。
次に、図１２（ｊ）に示すように、レジストパターン２０を除去する。
【００５９】
そして、実施の形態１と同様の方法（サリサイド法）を用いて、図１２（ｋ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はサリサイドプロテクション膜１５で覆われているため、金属シリサイド膜１７が形成されない。
【００６０】
次に、図１２（ｌ）に示すように、写真製版技術によりＤＲＡＭ領域１０１以外を覆うレジストパターン２１を形成する。そして、ウェットエッチングによりＤＲＡＭ領域１０１に形成されたサリサイドプロテクション膜１５を除去する。そして、図１３（ｍ）に示すように、レジストパターン２１を除去する。
【００６１】
次に、実施の形態１と同様の方法で、図１３（ｎ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図１３（ｏ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００６２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００６３】
以上説明したように、本実施の形態３の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、半導体基板１の全面にＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００６４】
この製造方法によれば、ＤＲＡＭ領域１０１のゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００６５】
また、本実施の形態３では、第１ロジック領域１０２ａで金属シリサイド膜１７を形成する際に、ＤＲＡＭ領域１０１にサリサイドプロテクション膜１５を残存させた（図１２（ｋ）参照）。このため、ＤＲＡＭ領域１０１には金属シリサイド膜１７が形成されず、ソースドレイン領域４からの接合リーク電流を低減することができる。従って、前述の実施の形態１および２と比較して、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００６６】
実施の形態４．
図１４〜図１８は、本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である。
以下、図１４〜図１８を参照して、本実施の形態４による半導体装置の製造方法について説明する。なお、本実施の形態４において、前述の実施の形態１と同一工程の説明は省略する。
【００６７】
図１４（ａ）〜図１５（ｆ）に示す工程は、実施の形態１の図１（ａ）〜図２（ｆ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図１６（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００６８】
次に、図１６（ｈ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２０を形成する。
そして、このレジストパターン２０をマスクとしたウェットエッチングにより、第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５、および同領域１０２ａのゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
次に、図１６（ｉ）に示すように、レジストパターン２０を除去する。
【００６９】
そして、実施の形態１と同様の方法（サリサイド法）を用いて、図１７（ｊ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はサリサイドプロテクション膜１５で覆われているため、金属シリサイド膜１７が形成されない。
【００７０】
次に、図１７（ｋ）に示すように、写真製版技術によりＤＲＡＭ領域１０１以外を覆うレジストパターン２１を形成する。
そして、このレジストパターンをマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１に形成されたサリサイドプロテクション膜１５、および同領域１０１のゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
次に、図１７（ｌ）に示すように、レジストパターン２１を除去する。
【００７１】
次に、実施の形態１と同様の方法で、図１８（ｍ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図１８（ｎ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００７２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００７３】
以上説明したように、本実施の形態４の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン酸化膜１８上に層間絶縁膜１９を形成した。
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００７４】
また、本実施の形態４では、第１ロジック領域１０２ａのサリサイドプロテクション膜１５およびシリコン酸化膜９を１回のウェットエッチングによって除去し、ＤＲＡＭ領域１０１のサリサイドプロテクション膜１５およびシリコン酸化膜９の除去を１回のウェットエッチングによって除去した。
すなわち、実施の形態３では３回ウェットエッチングを行っていたのを、本実施の形態４では２回として、ウェットエッチングの工程を１回減らすことができる。従って、半導体装置の製造コストを抑えることができる。
【００７５】
また、本実施の形態４においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００７６】
実施の形態５．
図１９〜図２１は、本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である。
以下、図１９〜図２１を参照して、本実施の形態５による半導体装置の製造方法について説明する。なお、本実施の形態５において、前述の実施の形態１と同一工程の説明は省略する。
【００７７】
図１９（ａ）〜（ｂ）に示す工程は、実施の形態１の図１（ａ）〜（ｂ）に示した工程と同一であるため、その説明を省略する。
【００７８】
これらの工程に続いて、図１９（ｃ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２２を形成する。
そして、第１ロジック領域１０２ａのシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール１０を形成する。
さらに、このサイドウォール１０をマスクとして第１ロジック領域１０２ａにｎ型不純物を高濃度で注入することにより、Ｎ＋ソースドレイン領域１２を形成する。その後、レジストパターン２２を除去する。
【００７９】
次に、図１９（ｄ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン２３を形成する。
そして、第２ロジック領域１０２ｂのシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール１０を形成する。
さらに、このサイドウォール１０をマスクとして第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入することにより、Ｐ＋ソースドレイン領域１４を形成する。
【００８０】
ここで、図１９（ｃ），（ｄ）に示した工程においては、ＤＲＡＭ領域１０１はレジストパターン２２，２３でそれぞれ覆われているため、サイドウォール１０は形成されない。
【００８１】
次に、図２０（ｅ）に示すように、レジストパターン２３を除去する。
そして、図２０（ｆ）に示すように、ウェットエッチングにより半導体基板全面のシリコン酸化膜２１を除去する。詳細には、ウェットエッチングにより、ＤＲＡＭ領域１０１ではシリコン窒化膜８上に形成されたシリコン酸化膜９を除去し、ロジック領域１０２ではゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
【００８２】
次に、図２０（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００８３】
次に、図２０（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン２４を形成する。そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去する。その後、レジストパターン２４を除去する。
【００８４】
次に、実施の形態１と同様の方法（サリサイド法）を用いて、図２１（ｉ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はシリコン窒化膜８で覆われているため、金属シリサイド膜が形成されない。
【００８５】
次に、実施の形態１と同様の方法で、図２１（ｊ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図２１（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００８６】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００８７】
以上説明したように、本実施の形態５の半導体装置の製造方法では、半導体基板１上にシリコン窒化膜８とシリコン酸化膜９とを積層し、ロジック領域１０２においてこれらを異方性エッチングすることによりサイドウォール１０を形成した。そして、ロジック領域１０２でトランジスタをＬＤＤ構造とした後、半導体基板１全面のシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００８８】
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００８９】
また、本実施の形態５による半導体装置の製造方法では、実施の形態３又は４による製造方法と比較して、写真製版の工程数を１回少なくすることができる。従って、半導体装置の製造コストを抑えることができる。
【００９０】
また、本実施の形態５においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００９１】
実施の形態６．
図２２〜図２４は、本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である。
以下、図２２〜図２４を参照して、本実施の形態６による半導体装置の製造方法について説明する。なお、本実施の形態６において、前述の実施の形態５と同一工程の説明は省略する。
【００９２】
図２２（ａ）〜図２３（ｅ）に示す工程は、実施の形態５の図１９（ａ）〜図２０（ｅ）に示した工程と同一であるため、その説明を省略する。
【００９３】
これらの工程に続いて、図２３（ｆ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００９４】
次に、図２３（ｇ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン２４を形成する。
そして、このレジストパターン２４をマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５およびシリコン酸化膜９を除去する。
【００９５】
次に、実施の形態１と同様の方法（サリサイド法）を用いて、図２４（ｈ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はシリコン窒化膜８で覆われているため、金属シリサイド膜が形成されない。
【００９６】
そして、実施の形態１と同様の方法で、図２４（ｉ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。さらに、図２４（ｊ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００９７】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００９８】
以上説明したように、本実施の形態６の半導体装置の製造方法では、実施の形態５の製造方法と同様に、半導体基板１上にシリコン窒化膜８とシリコン酸化膜９とを積層し、ロジック領域１０２においてこれらを異方性エッチングすることによりサイドウォール１０を形成した。そして、ロジック領域１０２でトランジスタをＬＤＤ構造とした後、シリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００９９】
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【０１００】
また、本実施の形態６による半導体装置の製造方法では、実施の形態５と同様に、実施の形態３又は４の製造方法よりも写真製版の工程を１回減らすことができる。さらに、サリサイドプロテクション膜１５およびシリコン酸化膜９を１回のウェットエッチングで除去することにより、実施の形態５による製造方法よりもウェットエッチングの工程を減らすことができる。
従って、半導体装置の製造コストを抑えることができる。
【０１０１】
また、本実施の形態６においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【０１０２】
【発明の効果】
本発明によれば、ゲート電極の側面に、この側面を覆う第１絶縁膜と、第１絶縁膜を覆う第２絶縁膜とを含むサイドウォールを形成し、第２絶縁膜をウェットエッチングによって除去した後に層間絶縁膜を形成した。従って、第２絶縁膜を除去した分だけ、ゲート電極の間隔を広げることができる。これにより、ゲート電極の間隔が狭い領域においても層間絶縁膜を隙間無く埋め込むことが可能となる。
また、第２絶縁膜としてボロン又はリンあるいはその両方を含むシリコン酸化膜を用いることにより、第２絶縁膜のウェットエッチングによるエッチングレートを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その１）。
【図２】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その２）。
【図３】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その３）。
【図４】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その４）。
【図５】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その１）。
【図６】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その２）。
【図７】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その３）。
【図８】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その４）。
【図９】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その１）。
【図１０】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その２）。
【図１１】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その３）。
【図１２】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その４）。
【図１３】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その５）。
【図１４】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その１）。
【図１５】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その２）。
【図１６】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その３）。
【図１７】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その４）。
【図１８】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その５）。
【図１９】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その１）。
【図２０】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その２）。
【図２１】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その３）。
【図２２】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その１）。
【図２３】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その２）。
【図２４】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その３）。
【図２５】 従来の半導体装置の製造方法を説明するための断面図である（その１）。
【図２６】 従来の半導体装置の製造方法を説明するための断面図である（その２）。
【図２７】 従来の半導体装置の製造方法を説明するための断面図である（その３）。
【図２８】 従来の半導体装置の製造方法を説明するための断面図である（その４）。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ ゲート電極、４，５ Ｎ型ソースドレイン領域、６ Ｐ型ソースドレイン領域、７ シリコン酸化膜、８ シリコン酸化膜、９ シリコン窒化膜、１０サイドウォール、１１レジストパターン、１２ Ｎ＋型ソースドレイン領域、１３ レジストパターン、１４ Ｐ＋型ソースドレイン領域、１５ サリサイドプロテクション膜、１６ レジストパターン、１７ 金属シリサイド膜、１８ シリコン窒化膜、１９ 層間絶縁膜、２０〜２４ レジストパターン、１０１ ＤＲＡＭ領域、１０２ ロジック領域、１０２ａ 第１ロジック領域、１０２ｂ 第２ロジック領域。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＬＤＤ構造を有するトランジスタの形成およびその後の層間絶縁膜の堆積に関するものである。
【０００２】
【従来の技術】
従来より、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬＳＩ（以下、ＤＲＡＭ混載デバイスと称する）が製造されている。そして、このＤＲＡＭ混載デバイスの製造工程では、ＬＤＤ構造を有するトランジスタやサリサイド構造を有するトランジスタが適宜形成されている。
【０００３】
以下、従来の半導体装置の製造方法について説明する。
図２５〜図２８は、従来の半導体装置の製造方法を説明するための断面図である。
【０００４】
先ず、図２５（ａ）に示すように、半導体基板１に素子分離酸化膜２を形成する。ここで、半導体基板１は、ＤＲＡＭ領域１０１とロジック領域１０２とを有しており、ロジック領域１０２は、第１ロジック領域１０２ａと第２ロジック領域１０２ｂとを有している。第１ロジック領域１０２ａには、Ｎｃｈトランジスタが形成され、第２ロジック領域１０２ｂには、Ｐｃｈトランジスタが形成される。
次に、半導体基板１上に、ゲート酸化膜およびポリシリコン膜からなるゲート電極３を形成する。
そして、半導体基板１のＤＲＡＭ領域１０１および第１ロジック領域１０２ａにｎ型不純物を低濃度で注入して、Ｎ型ソースドレイン領域４，５をそれぞれ形成する。さらに、第２ロジック領域１０２ｂにｐ型不純物を低濃度で注入して、Ｐ型ソースドレイン領域６を形成する。
【０００５】
次に、図２５（ｂ）に示すように、半導体基板１の全面にシリコン酸化膜７を形成し、このシリコン酸化膜７上にシリコン窒化膜２５を形成する。
【０００６】
次に、図２５（ｃ）に示すように、シリコン窒化膜２５およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール２６を形成する。
【０００７】
次に、図２６（ｄ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン１１を形成する。そして、第１ロジック領域１０２ａにｎ型不純物を高濃度で注入してＮ＋ソースドレイン領域１２を形成する。その後、レジストパターン１１を除去する。
【０００８】
次に、図２６（ｅ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン１３を形成し、第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入してＰ＋ソースドレイン領域１４を形成する。
【０００９】
そして、図２６（ｆ）に示すように、レジストパターン１３を除去する。これにより、ロジック領域１０２にＬＤＤ構造のトランジスタが形成される。
次に、図２７（ｇ）に示すように、半導体基板１の全面に、サリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００１０】
続いて、図２７（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。そして、このレジストパターン１６をマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５を除去する。その後、レジストパターン１６を除去する。
【００１１】
次に、半導体基板１の全面に例えばＣｏ等の高融点の金属膜を形成し、この半導体基板１を高温で熱処理（アニール）する。そして、不要な金属膜を除去する。これにより、図２７（ｉ）に示すように、高融点の金属シリサイド膜１７が形成される。
【００１２】
次に、図２８（ｊ）に示すように、半導体基板１の全面に、ＳＡＣ（Self Align Contact）形成用のエッチングストッパーとして機能するシリコン窒化膜１８を形成する。
最後に、図２８（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９としてのシリコン酸化膜を形成して、熱処理（アニール）を行う。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法では、ロジック領域１０２においてＬＤＤ構造を有するトランジスタを形成するため、ＤＲＡＭ領域１０１のゲート電極３の側面にも所定の膜厚を有するサイドウォールを形成していた。このため、ＤＲＡＭ領域１０１において隣り合うゲート電極３の間隔が狭くなってしまうという問題があった。さらに、サイドウォールを形成した後に、ＳＡＣ形成用のシリコン窒化膜１８を形成する必要があるため、ゲート電極３の間隔が更に狭くなってしまっていた。
そして、上述のようにゲート電極３の間隔が狭い場合には、層間絶縁膜１９をゲート電極３の間に隙間無く埋め込むことができないという問題があった。このため、図２８（ｋ）に示すように、ＤＲＡＭ領域１０１のゲート電極３間に空洞２７が生じてしまうという問題があった。
【００１４】
上記層間絶縁膜１９を堆積させた後に、層間絶縁膜１９の表面からゲート電極間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成するが、上記空洞２７により次のような問題があった。
上記空洞２７は、図２８（ｋ）において手前若しくは奥行き方向に伸びているため、その方向に隣り合うコンタクト同士がショートしてしまう問題があった。従って、従来の製造方法によって製造された半導体装置（ＤＲＡＭ混載デバイス）では、ＤＲＡＭが正常に動作しないという問題があった。
【００１５】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極の間隔が狭い領域においても、層間絶縁膜を隙間無く形成可能な半導体装置の製造方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る半導体装置の製造方法は、半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含むことを特徴とするものである。
【００１７】
請求項２の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とするものである。
【００１８】
請求項３の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とするものである。
【００１９】
請求項４の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜を除去する第３除去工程と、
を行うことを特徴とするものである。
【００２０】
請求項５の発明に係る半導体装置の製造方法は、請求項１に記載の製造方法において、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２領域に形成された前記保護絶縁膜および前記第２絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜、および前記ゲート電極側面に形成された第２絶縁膜の層を除去する第２除去工程と、を行うことを特徴とするものである。
【００２１】
請求項６の発明に係る半導体装置の製造方法は、半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含む第１サイドウォールを形成する工程と、
前記第１サイドウォールをマスクとして、前記第２領域に不純物を注入する第１不純物注入工程と、
前記第３領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層とを含む第２サイドウォールを形成する工程と、
前記第２サイドウォールをマスクとして、前記第３領域に不純物を注入する第２不純物注入工程と、
前記第１不純物注入工程および前記第２不純物注入工程の後、前記第１領域に形成された前記第２絶縁膜、および前記第１領域および前記第２領域に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含むことを特徴とするものである。
【００２２】
請求項７の発明に係る半導体装置の製造方法は、請求項６に記載の製造方法において、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とするものである。
【００２３】
請求項８の発明に係る半導体装置の製造方法は、請求項６に記載の製造方法において、
前記第２不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜および前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とするものである。
【００２４】
請求項９の発明に係る半導体装置の製造方法は、請求項１から８の何れかに記載の製造方法において、
前記層間絶縁膜形成工程の後、前記第３絶縁膜をエッチングストッパーとして、前記第１領域に前記層間絶縁膜の表面から前記ゲート電極間の半導体基板の表面にまで達するコンタクトホールを自己整合的に形成する工程を行うことを特徴とするものである。
【００２５】
請求項１０の発明に係る半導体装置の製造方法は、請求項１から９の何れかに記載の製造方法において、
前記第１領域はＤＲＡＭ領域であり、前記第２領域は第１ロジック領域であり、前記第３領域は第２ロジック領域であることを特徴とするものである。
【００２６】
請求項１１の発明に係る半導体装置の製造方法は、ゲート酸化膜と導電膜とを有するゲート電極を半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記半導体基板に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する除去工程と、
前記除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に層間絶縁膜を形成する工程と、
前記第３絶縁膜をエッチングストッパーとして、前記層間絶縁膜の表面からゲート電極間の前記半導体基板にまで達するコンタクトホールを自己整合的に形成する工程と、
を含むことを特徴とするものである。
【００２７】
請求項１２の発明に係る半導体装置の製造方法は、請求項１から１１の何れかに記載の製造方法において、
前記第２絶縁膜形成工程で形成される前記第２絶縁膜は、ボロン又はリンあるいはその両方を含むシリコン酸化膜であることを特徴とするものである。
【００２８】
請求項１３の発明に係る半導体装置は、請求項１から１２の何れかに記載の半導体装置の製造方法によって製造されることを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００３０】
実施の形態１．
図１〜図４は、本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。
以下、図１〜図４を参照して、本実施の形態１による半導体装置の製造方法について説明する。
【００３１】
先ず、図１（ａ）に示すように、半導体基板１に素子分離酸化膜２を形成する。ここで、半導体基板１は、ＤＲＡＭ領域１０１とロジック領域１０２とを有しており、ロジック領域１０２は、第１ロジック領域１０２ａと第２ロジック領域１０２ｂとを有している。また、以下に述べるように、第１ロジック領域１０２ａにはＮｃｈトランジスタが形成され、第２ロジック領域１０２ｂにはＰｃｈトランジスタがそれぞれ形成される。また、ＤＲＡＭ領域１０１は、ＤＲＡＭのメモリセルが形成される領域である。
次に、半導体基板１上に、ゲート酸化膜およびドープトポリシリコン膜等の導電膜を有するゲート電極３を複数形成する。
そして、ゲート電極３をマスクとして、半導体基板１のＤＲＡＭ領域１０１および第１ロジック領域１０２ａにｎ型不純物を低濃度で注入する。これにより、同領域１０１，１０２ａのゲート電極３の両脇に、Ｎ型ソースドレイン領域４，５がそれぞれ形成される。
さらに、ゲート電極３をマスクとして、半導体基板１の第２ロジック領域１０２ｂにｐ型不純物を低濃度で注入する。これにより、第２ロジック領域１０２ｂのゲート電極３の両脇にＰ型ソースドレイン領域６が形成される。
【００３２】
次に、図１（ｂ）に示すように、半導体基板１の全面に、ゲート電極３を覆うようにシリコン酸化膜７を形成し、このシリコン酸化膜７上にシリコン窒化膜８を形成する。ここで、シリコン酸化膜７は、トランジスタのホットキャリア（「ホットエレクトロン」ともいう）特性を向上させるために形成される（後述）。
そして、シリコン窒化膜８上にシリコン酸化膜９を形成する。ここで、シリコン酸化膜９は、ボロン又はリンあるいはその両方を含んだシリコン酸化膜が好適である。これは、ウェットエッチングによるシリコン酸化膜９のエッチングレートを向上させるためである（後述）。
【００３３】
そして、図１（ｃ）に示すように、シリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングする。すなわち、ゲート電極３の側面以外に形成されたシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７をドライエッチングにより除去する。これにより、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９を含むサイドウォール１０が形成される。
ここで、ゲート電極３の側面には、３種類の絶縁膜７，８，９が積層されているが、このうちサイドウォール１０として本質的に機能するのはシリコン窒化膜８およびシリコン酸化膜９である。
そこで、本実施の形態１において、サイドウォール１０は、シリコン窒化膜８およびシリコン酸化膜９が積層されたものとする（後述する他の実施の形態についても同様）。
また、シリコン酸化膜７は、ゲート電極３側面上および半導体基板１上に一体的に形成されている。このシリコン酸化膜７により、トランジスタのホットキャリア特性が向上する。詳細には、シリコン酸化膜７が屈曲する部分の近傍におけるホットキャリア現象の発生を防止することができる。
【００３４】
次に、図２（ｄ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン１１を形成する。そして、サイドウォール１０をマスクとして第１ロジック領域１０２ａにｎ型不純物を高濃度で注入することにより、Ｎ＋ソースドレイン領域１２を形成する。その後、レジストパターン１１を除去する。
【００３５】
次に、図２（ｅ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン１３を形成する。そして、サイドウォール１０をマスクとして第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入することにより、Ｐ＋ソースドレイン領域１４を形成する。
そして、図２（ｆ）に示すように、レジストパターン１３を除去する。これにより、ロジック領域１０２にＬＤＤ構造を有するトランジスタが形成される。
【００３６】
次に、図３（ｇ）に示すように、ウェットエッチングによりゲート電極３の側面に形成されたシリコン酸化膜９を除去する。すなわち、ゲート電極３の側面に形成されたサイドウォール１０のうちシリコン酸化膜９のみをウェットエッチングにより除去する。
これにより、隣り合うゲート電極３の間隔が、シリコン酸化膜９の膜厚分だけ広がる。これは、ゲート電極３の間隔が密であるＤＲＡＭ領域１０１において、特に有効である。
また、上述のように、シリコン酸化膜９は、ボロンやリンあるいはその両方を含んでいる。このため、ウェットエッチング時において、このシリコン酸化膜９のエッチングレートは、ノンドープのシリコン酸化膜からなる素子分離酸化膜２のエッチングレートよりも速い。従って、ウェットエッチングによってシリコン酸化膜９を除去する際に、素子分離酸化膜２の落ち込み（膜減り）を低減することができる。
【００３７】
次に、図３（ｈ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００３８】
次に、図３（ｉ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去する。その後、レジストパターン１６を除去する。
【００３９】
次いで、図４（ｊ）に示すように、サリサイド（SALICIDE: self-alighned silicide）法により金属シリサイド膜１７を形成する。すなわち、サリサイド構造を有するトランジスタが形成される。
具体的には、先ず、半導体基板１の全面に例えばＣｏ，Ｔｉ，Ｗ，Ｍｏ，Ｔａ等の高融点の金属膜を形成する。次に、半導体基板１を高温で熱処理（アニール）する。そして、不要な（未反応の）金属膜を除去する。これにより、図４（ｊ）に示すように、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたゲート電極３の上層、およびこれらのゲート電極３の側面に形成されたシリコン窒化膜８に隣接する不純物拡散領域４，１２に高融点の金属シリサイド膜１７が形成される。
【００４０】
次に、図４（ｋ）に示すように、半導体基板１の全面に、ＳＡＣ（Self Align Contact）形成用のエッチングストッパーとして機能するシリコン窒化膜１８を形成する。
【００４１】
次に、図４（ｌ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９としてのシリコン酸化膜を形成して、熱処理（アニール）を行う。
【００４２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００４３】
なお、本実施の形態１で説明したシリコン窒化膜８は、「特許請求の範囲」に記載の第１絶縁膜および第１絶縁膜の層に相当する。同様に、シリコン酸化膜９は第２絶縁膜および第２絶縁膜の層に相当する。さらに、サリサイドプロテクション膜１５は保護絶縁膜に、シリコン窒化膜１８は第３絶縁膜にそれぞれ相当する（後述する他の実施の形態についても同様）。
【００４４】
以上説明したように、本実施の形態１の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００４５】
この製造方法によれば、隣り合うゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。このため、層間絶縁膜１９を埋め込む際に、ゲート電極３の間隔を従来よりも広くすることができる。これは、ゲート電極３の間隔が密であるＤＲＡＭ領域１０１において特に効果的である。
従って、従来のように空洞を形成することなく、層間絶縁膜１９をゲート電極３間にも隙間無く埋め込むことができる。すなわち、ゲート電極３の間隔が狭い領域１０１においても、層間絶縁膜１９を隙間無く埋め込むことができる。
これにより、層間絶縁膜１９を形成した後に形成されるコンタクト同士が、空洞によりショートすることを防止することができる。従って、高品質の半導体装置（ＤＲＡＭ混載デバイス）を製造することができる。
【００４６】
また、ウェットエッチングで除去されるシリコン酸化膜９として、ボロン又はリンあるいはその両方がドープされたシリコン酸化膜を用いた。ここで、素子分離酸化膜２のようなノンドープのシリコン酸化膜より不純物がドープされたシリコン酸化膜９の方が、ウェットエッチングのエッチングレートが速い。従って、シリコン酸化膜９のウェットエッチング時に、素子分離酸化膜２の落ち込みを低減でき、半導体装置の信頼性を向上させることができる。
【００４７】
なお、本実施の形態１においては、ＤＲＡＭ領域１０１およびロジック領域１０２を有する半導体装置の製造方法について説明したが、ロジック領域１０２は類似した構造を有するＤＲＡＭ周辺回路が形成される領域であってもよい（後述する他の実施の形態についても同様）。
【００４８】
また、本実施の形態１においては、ロジック領域１０２のみにＬＤＤ構造を有するトランジスタを形成しているが、ＤＲＡＭ領域１０１にも同様のトランジスタを形成してもよい。この場合にも、本発明を適用することができる。
【００４９】
実施の形態２．
図５〜図８は、本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。
以下、図５〜図８を参照して、本実施の形態２による半導体装置の製造方法について説明する。なお、本実施の形態２において、前述の実施の形態１と同一工程の説明は省略する。
【００５０】
図５（ａ）〜図６（ｆ）に示す工程は、実施の形態１の図１（ａ）〜図２（ｆ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図７（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００５１】
次に、図７（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン１６を形成する。
そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去するとともに、同領域１０１，１０２ａのゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
その後、レジストパターン１６を除去する。
【００５２】
次に、実施の形態１と同様の方法（サリサイド法）で、図７（ｉ）に示すように、金属シリサイド膜１７を形成する。そして、図８（ｊ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。さらに、図８（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００５３】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００５４】
以上説明したように、本実施の形態２の半導体装置の製造方法においても、実施の形態１と同様に、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００５５】
この製造方法によれば、隣り合うゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００５６】
また、本実施の形態２では、サリサイドプロテクション膜１５およびゲート電極３の側面に形成されたシリコン酸化膜９を、１回のウェットエッチングにより除去することとした。これにより、実施の形態１による製造方法よりも工程数を少なくすることができる。従って、半導体装置の製造コストを抑えることができる。
【００５７】
実施の形態３．
図９〜図１３は、本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である。
以下、図９〜図１３を参照して、本実施の形態３による半導体装置の製造方法について説明する。なお、本実施の形態３において、前述の実施の形態１と同一工程の説明は省略する。
【００５８】
図９（ａ）〜図１１（ｈ）に示す工程は、実施の形態１の図１（ａ）〜図３（ｈ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図１１（ｉ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２０を形成する。そして、このレジストパターン２０をマスクとしたウェットエッチングにより、第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５を除去する。
次に、図１２（ｊ）に示すように、レジストパターン２０を除去する。
【００５９】
そして、実施の形態１と同様の方法（サリサイド法）を用いて、図１２（ｋ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はサリサイドプロテクション膜１５で覆われているため、金属シリサイド膜１７が形成されない。
【００６０】
次に、図１２（ｌ）に示すように、写真製版技術によりＤＲＡＭ領域１０１以外を覆うレジストパターン２１を形成する。そして、ウェットエッチングによりＤＲＡＭ領域１０１に形成されたサリサイドプロテクション膜１５を除去する。そして、図１３（ｍ）に示すように、レジストパターン２１を除去する。
【００６１】
次に、実施の形態１と同様の方法で、図１３（ｎ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図１３（ｏ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００６２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００６３】
以上説明したように、本実施の形態３の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、半導体基板１の全面にＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００６４】
この製造方法によれば、ＤＲＡＭ領域１０１のゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００６５】
また、本実施の形態３では、第１ロジック領域１０２ａで金属シリサイド膜１７を形成する際に、ＤＲＡＭ領域１０１にサリサイドプロテクション膜１５を残存させた（図１２（ｋ）参照）。このため、ＤＲＡＭ領域１０１には金属シリサイド膜１７が形成されず、ソースドレイン領域４からの接合リーク電流を低減することができる。従って、前述の実施の形態１および２と比較して、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００６６】
実施の形態４．
図１４〜図１８は、本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である。
以下、図１４〜図１８を参照して、本実施の形態４による半導体装置の製造方法について説明する。なお、本実施の形態４において、前述の実施の形態１と同一工程の説明は省略する。
【００６７】
図１４（ａ）〜図１５（ｆ）に示す工程は、実施の形態１の図１（ａ）〜図２（ｆ）に示した工程と同一であるため、その説明を省略する。
これらの工程に続いて、図１６（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００６８】
次に、図１６（ｈ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２０を形成する。
そして、このレジストパターン２０をマスクとしたウェットエッチングにより、第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５、および同領域１０２ａのゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
次に、図１６（ｉ）に示すように、レジストパターン２０を除去する。
【００６９】
そして、実施の形態１と同様の方法（サリサイド法）を用いて、図１７（ｊ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はサリサイドプロテクション膜１５で覆われているため、金属シリサイド膜１７が形成されない。
【００７０】
次に、図１７（ｋ）に示すように、写真製版技術によりＤＲＡＭ領域１０１以外を覆うレジストパターン２１を形成する。
そして、このレジストパターンをマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１に形成されたサリサイドプロテクション膜１５、および同領域１０１のゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
次に、図１７（ｌ）に示すように、レジストパターン２１を除去する。
【００７１】
次に、実施の形態１と同様の方法で、図１８（ｍ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図１８（ｎ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００７２】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００７３】
以上説明したように、本実施の形態４の半導体装置の製造方法では、ゲート電極３の側面に、この側面を覆うシリコン窒化膜８と、シリコン窒化膜８を覆うシリコン酸化膜９とを含むサイドウォール１０を形成した。そして、ロジック領域１０２のトランジスタをＬＤＤ構造にした後、ゲート電極３の側面に形成されたシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン酸化膜１８上に層間絶縁膜１９を形成した。
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００７４】
また、本実施の形態４では、第１ロジック領域１０２ａのサリサイドプロテクション膜１５およびシリコン酸化膜９を１回のウェットエッチングによって除去し、ＤＲＡＭ領域１０１のサリサイドプロテクション膜１５およびシリコン酸化膜９の除去を１回のウェットエッチングによって除去した。
すなわち、実施の形態３では３回ウェットエッチングを行っていたのを、本実施の形態４では２回として、ウェットエッチングの工程を１回減らすことができる。従って、半導体装置の製造コストを抑えることができる。
【００７５】
また、本実施の形態４においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００７６】
実施の形態５．
図１９〜図２１は、本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である。
以下、図１９〜図２１を参照して、本実施の形態５による半導体装置の製造方法について説明する。なお、本実施の形態５において、前述の実施の形態１と同一工程の説明は省略する。
【００７７】
図１９（ａ）〜（ｂ）に示す工程は、実施の形態１の図１（ａ）〜（ｂ）に示した工程と同一であるため、その説明を省略する。
【００７８】
これらの工程に続いて、図１９（ｃ）に示すように、写真製版技術により第１ロジック領域１０２ａ以外を覆うレジストパターン２２を形成する。
そして、第１ロジック領域１０２ａのシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール１０を形成する。
さらに、このサイドウォール１０をマスクとして第１ロジック領域１０２ａにｎ型不純物を高濃度で注入することにより、Ｎ＋ソースドレイン領域１２を形成する。その後、レジストパターン２２を除去する。
【００７９】
次に、図１９（ｄ）に示すように、写真製版技術により第２ロジック領域１０２ｂ以外を覆うレジストパターン２３を形成する。
そして、第２ロジック領域１０２ｂのシリコン酸化膜９、シリコン窒化膜８およびシリコン酸化膜７を異方性エッチングすることにより、ゲート電極３の側面にサイドウォール１０を形成する。
さらに、このサイドウォール１０をマスクとして第２ロジック領域１０２ｂにｐ型不純物を高濃度で注入することにより、Ｐ＋ソースドレイン領域１４を形成する。
【００８０】
ここで、図１９（ｃ），（ｄ）に示した工程においては、ＤＲＡＭ領域１０１はレジストパターン２２，２３でそれぞれ覆われているため、サイドウォール１０は形成されない。
【００８１】
次に、図２０（ｅ）に示すように、レジストパターン２３を除去する。
そして、図２０（ｆ）に示すように、ウェットエッチングにより半導体基板全面のシリコン酸化膜２１を除去する。詳細には、ウェットエッチングにより、ＤＲＡＭ領域１０１ではシリコン窒化膜８上に形成されたシリコン酸化膜９を除去し、ロジック領域１０２ではゲート電極３の側面に形成されたシリコン酸化膜９を除去する。
【００８２】
次に、図２０（ｇ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５として機能するシリコン酸化膜を形成する。
【００８３】
次に、図２０（ｈ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン２４を形成する。そして、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５をウェットエッチングにより除去する。その後、レジストパターン２４を除去する。
【００８４】
次に、実施の形態１と同様の方法（サリサイド法）を用いて、図２１（ｉ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はシリコン窒化膜８で覆われているため、金属シリサイド膜が形成されない。
【００８５】
次に、実施の形態１と同様の方法で、図２１（ｊ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。そして、図２１（ｋ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００８６】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００８７】
以上説明したように、本実施の形態５の半導体装置の製造方法では、半導体基板１上にシリコン窒化膜８とシリコン酸化膜９とを積層し、ロジック領域１０２においてこれらを異方性エッチングすることによりサイドウォール１０を形成した。そして、ロジック領域１０２でトランジスタをＬＤＤ構造とした後、半導体基板１全面のシリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００８８】
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【００８９】
また、本実施の形態５による半導体装置の製造方法では、実施の形態３又は４による製造方法と比較して、写真製版の工程数を１回少なくすることができる。従って、半導体装置の製造コストを抑えることができる。
【００９０】
また、本実施の形態５においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【００９１】
実施の形態６．
図２２〜図２４は、本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である。
以下、図２２〜図２４を参照して、本実施の形態６による半導体装置の製造方法について説明する。なお、本実施の形態６において、前述の実施の形態５と同一工程の説明は省略する。
【００９２】
図２２（ａ）〜図２３（ｅ）に示す工程は、実施の形態５の図１９（ａ）〜図２０（ｅ）に示した工程と同一であるため、その説明を省略する。
【００９３】
これらの工程に続いて、図２３（ｆ）に示すように、半導体基板１の全面にサリサイドプロテクション膜１５としてのシリコン酸化膜を形成する。
【００９４】
次に、図２３（ｇ）に示すように、写真製版技術により第２ロジック領域１０２ｂを覆うレジストパターン２４を形成する。
そして、このレジストパターン２４をマスクとしたウェットエッチングにより、ＤＲＡＭ領域１０１および第１ロジック領域１０２ａに形成されたサリサイドプロテクション膜１５およびシリコン酸化膜９を除去する。
【００９５】
次に、実施の形態１と同様の方法（サリサイド法）を用いて、図２４（ｈ）に示すように、第１ロジック領域１０２ａに高融点の金属シリサイド膜１７を形成する。この時、ＤＲＡＭ領域１０１はシリコン窒化膜８で覆われているため、金属シリサイド膜が形成されない。
【００９６】
そして、実施の形態１と同様の方法で、図２４（ｉ）に示すように、半導体基板１の全面にシリコン窒化膜１８を形成する。さらに、図２４（ｊ）に示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。
【００９７】
そして、図示しないが、シリコン窒化膜１８をエッチングストッパーとして、層間絶縁膜１９の表面からゲート電極３間の半導体基板１の表面にまで達するコンタクトホールを自己整合的に形成する。さらに、このコンタクトホール内に導電膜を埋め込むことにより、ＳＡＣを形成する。
【００９８】
以上説明したように、本実施の形態６の半導体装置の製造方法では、実施の形態５の製造方法と同様に、半導体基板１上にシリコン窒化膜８とシリコン酸化膜９とを積層し、ロジック領域１０２においてこれらを異方性エッチングすることによりサイドウォール１０を形成した。そして、ロジック領域１０２でトランジスタをＬＤＤ構造とした後、シリコン酸化膜９をウェットエッチングにより除去した。その後、ＳＡＣ形成用のシリコン窒化膜１８を形成し、シリコン窒化膜１８上に層間絶縁膜１９を形成した。
【００９９】
この製造方法によれば、ゲート電極３の間隔が、除去されたシリコン酸化膜９の膜厚分だけ広くなる。従って、実施の形態１と同様の効果が得られる。
【０１００】
また、本実施の形態６による半導体装置の製造方法では、実施の形態５と同様に、実施の形態３又は４の製造方法よりも写真製版の工程を１回減らすことができる。さらに、サリサイドプロテクション膜１５およびシリコン酸化膜９を１回のウェットエッチングで除去することにより、実施の形態５による製造方法よりもウェットエッチングの工程を減らすことができる。
従って、半導体装置の製造コストを抑えることができる。
【０１０１】
また、本実施の形態６においても、実施の形態３と同様に、ＤＲＡＭ領域１０１に金属シリサイド膜１７を形成しないため、ＤＲＡＭの高いリフレッシュ特性が得られる。
【０１０２】
【発明の効果】
本発明によれば、ゲート電極の側面に、この側面を覆う第１絶縁膜と、第１絶縁膜を覆う第２絶縁膜とを含むサイドウォールを形成し、第２絶縁膜をウェットエッチングによって除去した後に層間絶縁膜を形成した。従って、第２絶縁膜を除去した分だけ、ゲート電極の間隔を広げることができる。これにより、ゲート電極の間隔が狭い領域においても層間絶縁膜を隙間無く埋め込むことが可能となる。
また、第２絶縁膜としてボロン又はリンあるいはその両方を含むシリコン酸化膜を用いることにより、第２絶縁膜のウェットエッチングによるエッチングレートを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その１）。
【図２】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その２）。
【図３】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その３）。
【図４】 本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である（その４）。
【図５】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その１）。
【図６】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その２）。
【図７】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その３）。
【図８】 本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である（その４）。
【図９】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その１）。
【図１０】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その２）。
【図１１】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その３）。
【図１２】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その４）。
【図１３】 本発明の実施の形態３による半導体装置の製造方法を説明するための断面図である（その５）。
【図１４】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その１）。
【図１５】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その２）。
【図１６】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その３）。
【図１７】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その４）。
【図１８】 本発明の実施の形態４による半導体装置の製造方法を説明するための断面図である（その５）。
【図１９】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その１）。
【図２０】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その２）。
【図２１】 本発明の実施の形態５による半導体装置の製造方法を説明するための断面図である（その３）。
【図２２】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その１）。
【図２３】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その２）。
【図２４】 本発明の実施の形態６による半導体装置の製造方法を説明するための断面図である（その３）。
【図２５】 従来の半導体装置の製造方法を説明するための断面図である（その１）。
【図２６】 従来の半導体装置の製造方法を説明するための断面図である（その２）。
【図２７】 従来の半導体装置の製造方法を説明するための断面図である（その３）。
【図２８】 従来の半導体装置の製造方法を説明するための断面図である（その４）。
【符号の説明】
１ 半導体基板、２ 素子分離酸化膜、３ ゲート電極、４，５ Ｎ型ソースドレイン領域、６ Ｐ型ソースドレイン領域、７ シリコン酸化膜、８ シリコン酸化膜、９ シリコン窒化膜、１０サイドウォール、１１レジストパターン、１２ Ｎ＋型ソースドレイン領域、１３ レジストパターン、１４ Ｐ＋型ソースドレイン領域、１５ サリサイドプロテクション膜、１６ レジストパターン、１７ 金属シリサイド膜、１８ シリコン窒化膜、１９ 層間絶縁膜、２０〜２４ レジストパターン、１０１ ＤＲＡＭ領域、１０２ ロジック領域、１０２ａ 第１ロジック領域、１０２ｂ 第２ロジック領域。
Claims (10)
- 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第１領域および前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜を除去する第３除去工程と、
を行うことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含むサイドウォールを形成する工程と、
前記サイドウォールをマスクとして、前記第２領域および前記第３領域に不純物を注入する不純物注入工程と、
前記不純物注入工程の後に、前記ゲート電極側面に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後に、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２領域に形成された前記保護絶縁膜および前記第２絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
前記第１領域に形成された前記保護絶縁膜、および前記ゲート電極側面に形成された第２絶縁膜の層を除去する第２除去工程と、を行うことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含む第１サイドウォールを形成する工程と、
前記第１サイドウォールをマスクとして、前記第２領域に不純物を注入する第１不純物注入工程と、
前記第３領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層とを含む第２サイドウォールを形成する工程と、
前記第２サイドウォールをマスクとして、前記第３領域に不純物を注入する第２不純物注入工程と、
前記第１不純物注入工程および前記第２不純物注入工程の後、前記第１領域に形成された前記第２絶縁膜、および前記第１領域および前記第２領域に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、
前記半導体基板の全面に保護絶縁膜を形成する工程と、
前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去する第２除去工程と、
前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程と、
を行うことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１領域、第２領域および第３領域を有する半導体装置の製造方法であって、
ゲート酸化膜と導電膜とを有するゲート電極を前記半導体基板上に複数形成する工程と、
前記半導体基板の全面に、前記ゲート電極を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層を覆う第２絶縁膜の層とを含む第１サイドウォールを形成する工程と、
前記第１サイドウォールをマスクとして、前記第２領域に不純物を注入する第１不純物注入工程と、
前記第３領域に形成された前記第１絶縁膜および前記第２絶縁膜をエッチングして、前記ゲート電極の側面に、当該側面を覆う第１絶縁膜の層と、前記第１絶縁膜の層とを含む第２サイドウォールを形成する工程と、
前記第２サイドウォールをマスクとして、前記第３領域に不純物を注入する第２不純物注入工程と、
前記第１不純物注入工程および前記第２不純物注入工程の後、前記第１領域に形成された前記第２絶縁膜、および前記第１領域および前記第２領域に形成された前記第２絶縁膜の層を除去する第１除去工程と、
前記第１除去工程の後、前記半導体基板の全面に第３絶縁膜を形成する第３絶縁膜形成工程と、
前記第３絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
を含み、
前記第２不純物注入工程の後、前記第１除去工程に先立って、前記半導体基板の全面に保護絶縁膜を形成する工程を行い、
前記第１除去工程では、前記第２絶縁膜および前記第２絶縁膜の層を除去するとともに、前記第１領域および前記第２領域に形成された前記保護絶縁膜を除去し、
前記第１除去工程の後、前記第３絶縁膜形成工程に先立って、前記第２領域に形成された前記ゲート電極の上層、およびこのゲート電極側面の前記第１絶縁膜の層に隣接するソースドレイン領域に、シリサイド膜を形成する工程を行うことを特徴とする半導体装置の製造方法。 - 請求項１から６の何れかに記載の製造方法において、
前記層間絶縁膜形成工程の後、前記第３絶縁膜をエッチングストッパーとして、前記第１領域に前記層間絶縁膜の表面から前記ゲート電極間の半導体基板の表面にまで達するコンタクトホールを自己整合的に形成する工程を行うことを特徴とする半導体装置の製造方法。 - 請求項１から７の何れかに記載の製造方法において、
前記第１領域はＤＲＡＭ領域であり、前記第２領域は第１ロジック領域であり、前記第３領域は第２ロジック領域であることを特徴とする半導体装置の製造方法。 - 請求項１から８の何れかに記載の製造方法において、
前記第２絶縁膜形成工程で形成される前記第２絶縁膜は、ボロン又はリンあるいはその両方を含むシリコン酸化膜であることを特徴とする半導体装置の製造方法。 - 請求項１から９の何れかに記載の製造方法によって製造されることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057659A JP4897146B2 (ja) | 2001-03-02 | 2001-03-02 | 半導体装置の製造方法、および半導体装置 |
| US09/960,974 US6784066B2 (en) | 2001-03-02 | 2001-09-25 | Method for manufacturing semiconductor device and semiconductor device manufactured thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057659A JP4897146B2 (ja) | 2001-03-02 | 2001-03-02 | 半導体装置の製造方法、および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261171A JP2002261171A (ja) | 2002-09-13 |
| JP4897146B2 true JP4897146B2 (ja) | 2012-03-14 |
Family
ID=18917503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001057659A Expired - Fee Related JP4897146B2 (ja) | 2001-03-02 | 2001-03-02 | 半導体装置の製造方法、および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6784066B2 (ja) |
| JP (1) | JP4897146B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209334A1 (de) * | 2002-03-02 | 2003-10-09 | Infineon Technologies Ag | Füllverfahren für Mulden auf einer Halbleiterscheibe |
| US7001846B2 (en) * | 2003-05-20 | 2006-02-21 | Sharp Laboratories Of America, Inc. | High-density SOI cross-point memory array and method for fabricating same |
| US6987062B2 (en) * | 2003-10-29 | 2006-01-17 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7064027B2 (en) * | 2003-11-13 | 2006-06-20 | International Business Machines Corporation | Method and structure to use an etch resistant liner on transistor gate structure to achieve high device performance |
| KR100576436B1 (ko) | 2004-12-28 | 2006-05-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 선택적 샐리사이드층 형성 방법 |
| KR100720474B1 (ko) * | 2005-06-17 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US20070224808A1 (en) * | 2006-03-23 | 2007-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicided gates for CMOS devices |
| US7566611B2 (en) * | 2006-05-31 | 2009-07-28 | Qimonda Ag | Manufacturing method for an integrated semiconductor structure |
| DE102007030020B4 (de) * | 2007-06-29 | 2009-03-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Ausbilden einer Halbleiterstruktur mit einem Ausbilden von mindestens einer Seitenwandabstandshalterstruktur |
| US10050035B2 (en) | 2014-01-17 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making protective layer over polysilicon structure |
| CN111599667A (zh) * | 2020-05-29 | 2020-08-28 | 上海华力集成电路制造有限公司 | 离子注入工艺的光刻定义方法 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982891A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5677224A (en) * | 1996-09-03 | 1997-10-14 | Advanced Micro Devices, Inc. | Method of making asymmetrical N-channel and P-channel devices |
| US5907779A (en) * | 1996-10-15 | 1999-05-25 | Samsung Electronics Co., Ltd. | Selective landing pad fabricating methods for integrated circuits |
| KR19980078235A (ko) * | 1997-04-25 | 1998-11-16 | 문정환 | 반도체 소자의 제조 방법 |
| US5908315A (en) * | 1997-08-18 | 1999-06-01 | Advanced Micro Devices, Inc. | Method for forming a test structure to determine the effect of LDD length upon transistor performance |
| KR100302187B1 (ko) * | 1997-10-08 | 2001-11-22 | 윤종용 | 반도체장치제조방법 |
| JP3486331B2 (ja) * | 1997-12-22 | 2004-01-13 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP3349937B2 (ja) * | 1997-12-22 | 2002-11-25 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
| JP2000082750A (ja) * | 1998-07-10 | 2000-03-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000040691A (ja) * | 1998-07-21 | 2000-02-08 | Oki Electric Ind Co Ltd | 半導体装置製造方法 |
| JP2000260953A (ja) * | 1998-11-10 | 2000-09-22 | Texas Instr Inc <Ti> | ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法 |
| JP2000200903A (ja) * | 1999-01-06 | 2000-07-18 | Sony Corp | 半導体装置の製造方法 |
| JP2000232076A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体装置およびその製造方法 |
| JP4411677B2 (ja) * | 1999-02-15 | 2010-02-10 | ソニー株式会社 | 半導体装置の製造方法 |
| TW445620B (en) * | 1999-03-05 | 2001-07-11 | United Microelectronics Corp | Method for manufacturing the source line of nonvolatile memory |
| JP4999217B2 (ja) * | 1999-04-30 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000323681A (ja) * | 1999-05-14 | 2000-11-24 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6472283B1 (en) * | 1999-09-24 | 2002-10-29 | Advanced Micro Devices, Inc. | MOS transistor processing utilizing UV-nitride removable spacer and HF etch |
| JP4774568B2 (ja) * | 1999-10-01 | 2011-09-14 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3275896B2 (ja) * | 1999-10-06 | 2002-04-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100320957B1 (ko) * | 2000-01-27 | 2002-01-29 | 윤종용 | 반도체 장치의 컨택홀 형성 방법 |
| US6512273B1 (en) * | 2000-01-28 | 2003-01-28 | Advanced Micro Devices, Inc. | Method and structure for improving hot carrier immunity for devices with very shallow junctions |
| US6277683B1 (en) * | 2000-02-28 | 2001-08-21 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a sidewall spacer and a salicide blocking shape, using only one silicon nitride layer |
| US6294415B1 (en) * | 2000-04-26 | 2001-09-25 | United Microelectronics Corp. | Method of fabricating a MOS transistor |
| US6316304B1 (en) * | 2000-07-12 | 2001-11-13 | Chartered Semiconductor Manufacturing Ltd. | Method of forming spacers of multiple widths |
| US6455362B1 (en) * | 2000-08-22 | 2002-09-24 | Micron Technology, Inc. | Double LDD devices for improved dram refresh |
| US6483154B1 (en) * | 2000-10-05 | 2002-11-19 | Advanced Micro Devices, Inc. | Nitrogen oxide plasma treatment for reduced nickel silicide bridging |
| US6507123B1 (en) * | 2000-10-05 | 2003-01-14 | Advanced Micro Devices, Inc. | Nickel silicide process using UDOX to prevent silicide shorting |
| US6451704B1 (en) * | 2001-05-07 | 2002-09-17 | Chartered Semiconductor Manufacturing Ltd. | Method for forming PLDD structure with minimized lateral dopant diffusion |
-
2001
- 2001-03-02 JP JP2001057659A patent/JP4897146B2/ja not_active Expired - Fee Related
- 2001-09-25 US US09/960,974 patent/US6784066B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002261171A (ja) | 2002-09-13 |
| US6784066B2 (en) | 2004-08-31 |
| US20020123181A1 (en) | 2002-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3648376B2 (ja) | 半導体装置の製造方法 | |
| JP3371708B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| US7098514B2 (en) | Highly integrated semiconductor device with silicide layer that secures contact margin and method of manufacturing the same | |
| JP4897146B2 (ja) | 半導体装置の製造方法、および半導体装置 | |
| KR100835521B1 (ko) | 반도체 소자의 구조 및 그의 제조방법 | |
| US6297136B1 (en) | Method for fabricating an embedded semiconductor device | |
| JP3684849B2 (ja) | Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法 | |
| US6153457A (en) | Method of fabricating self-align-contact | |
| JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR20070086148A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2004140208A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4514006B2 (ja) | 半導体装置 | |
| US7157318B2 (en) | Method of fabricating SRAM device | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JP3186714B2 (ja) | 半導体装置およびその製造方法 | |
| KR100734259B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2010067912A (ja) | 半導体装置及びその製造方法 | |
| US6528371B2 (en) | Method for fabricating semiconductor device | |
| KR100713927B1 (ko) | 반도체 소자의 제조방법 | |
| KR100247811B1 (ko) | 반도체장치의 제조방법 | |
| JP2004342908A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3567671B2 (ja) | 半導体装置の製造方法 | |
| KR100281100B1 (ko) | 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080212 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |