JP2000323681A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの信頼度を低下させずに、半導体チ
ップ面積を縮小することのできる技術を提供する。 【解決手段】 周辺回路のｎチャネル型ＭＩＳＦＥＴＱ
ｎまたはｐチャネル型ＭＩＳＦＥＴＱｐでは、窒化シリ
コン膜１１と酸化シリコン膜１２からなるサイドウォー
ルスペーサとをマスクとして、ｐ型ウエル４またはｎ型
ウエル５に不純物イオンを注入し、ｎ+ 型半導体領域９
ｂまたはｐ+ 型半導体領域１０ｂを形成するので、酸化
シリコン膜１２の厚さを制御することによって、ソー
ス、ドレイン端において電界緩和に最適なオフセット量
を有するｎ- 型半導体領域９ａとｎ+型半導体領域９
ｂ、またはｐ- 型半導体領域１０ａとｐ+ 型半導体領域
１０ｂとを形成することが可能となる。
ップ面積を縮小することのできる技術を提供する。 【解決手段】 周辺回路のｎチャネル型ＭＩＳＦＥＴＱ
ｎまたはｐチャネル型ＭＩＳＦＥＴＱｐでは、窒化シリ
コン膜１１と酸化シリコン膜１２からなるサイドウォー
ルスペーサとをマスクとして、ｐ型ウエル４またはｎ型
ウエル５に不純物イオンを注入し、ｎ+ 型半導体領域９
ｂまたはｐ+ 型半導体領域１０ｂを形成するので、酸化
シリコン膜１２の厚さを制御することによって、ソー
ス、ドレイン端において電界緩和に最適なオフセット量
を有するｎ- 型半導体領域９ａとｎ+型半導体領域９
ｂ、またはｐ- 型半導体領域１０ａとｐ+ 型半導体領域
１０ｂとを形成することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）またはメモリ回路と論理回路
とが同一半導体基板に設けられたロジック（Logic ：論
理回路）混載形メモリを有する半導体集積回路装置の製
造技術に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）またはメモリ回路と論理回路
とが同一半導体基板に設けられたロジック（Logic ：論
理回路）混載形メモリを有する半導体集積回路装置の製
造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】１Ｍｂｉｔ以上のＤＲＡＭを構成する周
辺回路に形成されるＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）は、ソース、
ドレイン端での電界集中を緩和して良好なホットキャリ
ア耐性を得るために、ソース、ドレイン近傍に低濃度の
半導体領域を設けている。すなわち、ＭＩＳＦＥＴのゲ
ート電極の側壁にサイドウォールスペーサを設け、上記
ソース、ドレインを低濃度半導体領域と高濃度半導体領
域とからなるＬＤＤ（Lightly Doped Drain ）によって
構成している。
辺回路に形成されるＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）は、ソース、
ドレイン端での電界集中を緩和して良好なホットキャリ
ア耐性を得るために、ソース、ドレイン近傍に低濃度の
半導体領域を設けている。すなわち、ＭＩＳＦＥＴのゲ
ート電極の側壁にサイドウォールスペーサを設け、上記
ソース、ドレインを低濃度半導体領域と高濃度半導体領
域とからなるＬＤＤ（Lightly Doped Drain ）によって
構成している。
【０００３】周辺回路にＬＤＤ構造のＭＩＳＦＥＴを備
えたＤＲＡＭについては、例えば培風館発行「超ＬＩＳ
メモリ」１９９４年１１月２日発行、伊藤清男著、Ｐ８
０〜Ｐ８３に記載されている。
えたＤＲＡＭについては、例えば培風館発行「超ＬＩＳ
メモリ」１９９４年１１月２日発行、伊藤清男著、Ｐ８
０〜Ｐ８３に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの大容量化に伴いメモリセルの微細化が進むと、メモ
リセル選択用ＭＩＳＦＥＴの隣接するゲート電極の間隔
が狭くなり、サイドウォールスペーサを形成するために
ゲート電極の側壁に被覆した絶縁膜が、隣接するゲート
電極の間で埋まるという問題が生じた。
Ｍの大容量化に伴いメモリセルの微細化が進むと、メモ
リセル選択用ＭＩＳＦＥＴの隣接するゲート電極の間隔
が狭くなり、サイドウォールスペーサを形成するために
ゲート電極の側壁に被覆した絶縁膜が、隣接するゲート
電極の間で埋まるという問題が生じた。
【０００５】そこで、上記絶縁膜の厚さを薄くして、メ
モリセル選択用ＭＩＳＦＥＴのゲート電極の側壁に設け
られるサイドウォールスペーサの長さを短くする検討を
行ったところ、周辺回路のＭＩＳＦＥＴのサイドウォー
ルスペーサとメモリセル選択用ＭＩＳＦＥＴのサイドウ
ォールスペーサとは同一の絶縁膜によって構成されるた
め、周辺回路のＭＩＳＦＥＴのゲート電極の側壁に設け
られるサイドウォールスペーサの長さも短くなり、周辺
回路のＭＩＳＦＥＴのソース、ドレイン端での電界が強
くなって、ホットキャリア耐性の劣化が生ずることが考
えられた。
モリセル選択用ＭＩＳＦＥＴのゲート電極の側壁に設け
られるサイドウォールスペーサの長さを短くする検討を
行ったところ、周辺回路のＭＩＳＦＥＴのサイドウォー
ルスペーサとメモリセル選択用ＭＩＳＦＥＴのサイドウ
ォールスペーサとは同一の絶縁膜によって構成されるた
め、周辺回路のＭＩＳＦＥＴのゲート電極の側壁に設け
られるサイドウォールスペーサの長さも短くなり、周辺
回路のＭＩＳＦＥＴのソース、ドレイン端での電界が強
くなって、ホットキャリア耐性の劣化が生ずることが考
えられた。
【０００６】本発明の目的は、半導体集積回路装置の信
頼度を低下させずに、半導体チップ面積を縮小すること
のできる技術を提供することにある。
頼度を低下させずに、半導体チップ面積を縮小すること
のできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、第１
の間隔で配置されたゲート電極を有する第１のＭＩＳＦ
ＥＴ群と、第１の間隔に比して相対的に狭い第２の間隔
で配置されたゲート電極を有する第２のＭＩＳＦＥＴ群
とを同一の半導体基板に形成する際、半導体基板の表面
にゲート絶縁膜を形成した後、ゲート絶縁膜の上層にゲ
ート電極を形成する工程と、第１のＭＩＳＦＥＴおよび
前記第２のＭＩＳＦＥＴのソース、ドレインの一部を構
成する一対の低濃度半導体領域を形成する工程と、半導
体基板上に窒化シリコン膜および酸化シリコン膜を順次
堆積する工程と、異方性エッチングによって、第１のＭ
ＩＳＦＥＴの窒化シリコン膜で覆われたゲート電極の側
壁に酸化シリコン膜からなるサイドウォールスペーサを
形成する工程と、第２のＭＩＳＦＥＴのソース、ドレイ
ンの他の一部を構成する一対の高濃度半導体領域を形成
する工程と、半導体基板上の酸化シリコン膜を除去する
工程と、異方性エッチングによって、第１のＭＩＳＦＥ
Ｔおよび第２のＭＩＳＦＥＴのゲート電極の側壁に窒化
シリコン膜からなるサイドウォールスペーサを形成する
工程とを有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、第１
の間隔で配置されたゲート電極を有する第１のＭＩＳＦ
ＥＴ群と、第１の間隔に比して相対的に狭い第２の間隔
で配置されたゲート電極を有する第２のＭＩＳＦＥＴ群
とを同一の半導体基板に形成する際、半導体基板の表面
にゲート絶縁膜を形成した後、ゲート絶縁膜の上層にゲ
ート電極を形成する工程と、第１のＭＩＳＦＥＴおよび
前記第２のＭＩＳＦＥＴのソース、ドレインの一部を構
成する一対の低濃度半導体領域を形成する工程と、半導
体基板上に窒化シリコン膜および酸化シリコン膜を順次
堆積する工程と、異方性エッチングによって、第１のＭ
ＩＳＦＥＴの窒化シリコン膜で覆われたゲート電極の側
壁に酸化シリコン膜からなるサイドウォールスペーサを
形成する工程と、第２のＭＩＳＦＥＴのソース、ドレイ
ンの他の一部を構成する一対の高濃度半導体領域を形成
する工程と、半導体基板上の酸化シリコン膜を除去する
工程と、異方性エッチングによって、第１のＭＩＳＦＥ
Ｔおよび第２のＭＩＳＦＥＴのゲート電極の側壁に窒化
シリコン膜からなるサイドウォールスペーサを形成する
工程とを有するものである。
【０００９】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、窒化シリコン膜の厚さは、第２の間隔の１／２
未満とするものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、窒化シリコン膜の厚さは、第２の間隔の１／２
未満とするものである。
【００１０】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、酸化シリコン膜の厚さによって、第１のＭＩＳ
ＦＥＴの低濃度半導体領域と高濃度半導体領域とのオフ
セット量が任意に設定されるものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、酸化シリコン膜の厚さによって、第１のＭＩＳ
ＦＥＴの低濃度半導体領域と高濃度半導体領域とのオフ
セット量が任意に設定されるものである。
【００１１】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、第１のＭＩＳＦＥＴの低濃度半導体領域と高濃
度半導体領域とのオフセット量が、窒化シリコン膜によ
って構成されるサイドウォールスペーサのスペーサ長よ
りも長いものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、第１のＭＩＳＦＥＴの低濃度半導体領域と高濃
度半導体領域とのオフセット量が、窒化シリコン膜によ
って構成されるサイドウォールスペーサのスペーサ長よ
りも長いものである。
【００１２】（５）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、酸化シリコン膜の厚さは、窒化シリコン膜が被
覆した第２の間隔が埋まる厚さ以上とするものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、酸化シリコン膜の厚さは、窒化シリコン膜が被
覆した第２の間隔が埋まる厚さ以上とするものである。
【００１３】（６）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、第２のＭＩＳＦＥＴは情報蓄積用容量素子と直
列に接続されてメモリセルを構成するメモリセル選択用
ＭＩＳＦＥＴとするものである。
方法は、前記（１）の半導体集積回路装置の製造方法に
おいて、第２のＭＩＳＦＥＴは情報蓄積用容量素子と直
列に接続されてメモリセルを構成するメモリセル選択用
ＭＩＳＦＥＴとするものである。
【００１４】（７）本発明の半導体集積回路装置は、第
１の間隔で配置されたゲート電極を有する第１のＭＩＳ
ＦＥＴ群と、第１の間隔に比して相対的に狭い第２の間
隔で配置されたゲート電極を有する第２のＭＩＳＦＥＴ
群とを同一の半導体基板に有するものであり、第１のＭ
ＩＳＦＥＴのソース、ドレインは一対の低濃度半導体領
域と一対の高濃度半導体領域とによって構成され、低濃
度半導体領域と高濃度半導体領域とのオフセット量が、
第１のＭＩＳＦＥＴのゲート電極の側壁に設けられたサ
イドウォールスペーサのスペーサ長よりも長いものであ
る。
１の間隔で配置されたゲート電極を有する第１のＭＩＳ
ＦＥＴ群と、第１の間隔に比して相対的に狭い第２の間
隔で配置されたゲート電極を有する第２のＭＩＳＦＥＴ
群とを同一の半導体基板に有するものであり、第１のＭ
ＩＳＦＥＴのソース、ドレインは一対の低濃度半導体領
域と一対の高濃度半導体領域とによって構成され、低濃
度半導体領域と高濃度半導体領域とのオフセット量が、
第１のＭＩＳＦＥＴのゲート電極の側壁に設けられたサ
イドウォールスペーサのスペーサ長よりも長いものであ
る。
【００１５】上記した手段によれば、メモリセル選択用
ＭＩＳＦＥＴでは、隣接するゲート電極の間隔を埋める
ことなく窒化シリコン膜からなるサイドウォールスペー
サをゲート電極の側壁に形成することが可能となる。一
方、周辺回路のＭＩＳＦＥＴでは、ゲート電極をマスク
として、ゲート電極の両側の半導体基板に不純物イオン
を注入することにより、ソース、ドレインの一部を構成
する一対の低濃度半導体領域を形成した後、ゲート電極
を被覆した窒化シリコン膜と酸化シリコン膜からなるサ
イドウォールスペーサとをマスクとして、ゲート電極の
両側の半導体基板に不純物イオンを注入することによ
り、ソース、ドレインの他の一部を構成する一対の高濃
度半導体領域が形成される。従って、窒化シリコン膜の
厚さはメモリセル選択用ＭＩＳＦＥＴのゲート電極の側
壁に設けられるサイドウォールスペーサのスペーサ長か
ら決まるが、酸化シリコン膜の厚さは任意に設定するこ
とができるので、周辺回路のＭＩＳＦＥＴでは、酸化シ
リコン膜の厚さを制御することによって、ソース、ドレ
イン端において電界緩和に最適なオフセット量を有する
低濃度半導体領域と高濃度半導体領域とを形成すること
が可能となる。
ＭＩＳＦＥＴでは、隣接するゲート電極の間隔を埋める
ことなく窒化シリコン膜からなるサイドウォールスペー
サをゲート電極の側壁に形成することが可能となる。一
方、周辺回路のＭＩＳＦＥＴでは、ゲート電極をマスク
として、ゲート電極の両側の半導体基板に不純物イオン
を注入することにより、ソース、ドレインの一部を構成
する一対の低濃度半導体領域を形成した後、ゲート電極
を被覆した窒化シリコン膜と酸化シリコン膜からなるサ
イドウォールスペーサとをマスクとして、ゲート電極の
両側の半導体基板に不純物イオンを注入することによ
り、ソース、ドレインの他の一部を構成する一対の高濃
度半導体領域が形成される。従って、窒化シリコン膜の
厚さはメモリセル選択用ＭＩＳＦＥＴのゲート電極の側
壁に設けられるサイドウォールスペーサのスペーサ長か
ら決まるが、酸化シリコン膜の厚さは任意に設定するこ
とができるので、周辺回路のＭＩＳＦＥＴでは、酸化シ
リコン膜の厚さを制御することによって、ソース、ドレ
イン端において電界緩和に最適なオフセット量を有する
低濃度半導体領域と高濃度半導体領域とを形成すること
が可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】本発明の一実施の形態であるＤＲＡＭの製
造方法を図１〜図１０を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。ここで、Ｑｓはメモリアレイに形成されたメモリセ
ル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐはそれぞ
れ周辺回路に形成されたｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴを示す。
造方法を図１〜図１０を用いて説明する。なお、実施の
形態を説明するための全図において同一機能を有するも
のは同一の符号を付し、その繰り返しの説明は省略す
る。ここで、Ｑｓはメモリアレイに形成されたメモリセ
ル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐはそれぞ
れ周辺回路に形成されたｎチャネル型ＭＩＳＦＥＴおよ
びｐチャネル型ＭＩＳＦＥＴを示す。
【００１８】まず、図１に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリアレイの半導体基板１にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエル３
を形成し、メモリアレイと周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎを形成する領域にｐ型不純物、例えばボロ
ン（Ｂ）をイオン打ち込みしてｐ型ウエル４を形成し、
周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形成する領
域にｎ型不純物、例えばＰをイオン打ち込みしてｎ型ウ
エル５を形成する。
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリアレイの半導体基板１にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエル３
を形成し、メモリアレイと周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎを形成する領域にｐ型不純物、例えばボロ
ン（Ｂ）をイオン打ち込みしてｐ型ウエル４を形成し、
周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形成する領
域にｎ型不純物、例えばＰをイオン打ち込みしてｎ型ウ
エル５を形成する。
【００１９】上記不純物イオンを半導体基板１に注入し
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施こされる。
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施こされる。
【００２０】次いで、図示はしないが周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのしきい値電圧を調整するためにｐ型不純物、例
えばＢイオンをｐ型ウエル４およびｎ型ウエル５に注入
する。
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのしきい値電圧を調整するためにｐ型不純物、例
えばＢイオンをｐ型ウエル４およびｎ型ウエル５に注入
する。
【００２１】次に、図２に示すように、ｐ型ウエル４お
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約１５０ｎｍの厚さの多結晶シリコン膜
（図示せず）および約２００ｎｍの厚さの窒化シリコン
膜７を順次堆積し、次いで、フォトレジストパターンを
マスクとしてこれらの膜を加工することによって、多結
晶シリコン膜とからなるゲート電極８を形成する。メモ
リセル選択用ＭＩＳＦＥＴＱｓの隣接するゲート電極８
の間隔は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎま
たはｐチャネル型ＭＩＳＦＥＴＱｐの隣接するゲート電
極８の間隔よりも相対的に狭く配置される。
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約１５０ｎｍの厚さの多結晶シリコン膜
（図示せず）および約２００ｎｍの厚さの窒化シリコン
膜７を順次堆積し、次いで、フォトレジストパターンを
マスクとしてこれらの膜を加工することによって、多結
晶シリコン膜とからなるゲート電極８を形成する。メモ
リセル選択用ＭＩＳＦＥＴＱｓの隣接するゲート電極８
の間隔は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎま
たはｐチャネル型ＭＩＳＦＥＴＱｐの隣接するゲート電
極８の間隔よりも相対的に狭く配置される。
【００２２】次に、周辺回路のｎ型ウエル５をフォトレ
ジストパターンで覆った後、ゲート電極８をマスクとし
てメモリアレイと周辺回路のｐ型ウエル４にｎ型不純
物、例えばＰイオンを注入してメモリセル選択用ＭＩＳ
ＦＥＴＱｓおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極８の両側のｐ型ウエル４にｎ- 型半導体領域９ａ
を形成する。同様に、メモリアレイと周辺回路のｐ型ウ
エル４をフォトレジストパターンで覆った後、ゲート電
極８をマスクとして周辺回路のｎ型ウエル５にｐ型不純
物、例えばＢイオンを注入してｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート電極８の両側のｎ型ウエル５にｐ- 型半
導体領域１０ａを形成する。その後、半導体基板１に９
５０℃で約２０秒の熱処理を施す。
ジストパターンで覆った後、ゲート電極８をマスクとし
てメモリアレイと周辺回路のｐ型ウエル４にｎ型不純
物、例えばＰイオンを注入してメモリセル選択用ＭＩＳ
ＦＥＴＱｓおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極８の両側のｐ型ウエル４にｎ- 型半導体領域９ａ
を形成する。同様に、メモリアレイと周辺回路のｐ型ウ
エル４をフォトレジストパターンで覆った後、ゲート電
極８をマスクとして周辺回路のｎ型ウエル５にｐ型不純
物、例えばＢイオンを注入してｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート電極８の両側のｎ型ウエル５にｐ- 型半
導体領域１０ａを形成する。その後、半導体基板１に９
５０℃で約２０秒の熱処理を施す。
【００２３】次に、図３に示すように、半導体基板１上
にＣＶＤ（Chemical Vapor Deposition ）法によって窒
化シリコン膜１１および酸化シリコン膜１２を順次堆積
する。
にＣＶＤ（Chemical Vapor Deposition ）法によって窒
化シリコン膜１１および酸化シリコン膜１２を順次堆積
する。
【００２４】後述するように、窒化シリコン膜１１はメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８の側壁
に設けられるサイドウォールスペーサを構成するので、
その厚さはメモリセル選択用ＭＩＳＦＥＴＱｓの隣接す
るゲート電極８の間隔の１／２未満に設定される。ま
た、酸化シリコン膜１２の厚さは周辺回路のｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのソース、ドレインのＬＤＤのオフセット量を決定す
るので、最適なオフセット量を得ることのできる厚さに
設定される。
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８の側壁
に設けられるサイドウォールスペーサを構成するので、
その厚さはメモリセル選択用ＭＩＳＦＥＴＱｓの隣接す
るゲート電極８の間隔の１／２未満に設定される。ま
た、酸化シリコン膜１２の厚さは周辺回路のｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのソース、ドレインのＬＤＤのオフセット量を決定す
るので、最適なオフセット量を得ることのできる厚さに
設定される。
【００２５】この後、図４に示すように、酸化シリコン
膜１２を異方性エッチングすることによって、周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐの窒化シリコン膜１１で覆われたゲート
電極８の側壁に酸化シリコン膜１２から成るサイドウォ
ールスペーサを形成する。この際、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのゲート電極８の側壁にある酸化シリコ
ン膜１２は、隣接するメモリセル選択用ＭＩＳＦＥＴＱ
ｓの隣接するゲート電極８の間隔が狭いため、ほとんど
エッチングされずにそのまま残る。
膜１２を異方性エッチングすることによって、周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型Ｍ
ＩＳＦＥＴＱｐの窒化シリコン膜１１で覆われたゲート
電極８の側壁に酸化シリコン膜１２から成るサイドウォ
ールスペーサを形成する。この際、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのゲート電極８の側壁にある酸化シリコ
ン膜１２は、隣接するメモリセル選択用ＭＩＳＦＥＴＱ
ｓの隣接するゲート電極８の間隔が狭いため、ほとんど
エッチングされずにそのまま残る。
【００２６】次いで、周辺回路のｐ型ウエル４にｎ型不
純物、例えば砒素（Ａｓ）イオンを注入してｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極８の両側のｐ型ウエル
４にｎ+ 型半導体領域９ｂを形成し、周辺回路のｎ型ウ
エル５にｐ型不純物、例えばＢイオンを注入してｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極８の両側のｎ型ウ
エル５にｐ+ 型半導体領域１０ｂを形成する。この際、
メモリセル選択用ＭＩＳＦＥＴＱｓの隣接するゲート電
極８の間に酸化シリコン膜１２が埋め込まれていると、
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８の両
側のｐ型ウエル４には上記ｎ型不純物またはｐ型不純物
が注入されないので、メモリアレイをフォトレジストパ
ターンで覆う必要はない。その後、半導体基板１に８０
０℃で約６０秒の熱処理を施す。
純物、例えば砒素（Ａｓ）イオンを注入してｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極８の両側のｐ型ウエル
４にｎ+ 型半導体領域９ｂを形成し、周辺回路のｎ型ウ
エル５にｐ型不純物、例えばＢイオンを注入してｐチャ
ネル型ＭＩＳＦＥＴＱｐのゲート電極８の両側のｎ型ウ
エル５にｐ+ 型半導体領域１０ｂを形成する。この際、
メモリセル選択用ＭＩＳＦＥＴＱｓの隣接するゲート電
極８の間に酸化シリコン膜１２が埋め込まれていると、
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８の両
側のｐ型ウエル４には上記ｎ型不純物またはｐ型不純物
が注入されないので、メモリアレイをフォトレジストパ
ターンで覆う必要はない。その後、半導体基板１に８０
０℃で約６０秒の熱処理を施す。
【００２７】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００２８】次に、図５に示すように、フッ酸系の水溶
液によるウエットエッチングによって酸化シリコン膜１
２を除去した後、図６に示すように、窒化シリコン膜１
１を異方性エッチングすることによって、メモリセル選
択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの窒化
シリコン膜７およびゲート電極８の側壁に、窒化シリコ
ン膜１１からなるサイドウォールスペーサを形成する。
液によるウエットエッチングによって酸化シリコン膜１
２を除去した後、図６に示すように、窒化シリコン膜１
１を異方性エッチングすることによって、メモリセル選
択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの窒化
シリコン膜７およびゲート電極８の側壁に、窒化シリコ
ン膜１１からなるサイドウォールスペーサを形成する。
【００２９】周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
では、ソース、ドレインの一部を構成する一対のｎ- 型
半導体領域９ａがゲート電極８をマスクとしてｐ型ウエ
ル４に不純物イオンを注入することによって形成される
ので、上記ｎ- 型半導体領域９ａはゲート電極８の端部
を起点とした拡散によって決まる不純物濃度分布を有す
る。
では、ソース、ドレインの一部を構成する一対のｎ- 型
半導体領域９ａがゲート電極８をマスクとしてｐ型ウエ
ル４に不純物イオンを注入することによって形成される
ので、上記ｎ- 型半導体領域９ａはゲート電極８の端部
を起点とした拡散によって決まる不純物濃度分布を有す
る。
【００３０】これに対して、ソース、ドレインの他の一
部を構成する一対のｎ+ 型半導体領域９ｂは、ゲート電
極８、これを被覆する窒化シリコン膜１１および酸化シ
リコン膜１２からなるサイドウォールスペーサをマスク
としてｐ型ウエル４に不純物イオンを注入することによ
って形成されるので、上記ｎ+ 型半導体領域９ｂは酸化
シリコン膜１２からなるサイドウォールスペーサの端部
を起点とした拡散によって決まる不純物濃度分布を有す
る。従って、窒化シリコン膜１１からなるサイドウォー
ルスペーサのスペーサ長よりもｎ- 型半導体領域９ａと
ｎ+ 型半導体領域９ｂとのオフセット量が長くなる。
部を構成する一対のｎ+ 型半導体領域９ｂは、ゲート電
極８、これを被覆する窒化シリコン膜１１および酸化シ
リコン膜１２からなるサイドウォールスペーサをマスク
としてｐ型ウエル４に不純物イオンを注入することによ
って形成されるので、上記ｎ+ 型半導体領域９ｂは酸化
シリコン膜１２からなるサイドウォールスペーサの端部
を起点とした拡散によって決まる不純物濃度分布を有す
る。従って、窒化シリコン膜１１からなるサイドウォー
ルスペーサのスペーサ長よりもｎ- 型半導体領域９ａと
ｎ+ 型半導体領域９ｂとのオフセット量が長くなる。
【００３１】同様に、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐにおいても、ｐ- 型半導体領域１０ａはゲート
電極８の端部を起点とした拡散によって決まる不純物濃
度分布を有し、ｐ+ 型半導体領域１０ｂは酸化シリコン
膜１２からなるサイドウォールスペーサの端部を起点と
した拡散によって決まる不純物濃度分布を有する。従っ
て、窒化シリコン膜１１からなるサイドウォールスペー
サのスペーサ長よりもｐ- 型半導体領域１０ａとｐ+ 型
半導体領域１０ｂとのオフセット量が長くなる。
ＥＴＱｐにおいても、ｐ- 型半導体領域１０ａはゲート
電極８の端部を起点とした拡散によって決まる不純物濃
度分布を有し、ｐ+ 型半導体領域１０ｂは酸化シリコン
膜１２からなるサイドウォールスペーサの端部を起点と
した拡散によって決まる不純物濃度分布を有する。従っ
て、窒化シリコン膜１１からなるサイドウォールスペー
サのスペーサ長よりもｐ- 型半導体領域１０ａとｐ+ 型
半導体領域１０ｂとのオフセット量が長くなる。
【００３２】次に、図７に示すように、半導体基板１上
に酸化シリコン膜（図示せず）を堆積した後、この酸化
シリコン膜の表面を化学的機械研磨（Chemical Mechani
calPolishing ；ＣＭＰ）法で研磨してその表面を平坦
化することにより、酸化シリコン膜によって構成される
層間絶縁膜１３を形成する。上記酸化シリコン膜は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法によって
堆積される。
に酸化シリコン膜（図示せず）を堆積した後、この酸化
シリコン膜の表面を化学的機械研磨（Chemical Mechani
calPolishing ；ＣＭＰ）法で研磨してその表面を平坦
化することにより、酸化シリコン膜によって構成される
層間絶縁膜１３を形成する。上記酸化シリコン膜は、例
えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法によって
堆積される。
【００３３】次いで、フォトレジストパターンをマスク
としたドライエッチングで上記層間絶縁膜１３およびゲ
ート絶縁膜６と同一層の絶縁膜を順次除去することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ-
型半導体領域９ａに達するコンタクトホール１４ａと、
他方のｎ- 型半導体領域９ｂに達するコンタクトホール
１４ｂとを形成する。
としたドライエッチングで上記層間絶縁膜１３およびゲ
ート絶縁膜６と同一層の絶縁膜を順次除去することによ
って、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ-
型半導体領域９ａに達するコンタクトホール１４ａと、
他方のｎ- 型半導体領域９ｂに達するコンタクトホール
１４ｂとを形成する。
【００３４】このエッチングは、サイドウォールスペー
サを構成する窒化シリコン膜１１が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極８の側壁に上記窒化シリコン膜１１が残る
ようにする。これにより、フォトリソグラフィの解像限
界以下の微細な径を有するコンタクトホール１４ａ，１
４ｂがメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極
８に対して自己整合で形成される。
サを構成する窒化シリコン膜１１が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極８の側壁に上記窒化シリコン膜１１が残る
ようにする。これにより、フォトリソグラフィの解像限
界以下の微細な径を有するコンタクトホール１４ａ，１
４ｂがメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極
８に対して自己整合で形成される。
【００３５】次いで、コンタクトホール１４ａ，１４ｂ
の内部にプラグ１５ａ，１５ｂをそれぞれ形成する。プ
ラグ１５ａ，１５ｂは、層間絶縁膜１３の上層にｎ型不
純物、例えばＰを１×１０20ｃｍ-3程度導入した多結晶
シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコ
ン膜の表面をＣＭＰ法で研磨し、コンタクトホール１４
ａ，１４ｂの内部に多結晶シリコン膜を残すことによっ
て形成する。
の内部にプラグ１５ａ，１５ｂをそれぞれ形成する。プ
ラグ１５ａ，１５ｂは、層間絶縁膜１３の上層にｎ型不
純物、例えばＰを１×１０20ｃｍ-3程度導入した多結晶
シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコ
ン膜の表面をＣＭＰ法で研磨し、コンタクトホール１４
ａ，１４ｂの内部に多結晶シリコン膜を残すことによっ
て形成する。
【００３６】次に、図８に示すように、層間絶縁膜１３
の上層に酸化シリコン膜１６を堆積する。酸化シリコン
膜１６は、例えばＯ3 とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。
の上層に酸化シリコン膜１６を堆積する。酸化シリコン
膜１６は、例えばＯ3 とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。
【００３７】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール１４ａ上
の酸化シリコン膜１６を除去してコンタクトホール１７
ａを形成し、プラグ１５ａの表面を露出させる。同時
に、フォトレジストパターンをマスクとしたドライエッ
チングで周辺回路の酸化シリコン膜１６、層間絶縁膜１
３およびゲート絶縁膜６と同一層の絶縁膜を順次除去す
ることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域９ｂに達するコンタクトホール１７ｂを形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領
域１０ｂに達するコンタクトホール１７ｃを形成する。
したドライエッチングで前記コンタクトホール１４ａ上
の酸化シリコン膜１６を除去してコンタクトホール１７
ａを形成し、プラグ１５ａの表面を露出させる。同時
に、フォトレジストパターンをマスクとしたドライエッ
チングで周辺回路の酸化シリコン膜１６、層間絶縁膜１
３およびゲート絶縁膜６と同一層の絶縁膜を順次除去す
ることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域９ｂに達するコンタクトホール１７ｂを形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領
域１０ｂに達するコンタクトホール１７ｃを形成する。
【００３８】次に、コンタクトホール１７ａを通してプ
ラグ１５ａに接するメモリアレイのデータ線ＤＬと、コ
ンタクトホール１７ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ+ 型半導体領域９ｂに接する第１層配線１８
と、コンタクトホール１７ｃを通してｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ+ 型半導体領域１０ｂに接する第１層
配線１８とを形成する。データ線ＤＬおよび第１層配線
１８は、酸化シリコン膜１６の上層に導電膜を堆積した
後、フォトレジストパターンをマスクとして上記導電膜
を加工することにより形成される。
ラグ１５ａに接するメモリアレイのデータ線ＤＬと、コ
ンタクトホール１７ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ+ 型半導体領域９ｂに接する第１層配線１８
と、コンタクトホール１７ｃを通してｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ+ 型半導体領域１０ｂに接する第１層
配線１８とを形成する。データ線ＤＬおよび第１層配線
１８は、酸化シリコン膜１６の上層に導電膜を堆積した
後、フォトレジストパターンをマスクとして上記導電膜
を加工することにより形成される。
【００３９】次に、図９に示すように、上記データ線Ｄ
Ｌおよび第１層配線１８の上層に酸化シリコン膜を堆積
した後、この酸化シリコン膜の表面をＣＭＰ法で研磨し
てその表面を平坦化し、層間絶縁膜１９を形成する。
Ｌおよび第１層配線１８の上層に酸化シリコン膜を堆積
した後、この酸化シリコン膜の表面をＣＭＰ法で研磨し
てその表面を平坦化し、層間絶縁膜１９を形成する。
【００４０】次に、フォトレジストパターンをマスクと
したドライエッチングでプラグ１５ｂ上の層間絶縁膜１
９および酸化シリコン膜１６を順次除去して、プラグ１
５ｂに達するスルーホール２０を形成する。次いで、層
間絶縁膜１９の上層にｎ型不純物、例えばＰを１×１０
20ｃｍ-3程度導入した多結晶シリコン膜を堆積した後、
フォトレジストパターンをマスクとしたドライエッチン
グでこの多結晶シリコン膜を加工し、情報蓄積用容量素
子Ｃの蓄積電極２１を形成する。次に、蓄積電極２１の
表面を窒化または酸窒化処理した後、酸化タンタル膜を
堆積し、次いでこの酸化タンタル膜に熱処理を施して酸
化タンタル膜を結晶化して容量絶縁膜２２を形成する。
この後、チタンナイトライド膜を堆積した後、これをパ
ターニングし、プレート電極２３を形成して、図１０に
示すＤＲＡＭが形成される。
したドライエッチングでプラグ１５ｂ上の層間絶縁膜１
９および酸化シリコン膜１６を順次除去して、プラグ１
５ｂに達するスルーホール２０を形成する。次いで、層
間絶縁膜１９の上層にｎ型不純物、例えばＰを１×１０
20ｃｍ-3程度導入した多結晶シリコン膜を堆積した後、
フォトレジストパターンをマスクとしたドライエッチン
グでこの多結晶シリコン膜を加工し、情報蓄積用容量素
子Ｃの蓄積電極２１を形成する。次に、蓄積電極２１の
表面を窒化または酸窒化処理した後、酸化タンタル膜を
堆積し、次いでこの酸化タンタル膜に熱処理を施して酸
化タンタル膜を結晶化して容量絶縁膜２２を形成する。
この後、チタンナイトライド膜を堆積した後、これをパ
ターニングし、プレート電極２３を形成して、図１０に
示すＤＲＡＭが形成される。
【００４１】このように、本実施の形態によれば、メモ
リセル選択用ＭＩＳＦＥＴＱｓでは、隣接するゲート電
極８の間隔を埋めることなく窒化シリコン膜１１からな
るサイドウォールスペーサをゲート電極８の側壁に形成
できるので、メモリセルの縮小が可能となる。一方、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネ
ル型ＭＩＳＦＥＴＱｐでは、ゲート電極８をマスクとし
て、ゲート電極８の両側のｐ型ウエル４またはｎ型ウエ
ル５に不純物イオンを注入することにより、ソース、ド
レインの一方を構成するｎ- 型半導体領域９ａまたはｐ
- 型半導体領域１０ａを形成した後、ゲート電極８を被
覆した窒化シリコン膜１１と酸化シリコン膜１２からな
るサイドウォールスペーサとをマスクとして、ゲート電
極８の両側のｐ型ウエル４またはｎ型ウエル５に不純物
イオンを注入することにより、ソース、ドレインの他の
一部を構成するｎ+ 型半導体領域９ｂまたはｐ+ 型半導
体領域１０ｂが形成される。従って、窒化シリコン膜１
１の厚さはメモリセル選択用ＭＩＳＦＥＴＱｓのゲート
電極８の側壁に設けられるサイドウォールスペーサのス
ペーサ長から決まるが、酸化シリコン膜１２の厚さは任
意に設定することができるので、酸化シリコン膜１２の
厚さを制御することによって、ソース、ドレイン端にお
いて電界緩和に最適なオフセット量を有するｎ- 型半導
体領域９ａとｎ+ 型半導体領域９ｂ、またはｐ- 型半導
体領域１０ａとｐ+ 型半導体領域１０ｂとを形成するこ
とが可能となる。
リセル選択用ＭＩＳＦＥＴＱｓでは、隣接するゲート電
極８の間隔を埋めることなく窒化シリコン膜１１からな
るサイドウォールスペーサをゲート電極８の側壁に形成
できるので、メモリセルの縮小が可能となる。一方、周
辺回路のｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネ
ル型ＭＩＳＦＥＴＱｐでは、ゲート電極８をマスクとし
て、ゲート電極８の両側のｐ型ウエル４またはｎ型ウエ
ル５に不純物イオンを注入することにより、ソース、ド
レインの一方を構成するｎ- 型半導体領域９ａまたはｐ
- 型半導体領域１０ａを形成した後、ゲート電極８を被
覆した窒化シリコン膜１１と酸化シリコン膜１２からな
るサイドウォールスペーサとをマスクとして、ゲート電
極８の両側のｐ型ウエル４またはｎ型ウエル５に不純物
イオンを注入することにより、ソース、ドレインの他の
一部を構成するｎ+ 型半導体領域９ｂまたはｐ+ 型半導
体領域１０ｂが形成される。従って、窒化シリコン膜１
１の厚さはメモリセル選択用ＭＩＳＦＥＴＱｓのゲート
電極８の側壁に設けられるサイドウォールスペーサのス
ペーサ長から決まるが、酸化シリコン膜１２の厚さは任
意に設定することができるので、酸化シリコン膜１２の
厚さを制御することによって、ソース、ドレイン端にお
いて電界緩和に最適なオフセット量を有するｎ- 型半導
体領域９ａとｎ+ 型半導体領域９ｂ、またはｐ- 型半導
体領域１０ａとｐ+ 型半導体領域１０ｂとを形成するこ
とが可能となる。
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４３】たとえば、前記実施の形態では、メモリセ
ル選択用ＭＩＳＦＥＴのゲート電極の側壁に形成される
絶縁膜に窒化シリコン膜を用い、周辺回路のｎチャネル
型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴのソー
ス、ドレインを構成する低濃度半導体領域と高濃度半導
体領域とのオフセット量を調整するために上記窒化シリ
コン膜の上層に設けられる絶縁膜に酸化シリコン膜を用
いたが、これらに限らずエッチング選択比の異なる膜を
用いても同様な効果が得られる。
ル選択用ＭＩＳＦＥＴのゲート電極の側壁に形成される
絶縁膜に窒化シリコン膜を用い、周辺回路のｎチャネル
型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴのソー
ス、ドレインを構成する低濃度半導体領域と高濃度半導
体領域とのオフセット量を調整するために上記窒化シリ
コン膜の上層に設けられる絶縁膜に酸化シリコン膜を用
いたが、これらに限らずエッチング選択比の異なる膜を
用いても同様な効果が得られる。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】本発明によれば、周辺回路のＭＩＳＦＥＴ
では、ソース、ドレイン端において電界緩和に最適なオ
フセット量を有する低濃度半導体領域と高濃度半導体領
域とを形成することが可能となり、ホットキャリア耐性
を向上させることができる。同時にメモリセル選択用Ｍ
ＩＳＦＥＴでは、隣接するゲート電極の間隔を埋めるこ
となく窒化シリコン膜からなるサイドウォールスペーサ
をゲート電極の側壁に形成することが可能となってメモ
リセルの面積を縮小できるので、ＤＲＡＭの信頼度を低
下させずに、半導体チップ面積の縮小を実現することが
できる。
では、ソース、ドレイン端において電界緩和に最適なオ
フセット量を有する低濃度半導体領域と高濃度半導体領
域とを形成することが可能となり、ホットキャリア耐性
を向上させることができる。同時にメモリセル選択用Ｍ
ＩＳＦＥＴでは、隣接するゲート電極の間隔を埋めるこ
となく窒化シリコン膜からなるサイドウォールスペーサ
をゲート電極の側壁に形成することが可能となってメモ
リセルの面積を縮小できるので、ＤＲＡＭの信頼度を低
下させずに、半導体チップ面積の縮小を実現することが
できる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 溝型素子分離用絶縁膜 ３ ｎ型埋め込みウエル ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート絶縁膜 ７ 窒化シリコン膜 ８ ゲート電極 ９ａ ｎ- 型半導体領域 ９ｂ ｎ+ 型半導体領域 １０ａ ｐ- 型半導体領域 １０ｂ ｐ+ 型半導体領域 １１ 窒化シリコン膜 １２ 酸化シリコン膜 １３ 層間絶縁膜 １４ａ コンタクトホール １４ｂ コンタクトホール １５ａ プラグ １５ｂ プラグ １６ 酸化シリコン膜 １７ａ コンタクトホール １７ｂ コンタクトホール １７ｃ コンタクトホール １８ 第１層配線 １９ 層間絶縁膜 ２０ スルーホール ２１ 蓄積電極 ２２ 容量絶縁膜 ２３ プレート電極 ＤＬ データ線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡崎 勉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AA01 AB01 AB03 AC03 BA01 BB05 BC06 BE03 BG01 BG13 DA27 5F083 GA09 MA06 MA17 NA01 PR03 PR05 PR21 PR36 PR40 ZA04 ZA06 ZA12
Claims (8)
- 【請求項１】 第１の間隔で配置されたゲート電極を有
する第１のＭＩＳトランジスタ群と、前記第１の間隔に
比して相対的に狭い第２の間隔で配置されたゲート電極
を有する第２のＭＩＳトランジスタ群とを同一の半導体
基板に形成する半導体集積回路装置の製造方法であっ
て、(a).前記半導体基板の表面にゲート絶縁膜を形成し
た後、前記ゲート絶縁膜の上層にゲート電極を形成する
工程と、(b).前記第１のＭＩＳトランジスタおよび前記
第２のＭＩＳトランジスタのソース、ドレインの一部を
構成する一対の低濃度半導体領域を形成する工程と、
(c).前記半導体基板上に第１絶縁膜および第２絶縁膜を
順次堆積する工程と、(d).異方性エッチングによって、
前記第１のＭＩＳトランジスタの前記第１絶縁膜で覆わ
れた前記ゲート電極の側壁に前記第２絶縁膜からなるサ
イドウォールスペーサを形成する工程と、(e).前記第１
のＭＩＳトランジスタのソース、ドレインの他の一部を
構成する一対の高濃度半導体領域を形成する工程と(f).
前記半導体基板上の前記第２絶縁膜を除去する工程と、
(g).異方性エッチングによって、前記第１のＭＩＳトラ
ンジスタおよび前記第２のＭＩＳトランジスタの前記ゲ
ート電極の側壁に前記第１絶縁膜からなるサイドウォー
ルスペーサを形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１絶縁膜の厚さは、前記第２の
間隔の１／２未満であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記第２絶縁膜の厚さによって、前記
第１のＭＩＳトランジスタの前記低濃度半導体領域と前
記高濃度半導体領域とのオフセット量が任意に設定され
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１のＭＩＳトランジスタの前記
低濃度半導体領域と前記高濃度半導体領域とのオフセッ
ト量が、前記第１絶縁膜によって構成されるサイドウォ
ールスペーサのスペーサ長よりも長いことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記第２絶縁膜の厚さは、前記第１絶
縁膜が被覆した前記第２の間隔が埋まる厚さ以上である
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法において、前記第２のＭＩＳトランジスタは情報
蓄積用容量素子と直列に接続されてメモリセルを構成す
るメモリセル選択用ＭＩＳＦＥＴであることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１絶縁膜は窒化シリコン膜であ
り、前記第２絶縁膜は酸化シリコン膜であることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項８】 第１の間隔で配置されたゲート電極を有
する第１のＭＩＳトランジスタ群と、前記第１の間隔に
比して相対的に狭い第２の間隔で配置されたゲート電極
を有する第２のＭＩＳトランジスタ群とを同一の半導体
基板に有する半導体集積回路装置であって、前記第１の
ＭＩＳトランジスタのソース、ドレインは一対の低濃度
半導体領域と一対の高濃度半導体領域とによって構成さ
れ、前記低濃度半導体領域と前記高濃度半導体領域との
オフセット量が、前記第１のＭＩＳトランジスタのゲー
ト電極の側壁に設けられたサイドウォールスペーサのス
ペーサ長よりも長いことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133676A JP2000323681A (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133676A JP2000323681A (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323681A true JP2000323681A (ja) | 2000-11-24 |
Family
ID=15110294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133676A Pending JP2000323681A (ja) | 1999-05-14 | 1999-05-14 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
-
1999
- 1999-05-14 JP JP11133676A patent/JP2000323681A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261171A (ja) * | 2001-03-02 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、および半導体装置 |
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