JP2001156268A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 センスアンプを構成するペアトランジスタの
Ｖｔｈ差を抑えて、リフレッシュ特性の劣化を抑制する
ことのできる技術を提供する。 【解決手段】 ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐからなるペアトランンジス
タのゲート電極５において、活性領域Ｂから素子分離領
域Ａにかけての境界部分におけるゲート長を、活性領域
Ｂにおけるゲート長よりも相対的に長くする。
Ｖｔｈ差を抑えて、リフレッシュ特性の劣化を抑制する
ことのできる技術を提供する。 【解決手段】 ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐからなるペアトランンジス
タのゲート電極５において、活性領域Ｂから素子分離領
域Ａにかけての境界部分におけるゲート長を、活性領域
Ｂにおけるゲート長よりも相対的に長くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）またはメモリ回路と論理回路とが同一半導体基板
に設けられたロジック（Logic ；論理回路）混載形メモ
リを有する半導体集積回路装置に適用して有効な技術に
関するものである。
置に関し、特に、ＤＲＡＭ（Dynamic Random Access Me
mory）またはメモリ回路と論理回路とが同一半導体基板
に設けられたロジック（Logic ；論理回路）混載形メモ
リを有する半導体集積回路装置に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】ＤＲＡＭの周辺回路に設けられるセンス
アンプは、２つのｎチャネル型ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）と
２つのｐチャネル型ＭＩＳＦＥＴとで構成され、各々の
ソースを共通としたペアトランジスタの構造を有してい
る。
アンプは、２つのｎチャネル型ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）と
２つのｐチャネル型ＭＩＳＦＥＴとで構成され、各々の
ソースを共通としたペアトランジスタの構造を有してい
る。
【０００３】なお、例えば培風館発行「超ＬＳＩメモ
リ」平成６年１１月５日発行、伊藤清男著、Ｐ１６２の
図２. ６１には、ＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）センスアンプによって構成された標
準的なセンス系が記載されている。
リ」平成６年１１月５日発行、伊藤清男著、Ｐ１６２の
図２. ６１には、ＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）センスアンプによって構成された標
準的なセンス系が記載されている。
【０００４】
【発明が解決しようとする課題】ＤＲＡＭのリフレッシ
ュ特性は、メモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴの接合電界、およびセンスアンプを構成するペ
アトランジスタのしきい値電圧（Ｖｔｈ）差に起因した
センスアンプの感度の影響を受けて変動する。
ュ特性は、メモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴの接合電界、およびセンスアンプを構成するペ
アトランジスタのしきい値電圧（Ｖｔｈ）差に起因した
センスアンプの感度の影響を受けて変動する。
【０００５】近年、メモリセルの微細化に伴ってメモリ
セル選択用ＭＩＳＦＥＴのゲート長が短くなり、これに
対応して基板濃度が増加している。このため、上記メモ
リセル選択用ＭＩＳＦＥＴの接合電界および上記ペアト
ランジスタのＶｔｈ差が大きくなり、これらの相乗効果
でリフレッシュ特性はますます劣化する傾向にある。
セル選択用ＭＩＳＦＥＴのゲート長が短くなり、これに
対応して基板濃度が増加している。このため、上記メモ
リセル選択用ＭＩＳＦＥＴの接合電界および上記ペアト
ランジスタのＶｔｈ差が大きくなり、これらの相乗効果
でリフレッシュ特性はますます劣化する傾向にある。
【０００６】さらに、高集積が要求される半導体集積回
路装置の素子分離領域には、平坦性がよく、半導体素子
を形成する活性領域の面積の減少を防ぐことのできる溝
型アイソレーションが用いられている。この溝型アイソ
レーションは、素子分離領域となる半導体基板に溝を設
け、これに絶縁膜を埋め込むことにより形成されるが、
微細なＭＩＳＦＥＴでは、溝型アイソレーションに生ず
るリセスによってしきい値電圧が変動するという問題が
顕在化している。
路装置の素子分離領域には、平坦性がよく、半導体素子
を形成する活性領域の面積の減少を防ぐことのできる溝
型アイソレーションが用いられている。この溝型アイソ
レーションは、素子分離領域となる半導体基板に溝を設
け、これに絶縁膜を埋め込むことにより形成されるが、
微細なＭＩＳＦＥＴでは、溝型アイソレーションに生ず
るリセスによってしきい値電圧が変動するという問題が
顕在化している。
【０００７】本発明の目的は、センスアンプを構成する
ペアトランジスタのＶｔｈ差を抑えて、リフレッシュ特
性の劣化を抑制することのできる技術を提供することに
ある。
ペアトランジスタのＶｔｈ差を抑えて、リフレッシュ特
性の劣化を抑制することのできる技術を提供することに
ある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、活性領域から素
子分離領域にかけての境界部分におけるゲート電極のゲ
ート長が、上記ゲート電極の活性領域におけるゲート長
よりも相対的に長いＭＩＳＦＥＴを有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、活性領域から素
子分離領域にかけての境界部分におけるゲート電極のゲ
ート長が、上記ゲート電極の活性領域におけるゲート長
よりも相対的に長いＭＩＳＦＥＴを有するものである。
【００１０】（２）本発明の半導体集積回路装置は、活
性領域から素子分離領域にかけての境界部分におけるゲ
ート電極のゲート長が、上記ゲート電極の活性領域にお
けるゲート長よりも相対的に長いＭＩＳＦＥＴを有して
おり、上記ＭＩＳＦＥＴは、センスアンプを構成するも
のである。
性領域から素子分離領域にかけての境界部分におけるゲ
ート電極のゲート長が、上記ゲート電極の活性領域にお
けるゲート長よりも相対的に長いＭＩＳＦＥＴを有して
おり、上記ＭＩＳＦＥＴは、センスアンプを構成するも
のである。
【００１１】（３）本発明の半導体集積回路装置は、前
記記載の半導体集積回路装置において、活性領域から素
子分離領域にかけての境界部分におけるゲート電極の幅
を、活性領域とゲート電極との合わせ余裕の２倍以上と
するものである。
記記載の半導体集積回路装置において、活性領域から素
子分離領域にかけての境界部分におけるゲート電極の幅
を、活性領域とゲート電極との合わせ余裕の２倍以上と
するものである。
【００１２】（４）本発明の半導体集積回路装置は、前
記記載の半導体集積回路装置において、素子分離領域を
溝型アイソレーションで構成するものである。
記記載の半導体集積回路装置において、素子分離領域を
溝型アイソレーションで構成するものである。
【００１３】（５）本発明の半導体集積回路装置は、前
記記載の半導体集積回路装置において、素子分離領域に
リセスが生じているものである。
記記載の半導体集積回路装置において、素子分離領域に
リセスが生じているものである。
【００１４】（６）本発明の半導体集積回路装置は、前
記（５）記載の半導体集積回路装置において、リセスを
０〜１０ｎｍ程度とするものである。
記（５）記載の半導体集積回路装置において、リセスを
０〜１０ｎｍ程度とするものである。
【００１５】上記した手段によれば、ＭＩＳＦＥＴを構
成するゲート電極の活性領域から素子分離領域にかけて
の境界部分におけるゲート長を、活性領域におけるゲー
ト長よりも相対的に長くすることによって、リセスが生
じた素子分離領域を採用しても、ＭＩＳＦＥＴのしきい
値電圧のばらつきの増加を防ぐことができるので、ＤＲ
ＡＭの周辺回路に設けられるセンスアンプを構成するペ
アトランジスタのＶｔｈ差の増加を抑えることが可能と
なる。
成するゲート電極の活性領域から素子分離領域にかけて
の境界部分におけるゲート長を、活性領域におけるゲー
ト長よりも相対的に長くすることによって、リセスが生
じた素子分離領域を採用しても、ＭＩＳＦＥＴのしきい
値電圧のばらつきの増加を防ぐことができるので、ＤＲ
ＡＭの周辺回路に設けられるセンスアンプを構成するペ
アトランジスタのＶｔｈ差の増加を抑えることが可能と
なる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１は、本発明の一実施の形態であるセン
スアンプを構成するペアトランジスタ（ｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）の活性領
域およびゲート電極の平面図を示し、図２は、前記図１
のII−II線における半導体基板の要部断面図を示す。な
お、実施の形態を説明するための全図において同一機能
を有するものは同一の符号を付し、その繰り返しの説明
は省略する。図中、ＱｎおよびＱｐはそれぞれｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを示
す。
スアンプを構成するペアトランジスタ（ｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）の活性領
域およびゲート電極の平面図を示し、図２は、前記図１
のII−II線における半導体基板の要部断面図を示す。な
お、実施の形態を説明するための全図において同一機能
を有するものは同一の符号を付し、その繰り返しの説明
は省略する。図中、ＱｎおよびＱｐはそれぞれｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを示
す。
【００１８】ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐは、溝型アイソレーションに
よって構成された素子分離領域Ａに囲まれた活性領域Ｂ
に形成されている。この溝型アイソレーションは、図２
に示すように、半導体基板１の素子分離領域Ａに溝２を
設け、これに絶縁膜３を埋め込むことにより形成される
が、上記絶縁膜３の表面は活性領域Ｂの半導体基板１の
表面より０〜１０ｎｍ程度低く、リセスが生じている。
ャネル型ＭＩＳＦＥＴＱｐは、溝型アイソレーションに
よって構成された素子分離領域Ａに囲まれた活性領域Ｂ
に形成されている。この溝型アイソレーションは、図２
に示すように、半導体基板１の素子分離領域Ａに溝２を
設け、これに絶縁膜３を埋め込むことにより形成される
が、上記絶縁膜３の表面は活性領域Ｂの半導体基板１の
表面より０〜１０ｎｍ程度低く、リセスが生じている。
【００１９】さらに、半導体基板１の表面には、酸化シ
リコン膜によって構成されるゲート絶縁膜４が形成され
ており、このゲート絶縁膜４の上層には、例えばｎ型の
不純物が導入された多結晶シリコン膜によって構成され
るゲート電極５が形成されている。
リコン膜によって構成されるゲート絶縁膜４が形成され
ており、このゲート絶縁膜４の上層には、例えばｎ型の
不純物が導入された多結晶シリコン膜によって構成され
るゲート電極５が形成されている。
【００２０】ここで、ｎチャネル型ＭＩＳＦＥＴＱｎの
ゲート電極５において、活性領域Ｂから素子分離領域Ａ
にかけての境界部分におけるゲート電極５ａのゲート長
は、活性領域Ｂにおけるゲート電極５ｂのゲート長より
も相対的に長く設けられており、例えば、ゲート電極５
ａのゲート長の平均値は約0.４４μｍ程度、ゲート電極
５ｂのゲート長の平均値は約0.４μｍ程度である。
ゲート電極５において、活性領域Ｂから素子分離領域Ａ
にかけての境界部分におけるゲート電極５ａのゲート長
は、活性領域Ｂにおけるゲート電極５ｂのゲート長より
も相対的に長く設けられており、例えば、ゲート電極５
ａのゲート長の平均値は約0.４４μｍ程度、ゲート電極
５ｂのゲート長の平均値は約0.４μｍ程度である。
【００２１】同様に、ｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極５において、活性領域Ｂから素子分離領域Ａ
にかけての境界部分におけるゲート電極５ａのゲート長
は、活性領域Ｂにおけるゲート電極５ｂのゲート長より
も相対的に長く設けられており、例えば、ゲート電極５
ａのゲート長の平均値は約0.４４μｍ程度、ゲート電極
５ｂのゲート長の平均値は約0.４μｍ程度である。
ゲート電極５において、活性領域Ｂから素子分離領域Ａ
にかけての境界部分におけるゲート電極５ａのゲート長
は、活性領域Ｂにおけるゲート電極５ｂのゲート長より
も相対的に長く設けられており、例えば、ゲート電極５
ａのゲート長の平均値は約0.４４μｍ程度、ゲート電極
５ｂのゲート長の平均値は約0.４μｍ程度である。
【００２２】なお、活性領域Ｂとゲート電極５との合わ
せずれ（３σ）を0.０６μｍとすると、活性領域Ｂから
素子分離領域Ａにかけての境界部分におけるゲート電極
５ａの幅（Ｗ）は、活性領域Ｂとゲート電極５との合わ
せ余裕を考慮して0.１２μｍ（＝0.０６μｍ×２）以上
としている。
せずれ（３σ）を0.０６μｍとすると、活性領域Ｂから
素子分離領域Ａにかけての境界部分におけるゲート電極
５ａの幅（Ｗ）は、活性領域Ｂとゲート電極５との合わ
せ余裕を考慮して0.１２μｍ（＝0.０６μｍ×２）以上
としている。
【００２３】図３は、ＭＩＳＦＥＴにおけるしきい値電
圧（Ｖｔｈ）とゲート長（Ｌｇ）との関係を示す。素子
分離領域の溝型アイソレーションを構成する溝に埋め込
まれた絶縁膜の表面が、活性領域の半導体基板の表面よ
り低くなるリセスが生じると、リセスが生じていない場
合と比してＭＩＳＦＥＴのしきい値電圧は相対的に低く
なり、さらに短チャネル現象が顕著となる。
圧（Ｖｔｈ）とゲート長（Ｌｇ）との関係を示す。素子
分離領域の溝型アイソレーションを構成する溝に埋め込
まれた絶縁膜の表面が、活性領域の半導体基板の表面よ
り低くなるリセスが生じると、リセスが生じていない場
合と比してＭＩＳＦＥＴのしきい値電圧は相対的に低く
なり、さらに短チャネル現象が顕著となる。
【００２４】すなわち、ゲート長の平均値が0.４μｍで
は、ゲート長の加工ばらつきは１０％程度であることか
ら、リセスが生じた素子分離領域の場合のしきい値電圧
のばらつきは約１００ｍＶ程度となり、リセスが生じな
い素子分離領域の場合のしきい値電圧のばらつきである
約４０ｍＶ程度の２倍以上となる。
は、ゲート長の加工ばらつきは１０％程度であることか
ら、リセスが生じた素子分離領域の場合のしきい値電圧
のばらつきは約１００ｍＶ程度となり、リセスが生じな
い素子分離領域の場合のしきい値電圧のばらつきである
約４０ｍＶ程度の２倍以上となる。
【００２５】しかしながら、本実施の形態では、活性領
域から素子分離領域にかけての境界部分におけるゲート
電極のゲート長を、活性領域におけるゲート電極のゲー
ト長よりも相対的に太くしており、例えばその平均値を
0.４４μｍとすると、リセスが生じた素子分離領域の場
合でも、上記境界部分におけるしきい値電圧のばらつき
は約３０ｍＶとなり、しきい値電圧のばらつきを小さく
抑えることができる。従って、リセスが生じた溝型アイ
ソレーションを素子分離領域に採用しても、活性領域で
のしきい値電圧のばらつきは約４０ｍＶ、活性領域から
素子分離領域にかけての境界部分でのしきい値電圧のば
らつきは約３０ｍＶとなるので、ＭＩＳＦＥＴとしての
しきい値電圧のばらつきは、リセスが生じない素子分離
領域の場合とほぼ同程度の値となる。
域から素子分離領域にかけての境界部分におけるゲート
電極のゲート長を、活性領域におけるゲート電極のゲー
ト長よりも相対的に太くしており、例えばその平均値を
0.４４μｍとすると、リセスが生じた素子分離領域の場
合でも、上記境界部分におけるしきい値電圧のばらつき
は約３０ｍＶとなり、しきい値電圧のばらつきを小さく
抑えることができる。従って、リセスが生じた溝型アイ
ソレーションを素子分離領域に採用しても、活性領域で
のしきい値電圧のばらつきは約４０ｍＶ、活性領域から
素子分離領域にかけての境界部分でのしきい値電圧のば
らつきは約３０ｍＶとなるので、ＭＩＳＦＥＴとしての
しきい値電圧のばらつきは、リセスが生じない素子分離
領域の場合とほぼ同程度の値となる。
【００２６】図４は、情報蓄積用容量素子に蓄積された
蓄積電荷量の経時変化およびワード線をオン状態にした
時に得られるビット線に現われる信号電圧の経時変化を
示す。ここで、経時時間とは、情報蓄積用容量素子に情
報を書き込み、ワード線をオフにした時からオンにする
時までの時間であって、ペアトランジスタのＶｔｈ差と
信号電圧とが一致する時間が情報保持時間に対応する。
図中、実線は、接合電界が小さい場合の蓄積電荷量およ
び信号電圧の経時変化を示し、点線は、接合電界が大き
い場合の蓄積電荷量および信号電圧の経時変化を示す。
蓄積電荷量の経時変化およびワード線をオン状態にした
時に得られるビット線に現われる信号電圧の経時変化を
示す。ここで、経時時間とは、情報蓄積用容量素子に情
報を書き込み、ワード線をオフにした時からオンにする
時までの時間であって、ペアトランジスタのＶｔｈ差と
信号電圧とが一致する時間が情報保持時間に対応する。
図中、実線は、接合電界が小さい場合の蓄積電荷量およ
び信号電圧の経時変化を示し、点線は、接合電界が大き
い場合の蓄積電荷量および信号電圧の経時変化を示す。
【００２７】Ｖｔｈ差がそのままセンスアンプの感度と
なる場合、例えば接合電界が大きい時には、ペアトラン
ジスタのＶｔｈ差が約４０ｍＶでの情報保持時間は３０
０ｍｓであるが、Ｖｔｈ差が約１００ｍＶでの情報保持
時間は約１５０ｍｓとなり、Ｖｔｈ差が増加するに従っ
て、情報保持時間は短くなることがわかる。
なる場合、例えば接合電界が大きい時には、ペアトラン
ジスタのＶｔｈ差が約４０ｍＶでの情報保持時間は３０
０ｍｓであるが、Ｖｔｈ差が約１００ｍＶでの情報保持
時間は約１５０ｍｓとなり、Ｖｔｈ差が増加するに従っ
て、情報保持時間は短くなることがわかる。
【００２８】従って、本実施の形態のペアトランジスタ
では、リセスが生じた素子分離領域を採用しても、ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
の各々のしきい値電圧のばらつきを、リセスが生じてい
ない素子分離領域の場合とほぼ同程度とすることができ
るので、リセスに起因するペアトランジスタのＶｔｈ差
の増加を防いで、情報保持時間の低下を抑えることがで
きる。
では、リセスが生じた素子分離領域を採用しても、ｎチ
ャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ
の各々のしきい値電圧のばらつきを、リセスが生じてい
ない素子分離領域の場合とほぼ同程度とすることができ
るので、リセスに起因するペアトランジスタのＶｔｈ差
の増加を防いで、情報保持時間の低下を抑えることがで
きる。
【００２９】さらに、例えば半導体基板の基板濃度が高
くなり接合電界が大きくなるに従って、点線で示すよう
に、蓄積電荷量は急激に減少する。このため、信号電圧
も急激に減少し、情報保持時間も短くなる。しかしなが
ら、ペアトランジスタのＶｔｈ差を小さく抑えることに
より、情報保持時間の低下もある程度抑えることが可能
となる。
くなり接合電界が大きくなるに従って、点線で示すよう
に、蓄積電荷量は急激に減少する。このため、信号電圧
も急激に減少し、情報保持時間も短くなる。しかしなが
ら、ペアトランジスタのＶｔｈ差を小さく抑えることに
より、情報保持時間の低下もある程度抑えることが可能
となる。
【００３０】次に、本実施の形態を適用したＤＲＡＭの
製造方法を図５〜図１１を用いて工程順に説明する。Ｑ
ｓはメモリアレイに形成されたメモリセル選択用ＭＩＳ
ＦＥＴであり、ＱｎおよびＱｐはそれぞれ周辺回路に形
成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴを示す。
製造方法を図５〜図１１を用いて工程順に説明する。Ｑ
ｓはメモリアレイに形成されたメモリセル選択用ＭＩＳ
ＦＥＴであり、ＱｎおよびＱｐはそれぞれ周辺回路に形
成されたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴを示す。
【００３１】まず、図５に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１１に酸化シリコン膜によ
って構成される素子分離用絶縁膜１２を形成する。次い
で、メモリアレイの半導体基板１１にｎ型不純物、例え
ばリン（Ｐ）をイオン打ち込みしてｎ型の埋め込みウエ
ル１３を形成し、メモリアレイと周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ型不純
物、例えばボロン（Ｂ）をイオン打ち込みしてｐ型ウエ
ル１４を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えば
ボロンをイオン打ち込みしてｎ型ウエル１５を形成す
る。
１０Ωｃｍ程度の半導体基板１１に酸化シリコン膜によ
って構成される素子分離用絶縁膜１２を形成する。次い
で、メモリアレイの半導体基板１１にｎ型不純物、例え
ばリン（Ｐ）をイオン打ち込みしてｎ型の埋め込みウエ
ル１３を形成し、メモリアレイと周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ型不純
物、例えばボロン（Ｂ）をイオン打ち込みしてｐ型ウエ
ル１４を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えば
ボロンをイオン打ち込みしてｎ型ウエル１５を形成す
る。
【００３２】上記不純物イオンを半導体基板１１に注入
した後、不純物イオンの活性化、半導体基板１１に生じ
た結晶欠陥の回復または最適な不純物濃度分布を得るな
どのために、半導体基板１１に１０００℃で約３０分の
熱処理が施される。
した後、不純物イオンの活性化、半導体基板１１に生じ
た結晶欠陥の回復または最適な不純物濃度分布を得るな
どのために、半導体基板１１に１０００℃で約３０分の
熱処理が施される。
【００３３】次いで、図示はしないが、メモリアレイの
メモリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのしきい値電圧を調整するためにｐ型不純物、例
えばボロンイオンをｐ型ウエル１４およびｎ型ウエル１
５に注入する。
メモリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのしきい値電圧を調整するためにｐ型不純物、例
えばボロンイオンをｐ型ウエル１４およびｎ型ウエル１
５に注入する。
【００３４】次に、図６に示すように、ｐ型ウエル１４
およびｎ型ウエル１５の各表面に、水素燃焼方式を用い
て約７ｎｍの厚さの清浄なゲート絶縁膜１６を形成した
後、半導体基板１１上にｎ型不純物、例えばリンを添加
した約５０ｎｍの厚さの多結晶シリコン膜、約１２０ｎ
ｍの厚さのタングステンシリサイド膜および約２００ｎ
ｍの厚さの窒化シリコン膜１７を順次堆積する。次い
で、フォトレジストパターン１８をマスクとしてこれら
の膜を加工することによって、タングステンシリサイド
膜と多結晶シリコン膜とからなるゲート電極１９を形成
する。
およびｎ型ウエル１５の各表面に、水素燃焼方式を用い
て約７ｎｍの厚さの清浄なゲート絶縁膜１６を形成した
後、半導体基板１１上にｎ型不純物、例えばリンを添加
した約５０ｎｍの厚さの多結晶シリコン膜、約１２０ｎ
ｍの厚さのタングステンシリサイド膜および約２００ｎ
ｍの厚さの窒化シリコン膜１７を順次堆積する。次い
で、フォトレジストパターン１８をマスクとしてこれら
の膜を加工することによって、タングステンシリサイド
膜と多結晶シリコン膜とからなるゲート電極１９を形成
する。
【００３５】ここで、周辺回路に設けられたセンスアン
プを構成するペアトランジスタでは、前述したように、
例えばゲート電極１９の活性領域におけるゲート長を約
0.４μｍ程度とし、活性領域から素子分離領域にかけて
の境界部分におけるゲート長を約0.４４μｍ程度とす
る。これにより、ペアトランジスタのＶｔｈ差を約４０
ｍＶに抑えることができる。
プを構成するペアトランジスタでは、前述したように、
例えばゲート電極１９の活性領域におけるゲート長を約
0.４μｍ程度とし、活性領域から素子分離領域にかけて
の境界部分におけるゲート長を約0.４４μｍ程度とす
る。これにより、ペアトランジスタのＶｔｈ差を約４０
ｍＶに抑えることができる。
【００３６】次に、図７に示すように、フォトレジスト
パターン１８を除去した後、メモリアレイのｐ型ウエル
１４および周辺回路のｐ型ウエル１４にｎ型不純物、例
えばリンイオンを注入することによってｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ- 型半導体領域２０ａを形成し、さ
らに、周辺回路のｎ型ウエル１５にｐ型不純物、例えば
ボロンイオンを注入することによってｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ- 型半導体領域２１ａを形成する。そ
の後、半導体基板１１に９５０℃で約２０秒の熱処理を
施す。
パターン１８を除去した後、メモリアレイのｐ型ウエル
１４および周辺回路のｐ型ウエル１４にｎ型不純物、例
えばリンイオンを注入することによってｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ- 型半導体領域２０ａを形成し、さ
らに、周辺回路のｎ型ウエル１５にｐ型不純物、例えば
ボロンイオンを注入することによってｐチャネル型ＭＩ
ＳＦＥＴＱｐのｐ- 型半導体領域２１ａを形成する。そ
の後、半導体基板１１に９５０℃で約２０秒の熱処理を
施す。
【００３７】次いで、半導体基板１１上にＣＶＤ（Chem
ical Vapor Deposition ）法によって約４０ｎｍの厚さ
の窒化シリコン膜を堆積した後、この窒化シリコン膜を
異方性エッチングすることによって、窒化シリコン膜１
７およびゲート電極１９の側壁にサイドウォールスペー
サ２２を形成する。
ical Vapor Deposition ）法によって約４０ｎｍの厚さ
の窒化シリコン膜を堆積した後、この窒化シリコン膜を
異方性エッチングすることによって、窒化シリコン膜１
７およびゲート電極１９の側壁にサイドウォールスペー
サ２２を形成する。
【００３８】次に、図８に示すように、周辺回路のｐ型
ウエル１４にｎ型不純物、例えば砒素（Ａｓ）イオンを
注入することによってｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+型半導体領域２０ｂを形成し、周辺回路のｎ型ウエ
ル１５にｐ型不純物、例えばボロンイオンを注入するこ
とによってｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域２１ｂを形成する。その後、半導体基板１１に８
００℃で約６０秒の熱処理を施す。
ウエル１４にｎ型不純物、例えば砒素（Ａｓ）イオンを
注入することによってｎチャネル型ＭＩＳＦＥＴＱｎの
ｎ+型半導体領域２０ｂを形成し、周辺回路のｎ型ウエ
ル１５にｐ型不純物、例えばボロンイオンを注入するこ
とによってｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導
体領域２１ｂを形成する。その後、半導体基板１１に８
００℃で約６０秒の熱処理を施す。
【００３９】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。
【００４０】次に、半導体基板１１上に酸化シリコン膜
を堆積した後、この酸化シリコン膜の表面を化学的機械
研磨（Chemical Mechanical Polishing ；ＣＭＰ）法で
研磨してその表面を平坦化することにより、酸化シリコ
ン膜によって構成される層間絶縁膜２３を形成する。上
記酸化シリコン膜は、例えばオゾン（Ｏ3 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法によって堆積される。
を堆積した後、この酸化シリコン膜の表面を化学的機械
研磨（Chemical Mechanical Polishing ；ＣＭＰ）法で
研磨してその表面を平坦化することにより、酸化シリコ
ン膜によって構成される層間絶縁膜２３を形成する。上
記酸化シリコン膜は、例えばオゾン（Ｏ3 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法によって堆積される。
【００４１】次いで、フォトレジストパターンをマスク
としたドライエッチングで前記層間絶縁膜２３およびゲ
ート絶縁膜１６と同一層の絶縁膜を順次除去することに
よって、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
- 型半導体領域２０ａに達するコンタクトホール２４ａ
を形成し、他方のｎ- 型半導体領域２０ａに達するコン
タクトホール２４ｂを形成する。
としたドライエッチングで前記層間絶縁膜２３およびゲ
ート絶縁膜１６と同一層の絶縁膜を順次除去することに
よって、メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
- 型半導体領域２０ａに達するコンタクトホール２４ａ
を形成し、他方のｎ- 型半導体領域２０ａに達するコン
タクトホール２４ｂを形成する。
【００４２】このエッチングは、サイドウォールスペー
サ２２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極１９の側壁に上記窒化シリコン膜が残るよ
うにする。これにより、フォトリソグラフィの解像限界
以下の微細な径を有するコンタクトホール２４ａ，２４
ｂがメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極１
９に対して自己整合で形成される。
サ２２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極１９の側壁に上記窒化シリコン膜が残るよ
うにする。これにより、フォトリソグラフィの解像限界
以下の微細な径を有するコンタクトホール２４ａ，２４
ｂがメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極１
９に対して自己整合で形成される。
【００４３】次いで、コンタクトホール２４ａ，２４ｂ
の内部にプラグ２５ａ，２５ｂをそれぞれ形成する。プ
ラグ２５ａ，２５ｂは、層間絶縁膜２３の上層にｎ型不
純物、例えばリンを１×１０20ｃｍ-3程度添加した多結
晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリ
コン膜の表面をＣＶＤ法で研磨し、コンタクトホール２
４ａ，２４ｂの内部に多結晶シリコン膜を残すことによ
って形成する。
の内部にプラグ２５ａ，２５ｂをそれぞれ形成する。プ
ラグ２５ａ，２５ｂは、層間絶縁膜２３の上層にｎ型不
純物、例えばリンを１×１０20ｃｍ-3程度添加した多結
晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリ
コン膜の表面をＣＶＤ法で研磨し、コンタクトホール２
４ａ，２４ｂの内部に多結晶シリコン膜を残すことによ
って形成する。
【００４４】その後、半導体基板１１に８００℃で約３
０分の熱処理を施す。この熱処理によって、プラグ２５
ａ，２５ｂを構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２４ａ，２４ｂの底部からメモリセ
ル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域２０ａに
拡散し、高濃度なｎ+ 型半導体領域２０ｃが形成され
る。
０分の熱処理を施す。この熱処理によって、プラグ２５
ａ，２５ｂを構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２４ａ，２４ｂの底部からメモリセ
ル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域２０ａに
拡散し、高濃度なｎ+ 型半導体領域２０ｃが形成され
る。
【００４５】次に、図９に示すように、層間絶縁膜２３
の上層に酸化シリコン膜２６を堆積する。酸化シリコン
膜２６は、例えばＯ3 とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。
の上層に酸化シリコン膜２６を堆積する。酸化シリコン
膜２６は、例えばＯ3 とＴＥＯＳとをソースガスに用い
たプラズマＣＶＤ法によって堆積する。
【００４６】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール２４ａ上
の酸化シリコン膜２６を除去してコンタクトホール２７
ａを形成し、プラグ２５ａの表面を露出させる。同時
に、周辺回路の酸化シリコン膜２６、層間絶縁膜２３お
よびゲート絶縁膜１６と同一層の絶縁膜を順次除去する
ことによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域２０ｂに達するコンタクトホール２７ｂを形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領
域２１ｂに達するコンタクトホール２７ｃを形成する。
したドライエッチングで前記コンタクトホール２４ａ上
の酸化シリコン膜２６を除去してコンタクトホール２７
ａを形成し、プラグ２５ａの表面を露出させる。同時
に、周辺回路の酸化シリコン膜２６、層間絶縁膜２３お
よびゲート絶縁膜１６と同一層の絶縁膜を順次除去する
ことによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型
半導体領域２０ｂに達するコンタクトホール２７ｂを形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領
域２１ｂに達するコンタクトホール２７ｃを形成する。
【００４７】次に、コンタクトホール２７ａを通してプ
ラグ２５ａに接するメモリアレイのビット線ＢＬと、コ
ンタクトホール２７ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ+ 型半導体領域２０ｂに接する第１層配線２
８と、コンタクトホール２７ｃを通してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ+ 型半導体領域２１ｂに接する第１
配線層２８とを形成する。ビット線ＢＬおよび第１層配
線２８は、酸化シリコン膜２６の上層に導電膜を堆積し
た後、フォトレジストパターンをマスクとして上記導電
膜を加工することにより形成される。
ラグ２５ａに接するメモリアレイのビット線ＢＬと、コ
ンタクトホール２７ｂを通してｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ+ 型半導体領域２０ｂに接する第１層配線２
８と、コンタクトホール２７ｃを通してｐチャネル型Ｍ
ＩＳＦＥＴＱｐのｐ+ 型半導体領域２１ｂに接する第１
配線層２８とを形成する。ビット線ＢＬおよび第１層配
線２８は、酸化シリコン膜２６の上層に導電膜を堆積し
た後、フォトレジストパターンをマスクとして上記導電
膜を加工することにより形成される。
【００４８】次に、図１０に示すように、上記ビット線
ＢＬおよび第１層配線２８の上層に酸化シリコン膜を堆
積した後、この酸化シリコン膜の表面をＣＶＰ法で研磨
してその表面を平坦化し、層間絶縁膜２９を形成する。
次いで、フォトレジストパターンをマスクとしたドライ
エッチングでプラグ２５ｂ上の層間絶縁膜２９および酸
化シリコン膜２６を順次除去して、プラグ２５ｂに達す
るスルーホール３０を形成する。
ＢＬおよび第１層配線２８の上層に酸化シリコン膜を堆
積した後、この酸化シリコン膜の表面をＣＶＰ法で研磨
してその表面を平坦化し、層間絶縁膜２９を形成する。
次いで、フォトレジストパターンをマスクとしたドライ
エッチングでプラグ２５ｂ上の層間絶縁膜２９および酸
化シリコン膜２６を順次除去して、プラグ２５ｂに達す
るスルーホール３０を形成する。
【００４９】この後、図１１に示すように、層間絶縁膜
２９の上層にｎ型不純物、例えばリンを１×１０20ｃｍ
-3程度添加した多結晶シリコン膜を堆積した後、フォト
レジストパターンをマスクとしたドライエッチングでこ
の多結晶シリコン膜を加工し、情報蓄積用容量素子Ｃの
蓄積電極３１を形成する。次に、蓄積電極３１の表面を
窒化または酸窒化処理した後、酸化タンタル膜を堆積
し、次いでこの酸化タンタル膜に熱処理を施して酸化タ
ンタル膜を結晶化して容量絶縁膜３２を形成する。この
後、チタンナイトライド膜を堆積した後、これをパター
ニングし、プレート電極３３を形成して、ＤＲＡＭが形
成される。
２９の上層にｎ型不純物、例えばリンを１×１０20ｃｍ
-3程度添加した多結晶シリコン膜を堆積した後、フォト
レジストパターンをマスクとしたドライエッチングでこ
の多結晶シリコン膜を加工し、情報蓄積用容量素子Ｃの
蓄積電極３１を形成する。次に、蓄積電極３１の表面を
窒化または酸窒化処理した後、酸化タンタル膜を堆積
し、次いでこの酸化タンタル膜に熱処理を施して酸化タ
ンタル膜を結晶化して容量絶縁膜３２を形成する。この
後、チタンナイトライド膜を堆積した後、これをパター
ニングし、プレート電極３３を形成して、ＤＲＡＭが形
成される。
【００５０】このように、本実施の形態によれば、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐからなるペアトランジスタにおいて、活性領域
Ｂから素子分離領域Ａにかけての境界部分におけるゲー
ト電極５ａのゲート長を、活性領域におけるゲート電極
５ｂのゲート長よりも相対的に長くすることにより、素
子分離領域Ａにリセスが生じても、ｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの各々
のしきい値電圧のばらつきの増加を防ぐことができるの
で、ペアトランジスタのＶｔｈ差の増加が抑えられてセ
ンスアンプの感度を高めることができる。これによっ
て、センスアンプの感度低下に起因するＤＲＡＭのリフ
レッシュ特性の劣化を抑制することができる。
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐからなるペアトランジスタにおいて、活性領域
Ｂから素子分離領域Ａにかけての境界部分におけるゲー
ト電極５ａのゲート長を、活性領域におけるゲート電極
５ｂのゲート長よりも相対的に長くすることにより、素
子分離領域Ａにリセスが生じても、ｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの各々
のしきい値電圧のばらつきの増加を防ぐことができるの
で、ペアトランジスタのＶｔｈ差の増加が抑えられてセ
ンスアンプの感度を高めることができる。これによっ
て、センスアンプの感度低下に起因するＤＲＡＭのリフ
レッシュ特性の劣化を抑制することができる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】本発明によれば、素子分離領域でリセスが
生じても、ＭＩＳＦＥＴのしきい値電圧のばらつきの増
加を防ぐことができる。これによって、ＤＲＡＭの周辺
回路に設けられたセンスアンプを構成するペアトランジ
スタのＶｔｈ差の増加が抑えられるので、センスアンプ
の感度が高められて、ＤＲＡＭのリフレッシュ特性の劣
化を抑制することができる。
生じても、ＭＩＳＦＥＴのしきい値電圧のばらつきの増
加を防ぐことができる。これによって、ＤＲＡＭの周辺
回路に設けられたセンスアンプを構成するペアトランジ
スタのＶｔｈ差の増加が抑えられるので、センスアンプ
の感度が高められて、ＤＲＡＭのリフレッシュ特性の劣
化を抑制することができる。
【図１】本発明の一実施の形態であるペアトランジスタ
のゲート電極を示す半導体基板の要部平面図である。
のゲート電極を示す半導体基板の要部平面図である。
【図２】図１のII−II線におけるペアトランジスタのゲ
ート電極を示す半導体基板の要部断面図である。
ート電極を示す半導体基板の要部断面図である。
【図３】ＭＩＳＦＥＴのしきい値電圧とゲート長との関
係を示すグラフ図である。
係を示すグラフ図である。
【図４】メモリセルの情報蓄積用容量素子に蓄えられる
蓄積電荷量、およびワード線をオン状態にした時に得ら
れるビット線に現われる信号電圧の経時変化を示すグラ
フ図である。
蓄積電荷量、およびワード線をオン状態にした時に得ら
れるビット線に現われる信号電圧の経時変化を示すグラ
フ図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を示す半導体基板の要部断面図である。
法の一例を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を示す半導体基板の要部断面図である。
法の一例を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を示す半導体基板の要部断面図である。
法の一例を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を示す半導体基板の要部断面図である。
法の一例を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を示す半導体基板の要部断面図である。
法の一例を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を示す半導体基板の要部断面図である。
方法の一例を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を示す半導体基板の要部断面図である。
方法の一例を示す半導体基板の要部断面図である。
１ 半導体基板 ２ 溝 ３ 絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ５ａ ゲート電極 ５ｂ ゲート電極 １１ 半導体基板 １２ 素子分離用絶縁膜 １３ 埋め込みウエル １４ ｐ型ウエル １５ ｎ型ウエル １６ ゲート絶縁膜 １７ 窒化シリコン膜 １８ フォトレジストパターン １９ ゲート電極 ２０ａ ｎ- 型半導体領域 ２０ｂ ｎ+ 型半導体領域 ２０ｃ ｎ+ 型半導体領域 ２１ａ ｐ- 型半導体領域 ２１ｂ ｐ+ 型半導体領域 ２２ サイドウォールスペーサ ２３ 層間絶縁膜 ２４ａ コンタクトホール ２４ｂ コンタクトホール ２５ａ プラグ ２５ｂ プラグ ２６ 酸化シリコン膜 ２７ａ コンタクトホール ２７ｂ コンタクトホール ２７ｃ コンタクトホール ２８ 第１層配線 ２９ 層間絶縁膜 ３０ スルーホール ３１ 蓄積電極 ３２ 容量絶縁膜 ３３ プレート電極 Ａ 素子分離領域 Ｂ 活性領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＢＬ ビット線 Ｃ 情報蓄積用容量素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F048 AB01 AB10 AC03 BA01 BB01 BB06 BB08 BB12 BB14 BC06 DA27 DB04 DB06 5F083 AD42 AD48 GA30 JA05 JA06 JA32 JA35 JA40 JA53 JA56 LA03 MA03 MA06 MA20 NA01 PR03 PR21 PR29 PR33 PR36 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA12
Claims (6)
- 【請求項１】 活性領域から素子分離領域にかけての境
界部分におけるゲート電極のゲート長が、前記ゲート電
極の活性領域におけるゲート長よりも相対的に長いＭＩ
Ｓトランジスタを有することを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ＭＩＳトランジスタは、センスアンプを構成
することを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、活性領域から素子分離領域にかけての境
界部分における前記ゲート電極の幅は、前記活性領域と
前記ゲート電極との合わせ余裕の２倍以上であることを
特徴とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、前記素子分離領域は、溝型アイソレ
ーションで構成されることを特徴とする半導体集積回路
装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置において、前記素子分離領域にリセス
が生じていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、前記リセスは、０〜１０ｎｍ程度であることを特
徴とする半導体集積回路装置。
Priority Applications (1)
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|---|---|---|---|
| JP33416699A JP2001156268A (ja) | 1999-11-25 | 1999-11-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33416699A JP2001156268A (ja) | 1999-11-25 | 1999-11-25 | 半導体集積回路装置 |
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|---|---|
| JP2001156268A true JP2001156268A (ja) | 2001-06-08 |
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ID=18274288
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- 1999-11-25 JP JP33416699A patent/JP2001156268A/ja active Pending
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