KR100573609B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

MISFET의 게이트전극은 소자분리 홈에 의해 주위가 규정된 액티브영역의 기판 상에 형성되며, 액티브영역을 횡단하여 그 일단에서 타단에 연장하고 있다. 이 게이트전극은 액티브영역과 소자분리 홈과의 경계영역에서의 게이트 길이가 액티브영역의 중앙부에서의 게이트 길이보다도 크고, 전체로서 H형의 평면패턴으로 구성되어 있다. 또, 이 게이트전극은 액티브영역과 소자분리 홈과의 경계영역의 게이트 길이방향에 따른 한변의 전체와 게이트 폭방향에 따른 두변의 일부를 덮고 있다.
상기 MISFET는 각각 전기적으로 독립한 웰에 형성되며, 또 직렬로 접속되어 기준전압 발생회로의 일부를 구성한다.
MISFET, 액티브영역, 기준전압 발생회로, 소자분리 홈, 산화실리콘막, 질화실리콘막

Description

반도체 집적회로장치 및 그 제조방법{A semiconductor integrated circuit device and a method of manufacturing thereof}
도 1은 본 발명의 일실시형태인 SRAM이 형성된 반도체칩의 블럭도,
도 2는 본 발명의 일실시형태인 SRAM의 기준전압 발생회로를 나타내는 회로도,
도 3의 (a)는 도 2에 나타내는 기준전압 발생회로의 일부를 구성하는 인핸스먼트형 MISFET의 게이트전극 패턴을 나타내는 평면도, (b)는 (a)의 B - B선에 따른 단면도,
도 4의 (a)는 본 발명의 일실시형태인 SRAM의 입출력회로 또는 논리회로를 구성하는 MISFET의 게이트전극 패턴을 나타내는 평면도, (b)는 (a)의 B - B선에 따른 단면도,
도 5는 본 발명의 일실시형태인 SRAM의 메모리셀의 등가회로도,
도 6은 본 발명의 일실시형태인 SRAM의 메모리셀을 구성하는 MISFET의 게이트전극 패턴을 나타내는 평면도,
도 7은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 8은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 9는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 10은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 11은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 12는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 13은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 14는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 15는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 16은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 17은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 18은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 19는 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 20은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 21은 본 발명의 일실시형태인 SRAM의 제조방법을 나타내는 기판의 주요부 단면도,
도 22는 본 발명의 다른 실시형태인 기준전압 발생회로의 일부를 구성하는 MISFET의 게이트전극 패턴을 나타내는 평면도이다.
본 발명은, 반도체 집적회로장치 및 그 제조기술에 관한 것으로서, 특히 미세화된 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 문턱치 전압의 편차를 저감하는 기술에 관한 것이다.
반도체 기판에 형성한 홈의 내부에 산화실리콘막 등의 절연막을 매립하는 것에 의해 형성되는 소자분리 홈은, (a)소자분리 간격을 축소할 수 있으며, (b)소자분리 막두께의 제어가 용이하며, 필드 반전전압의 설정이 쉽고, (c)홈내의 측벽과 저부에서 불순물을 주입함으로써, 반전방지층을 소자용의 확산층이나 채널영역에서 분리할 수 있으므로, 서브드레시홀드 특성의 확보, 접합리크, 백게이트 효과의 저 감에 대해서도 유리하는 등, 종래의 선택산화(Local Oxidization of Silicon ; LOCOS)법에 의해 형성되는 필드절연막에 비해 뛰어난 이점을 구비하고 있다.
반도체 기판(이하, 단지 기판이라고 함)에 소자분리 홈을 형성하기 위해서는, 예를 들면 우선, 질화실리콘막을 마스크로 하여 기판을 에칭함으로써, 소자분리 영역의 기판에 홈을 형성한다. 이어서, 기판 상에 산화실리콘막을 퇴적하여 홈의 내부에 산화실리콘막을 매립한 후, 화학기계연마(Chemical Mechanical Polishing ; CMP)법을 이용하여 홈의 외부의 불필요한 산화실리콘막을 제거하는 방법이 이용된다.
이러한 종류의 기술에 대해서는, 예를 들면 1997. Symposium on VLSI Tech. Digest of Tech. Papers pp.121-122에 기재되어 있다.
그러나, 상기한 바와 같은 방법으로 소자분리 홈을 형성한 기판 상에 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트전극을 형성하면, 소자분리 홈과 접하는 액티브영역의 단부에서 문턱치전압(Vth)이 국소적으로 저하하고, 낮은 게이트전압(Vg)에서 채널이 반전하여 드레인전류가 흘러버리는 현상(킹크(kink)특성 또는 험프(hump)특성 등이라고 한다)이 발생한다고 하는 문제가 지적되고 있다.
상기한 문턱치 전압의 저하는, 액티브영역의 기판에 도입된 문턱치전압 제어용의 불순물의 일부가 제조공정중의 열처리에 의해 소자분리 홈 내의 산화실리콘막 중에 확산하고, 액티브영역의 단부에서 상기 불순물의 농도가 저하하거나, 제조공정 중에 발생한 소자분리 홈의 단부에서의 산화실리콘막의 막두께 감소(recess)에 기인하여 액티브영역의 단부에 형성되는 게이트 절연막의 막두께가 얇게 되고, 거기에 고전계가 집중하는 등의 원인이라고 생각되고 있다.
미국특허 제5,567,553호에 대응하는 일본출원의 공개공보인 일본특개평 8-55985호 공보는 액티브영역의 단부에 발생하는 문턱치전압의 저하에 의해, 컷오프영역에서 리크전류가 증가하는 문제의 대책으로서, 액티브영역과 소자분리 홈과의 경계를 횡단하는 영역에서의 게이트전극의 게이트 길이(채널길이)를 액티브영역의 중앙부에서의 게이트 길이보다도 길게하므로서, 액티브영역의 단부의 문턱치전압을 액티브 영역의 중앙부의 문턱치전압과 거의 동일한 값으로 설정하는 기술을 개시하고 있다.
"Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor"(T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP37(1998) L852-L854)는 직선모양의 패턴을 가지는 게이트전극(I형 게이트)와, 직선모양의 패턴의 양단에 그것과 직교하는 방향으로 연장하는 분기패턴을 설치하고, 직선모양의 패턴 부분이 액티브영역과 소자분리 홈과의 경계를 횡단하지 않도록 한 게이트전극(H형 게이트)을 이용하여, 액티브영역 단부에서의 전계의 집중이 문턱치전압의 게이트 길이 의존성에 미치는 영향에 대하여 논하고 있다.
본 발명자는, 휴대용 전자기기 등의 데이터 메모리로서 사용되는 저소비전력형의 SRAM(Static Random Access Memory)을 개발중이다. 이 SRAM은 주변회로의 일 부에 외부 전원전압(Vcc)으로부터 기준전압(Vdd)을 발생하는 기준전압 발생회로를 구비하고 있다. 이 기준전압 발생회로는 복수개의 인핸스먼트형의 MISFET와 복수개의 디플리션형 MISFET로 구성되며, 인핸스먼트형 MISFET의 문턱치전압과 디플리션형 MISFET의 문턱치전압과의 차분(差分)에 의해 기준전압(Vdd)을 발생하는 회로이다. 또한, 이 기준전압 발생회로를 구성하는 MISFET는 저소비전력화를 추진하기 위해, 다른 주변회로, 예를 들면 입출력회로 등을 구성하는 MISFET가 수 ㎂ 정도의 전류로 동작하는 것에 비해, 10nA 정도로 매우 미소한 전류로 동작하도록 되어 있다.
상기와 같은 미소한 전류로 동작하는 MISFET을 작성하기 위해서는, 이 MISFET의 채널이 형성되는 영역의 기판의 불순물 농도를 다른 MISFET가 형성되는 영역의 농도보다도 높게 함으로써, 문턱치전압을 높게 할 필요가 있다. 그런데, 채널이 형성되는 영역의 기판의 불순물 농도를 높게 하면, 상술한 액티브영역의 단부에서의 산화실리콘막 중에서의 불순물의 확산량도 증가하고, 액티브영역의 중앙부와의 불순물 농도차가 크게 되기 때문에, 제조공정에서 발생하는 소자분리 홈의 단부에서의 리세스량의 편차와 협력하여, 액티브영역의 단부에서의 문턱치전압의 저하에 의한 킹크가 발생하기 쉽게 된다.
상기 기준전압 발생회로를 구성하는 MISFET는 미소한 전류로 동작하도록 설계되어 있으므로, 비교적 큰 전류로 동작하는 다른 회로에서는 문제가 되지 않을 정도의 작은 킹크이더라도, 회로의 오동작을 일으키는 원인이 된다. 특히, 상기 기준전압 발생회로는 인핸스먼트형 MISFET의 문턱치전압과 디플리션형 MISFET의 문턱 치전압과의 차분에 의해 기준전압을 발생하는 회로방식을 채용하고 있으므로, 킹크의 발생에 의해 MISFET의 문턱치전압이 일정치 않으면 기준전압도 일정치 않게 되고, 소망의 기준전압을 얻을 수 없게 되어 버린다. 상기 기준전압 발생회로에서는 동작전류와 킹크에 의한 리프전류가 거의 동일하므로, 킹크의 발생에 의해 기준전압이 일정치 않게 된다는 문제가 발생한다.
본 발명의 목적은, 미세화된 MISFET의 문턱치전압의 편차를 저감시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, 미소한 전류로 동작하는 MISFET에 의해 구성된 회로의 오동작을 방지할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 본 발명의 반도체 집적회로장치는, 소자분리 홈에 의해 주위가 규정된 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 제1 액티브영역의 기판 상에는 상기 제1 액티브영역을 횡단하여 그 일단에서 타단에 연장하는 상기 제1 MISFET의 제1 게이트전극이 형성되어 있으며, 상기 제1 액티브영역과 상기 소자분리 홈과의 경계영역에서의 상기 제1 게이트전극의 게이트 길이는 상기 제1 액티브영역의 중앙부에서의 길이보다도 크고, 상기 경계영역에서의 상기 제1 게이트전극 은 상기 경계영역의 게이트 길이방향에 따른 한변의 전체와, 게이트 폭방향에 따른 두변의 일부를 덮고 있다.
(2) 본 발명의 반도체 집적회로장치는, 소자분리 홈에 의해 주위가 규정된 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자분리 홈에 의해 주위가 규정된 제2 액티브영역의 기판에 제2 MISFET가 형성되고, 상기 제1 액티브영역의 기판 상에는 상기 제1 액티브영역을 횡단하여 그 일단에서 타단에 연장하는 상기 제1 MISFET의 제1 게이트전극이 형성되며, 상기 제2 액티브영역의 기판 상에는 상기 제2 액티브영역을 횡단하여 그 일단에서 타단에 연장하는 상기 제2 MISFET의 제2 게이트전극이 형성되고, 상기 제1 액티브영역과 상기 소자분리 홈과의 경계영역에서의 상기 제1 게이트전극의 게이트 길이는 상기 제1 액티브영역의 중앙부에서의 게이트 길이보다도 크고, 상기 제2 액티브영역과 상기 소자분리 홈과의 경계영역에서의 상기 제2 게이트전극의 게이트 길이는 상기 제2 액티브영역의 중앙부에서의 게이트 길이와 거의 같다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또 실시형태를 설명하기 위한 전 도면에서 동일 기능을 가지는 것은 동일 부호를 붙여 그 반복의 설명은 생략한다.
도 1은 본 실시형태의 SRAM이 형성된 반도체칩의 블럭도이다. 이 SRAM이 형성된 반도체칩(1A)은 휴대용 전자기기 등에 내장되어 사용되는 것이며, 그 주면에는 복수의 메모리 매트(MM)로 분할된 기억부와, 입출력회로(입력버퍼 디코더(IBD), 출력회로(OC))(IOC), 콘트롤회로(CC) 및 기준전압 발생회로(강압전원회로(DVC))(VC) 등으로 이루어지는 주변회로가 형성되어 있다.
도 2는 상기 SRAM의 기준전압 발생회로(VC)를 나타내는 도면이다. 이 기준전압 발생회로는 예를 들면 4단으로 접속된 n채널형 MISFET(Q1 ~ Q4)와, 동일하게 4단으로 접속된 디플리션형의 n채널형 MISFET(DQ1 ~ DQ4)에 의해 구성되며, 인핸스먼트형 MISFET(Q1 ~ Q4)의 문턱치전압(Vthe)과 디플리션형 MISFET(DQ1 ~ DQ 4)의 문턱치전압(Vthd)과의 차분에 의해 외부 전원전압(Vcc)에서, 기준전압(Vdd)을 발생하는 방식을 채용하고 있다. 예를 들면 외부 전원전압(Vcc)을 5V, 인핸스먼트형 MISFET(Q1 ~ Q4)의 각각의 문턱치전압(Vthe)을 0.4V, 디플리션형 MISFET(DQ1 ~ DQ4)의 문턱치전압(Vthd)을 - 0.5V로 했을 경우, 문턱치전압(Vthe)과 문턱치전압(Vthd)과의 차분 {4 ×(0.4 - (-0.5))}에 의해 3.6V의 기준전압(Vdd)이 발생한다. 또, 이 기준전압 발생회로(VC)를 구성하는 MISFET(Q1 ~ Q4 및 DQ1 ~ DQ4)는 저소비전력화를 추진하기 위해, 다른 주변회로를 구성하는 MISFET가 수 ㎂ 정도의 전류로 동작하는 것에 비해, 10㎁ 정도로 매우 미소한 전류로 동작하도록 되어 있다. 또, 도면 중의 CCS는 정(定)전류원(≒ 10㎁)이다.
도 3의 (a)는 상기 기준전압 발생회로(VC)의 일부를 구성하는 인핸스먼트형 MISFET(Q1 ~ Q4)의 게이트전극 패턴을 나타내는 평면도, 도 3의 (b)는 도 3의 (a)의 B - B선에 따른 단면도이다. 여기서는, MISFET(Q1)의 게이트전극만을 나타내지만, 다른 MISFET(Q2 ~ Q4)의 게이트전극도 동일한 평면 및 단면형상을 가지고 있다. 또, 게이트전극(9a)의 좌측의 액티브영역을 소스(S), 우측의 액티브영역을 드레인(D)으로 가정한다.
도시한 바와 같이, MISFET(Q1)의 게이트전극(9a)은 소자분리 홈(2)에 의해 주위가 규정된 액티브영역(L)의 기판(1) 상에 형성되며, MISFET(Q1)의 게이트 폭에 따른 방향에서, 액티브영역(L)을 횡단하여 그 일단에서 타단에 연장하고 있다. 이 게이트전극(9a)은 액티브영역(L)과 소자분리 홈(2)과의 경계영역에 따르는 게이트 길이(Lg2)가 액티브영역(L)의 중앙부에서의 게이트 길이(Lg1)보다도 크고, 전체로서 H형의 평면패턴으로 구성되어 있다. 액티브영역(L)의 중앙부에서의 게이트전극(9a)의 게이트 길이(Lg1)는 예를 들면 0.4㎛, 게이트 폭은 예를 들면 10㎛이다. 또, 이 게이트전극(9a)은 액티브영역(L)과 소자분리 홈(2)과의 경계영역의 게이트 길이방향에 따른 한변의 전체와 게이트 폭방향에 따른 두변의 일부를 덮고 있다. 게이트전극(9a)은 예를 들면 다결정 실리콘막의 상부에 Co(코발트) 실리사이드층을 형성한 폴리사이드 구조로 구성되어 있다.
상기와 같이 구성된 게이트전극(9a)은 상기 경계영역의 게이트 길이방향에 따른 한변의 전체와 게이트 폭방향에 따른 두변의 일부를 덮고 있는 게이트 길이(Lg2)는 문턱치전압이 높게 되므로, 액티브영역(L)의 중앙부의 게이트 길이의 작은 부분의 문턱치전압이 MISFET(Q1)의 문턱치전압이 된다. 즉, MISFET(Q1)의 문턱 치전압은 액티브영역(L)의 중앙부의 게이트 길이(Lg1)의 부분으로 결정되고 있다. 그 때문에, 이 게이트전극(9a)을 가지는 MISFET(Q1)는 후술하는 제조공정의 도중에 발생하는 불순물의 소자분리 홈으로의 확산이나 소자분리 홈의 단부에서의 리세스의 영향에 의해, 상기 경계영역에 문턱치전압이 낮은 기생 트랜지스터가 형성되는 일이 없다. 이것에 의해, MISFET(Q1)의 문턱치전압의 편차가 저감되므로, 안정한 기준전압(Vdd)을 발생하는 기준전압 발생회로(VC)를 실현할 수 있다.
한편, 도 4의 (a)는 상기 기준전압 발생회로 이외의 주변회로, 예를 들면 NAND, NOR인 논리회로로 구성된 주변회로나 입출력회로(IOC)의 일부를 구성하는 MISFET(Q5)의 게이트전극 패턴을 나타내는 평면도, 도 4의 (b)는 도 4의 (a)의 B - B선에 따른 단면도이다. 여기서는, MISFET(Q5)의 게이트전극만을 나타내지만, 입출력회로(IOC)나 주변회로를 구성하는 다른 MISFET의 게이트전극도 동일한 평면 및 단면형상을 가지고 있다.
도시한 바와 같이, 이 MISFET(Q5)의 게이트전극(9b)은 소자분리 홈(2)에 의해 주위가 규정된 액티브영역(L)의 기판(1) 상에 형성되며, 액티브영역(L)을 횡단하여 그 일단에서 타단에 연장하고 있다. 이 게이트전극(9b)은 액티브영역(L)과 소자분리 홈(2)과의 경계영역에서의 게이트 길이(Lg4)가 액티브영역(L)의 중앙부에서의 게이트 길이(Lg3)와 거의 같고, 전체로서 I형의 평면패턴으로 구성되어 있다. 게이트전극(9b)은, 예를 들면 다결정 실리콘막의 상부에 Co 실리사이드층을 형성한 폴리사이드 구조로 구성되어 있다. 또, 게이트전극(9b)의 좌측을 소스(S), 우측을 드레인(D)으로 가정한다.
상기와 같이 구성된 게이트전극(9b)은 실질적으로 게이트전극으로서 기능하는 부분이 액티브영역(L)과 소자분리 홈(2)과의 경계영역에 접하고 있으므로, 제조공정의 도중에 발생하는 불순물의 소자분리 홈으로의 확산이나 소자분리 홈의 단부에서의 리세스의 영향에 의해, 상기 경계영역에 기생 트랜지스터가 형성되기 쉽다. 즉, 게이트전극 아래(下)의 액티브전극(L)과 소자분리 홈(2)과의 경계영역에 따라 소스, 드레인 사이에 미소한 리크전류가 흘러버린다. 그러나, NAND, NOR인 논리회로에 사용되는 MISFET(Q5)는 전술한 기준전압 발생회로에 사용되는 MISFET(Q1 ~ Q4 및 DQ1 ~ DQ4)에 비해 비교적 큰 전류로 동작하므로, 미소한 리크전류가 있어서도 논리회로가 오동작한다고 하는 문제로는 되지 않는다.
도 5는 상기 SRAM의 메모리셀(MC)의 등가회로이다. 이 메모리셀(MC)은 한쌍의 상보성 데이터선(DL, /DL)과 워드선(WL)과의 교차부에 배치된 한쌍의 구동용 MISFET(Qd1, Qd2), 한쌍의 부하용 MISFET(Qp1, Qp2) 및 한쌍의 전송용 MISFET(Qt1, Qt2)로 구성되어 있다. 구동용 MISFET(Qd1, Qd2) 및 전송용 MISFET(Qt1 , Qt2)는 n채널형 MISFET로 구성되며, 부하용 MISFET(Qp1, Qp2)는 p채널형 MISFET로 구성되어 있다. 즉, 메모리셀(MC)은 4개의 n채널형 MISFET와 2개의 p채널형 MISFET를 사용한 완전 CMOS형으로 구성되어 있다. 완전 CMOS형 메모리셀(MC)은 4개의 n채널형 MISFET와 2개의 고저항 부하소자를 사용한 부하저항형 메모리셀에 비해 대기시의 리크전류가 적으므로, 소비전력이 낮다는 특징을 구비하고 있다.
메모리셀(MC)을 구성하는 상기 6개의 MISFET 중, 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)는 제1 인버터(INV1)를 구성하고, 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)는 제2 인버터(INV2)를 구성하고 있다. 이들 한쌍의 인버터(INV1, INV2)는 메모리셀 내에서 교차 결합되며, 1비트의 정보를 기억하는 정보축적부로서의 플립플롭회로를 구성하고 있다.
상기 플립플롭회로의 한쪽의 입출력단자는 전송용 MISFET(Qt1)의 소스, 드레인의 한쪽에 접속되며, 또 다른 한쪽의 입출력단자는 전송용 MISFET(Qt2)의 소스, 드레인의 한쪽에 접속되어 있다. 전송용 MISFET(Qt1)의 소스, 드레인의 다른쪽은 데이터선(DL)에 접속되며, 전송용 MISFET(Qt2)의 소스, 드레인의 다른쪽은 데이터선(/DL)에 접속되어 있다. 또, 플립플롭회로의 일단(2개의 부하용 MISFET(Qp1, Qp2)의 각각의 소스, 드레인의 한쪽)은 예를 들면 5V의 전원전압(Vcc)에 접속되며, 타단(2개의 구동용 MISFET(Qd1, Qd2)의 각각의 소스, 드레인의 한쪽)은 예를 들면 0V의 그라운드(GND) 전압에 접속되어 있다.
도 6은 메모리셀(MC)을 구성하는 상기 6개의 MISFET의 각각의 게이트전극 패턴을 나타내는 평면도이다. 또한, 도면에 나타내는 4개의 + 표시를 직선으로 묶은 직사각형의 영역은 메모리셀 1개분의 영역을 나타내고 있다.
메모리셀(MC)을 구성하는 6개의 MISFET(구동용 MISFET(Qd1, Qd2), 부하용 MISFET(Qp1, Qp2) 및 전송용 MISFET(Qt1, Qt2))는 기판(1)의 주면의 소자분리 홈(2)에 의해 주위를 둘러싼 액티브영역(Ln, Lp)에 형성되어 있다. n채널형으로 구성되는 구동용 MISFET(Qd1, Qd2) 및 전송용 MISFET(Qt1, Qt2)는 p형 웰이 형성된 액티브영역(Lp)에 형성되며, p채널형으로 구성되는 부하용 MISFET(Qp1, Qp2)는 n형 웰이 형성된 액티브영역(Ln)에 형성되어 있다.
전송용 MISFET(Qt1, Qt2)는 워드선(WL)과 일체로 구성된 게이트전극(9d)을 가지고 있다. 또, 플립플롭회로의 제1 인버터(INV1)를 구성하는 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)는 공통의 게이트전극(9e)을 가지며, 제2 인버터(INV2)를 구성하는 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)는 공통의 게이트전극(9f)을 가지고 있다.
상기 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)에 공통의 게이트전극(9e) 중, 구동용 MISFET(Qd1)의 게이트전극으로서 사용되는 부분은 부하용 MISFET(Qp1)의 게이트전극으로서 사용되는 부분에 비해 게이트 길이는 작고, 게이트 폭은 크다. 또 이 게이트전극(9e) 중, 구동용 MISFET(Qd1)의 게이트전극으로서 사용되는 부분은 액티브영역(Lp)과 소자분리 홈(2)과의 경계영역(도면의 O 표시로 나타내는 영역)에 서의 게이트 길이가 액티브영역(Lp)의 중앙부에서의 게이트 길이보다도 크다.
동일하게, 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)에 공통의 게이트전극(9f) 중, 구동용 MISFET(Qd2)의 게이트전극으로서 사용되는 부분은 부하용 MISFET(Qp2)의 게이트전극으로서 사용되는 부분에 비해 게이트 길이는 작고, 게이트 폭은 크다. 또, 이 게이트전극(9f) 중, 구동용 MISFET(Qd2)의 게이트전극으로서 사용되는 부분은 액티브영역(Lp)와 소자분리 홈(2)과의 경계영역(도면의 O 표시로 나타내는 영역)에서의 게이트 길이가 액티브영역(Lp)의 중앙부에서의 게이트 길이보다도 크다.
메모리셀(MC)을 구성하는 상기 6개의 MISFET의 각각의 게이트전극(9d ~ 9f)은, 예를 들면 다결정 실리콘막의 상부에 코발트(Co) 실리사이드층을 형성한 폴리사이드 구조로 구성되어 있다.
상기 한쌍의 구동용 MISFET(Qd1, Qd2)의 게이트전극(9e, 9f)은 액티브영역(Lp)과 소자분리 홈(2)과의 경계영역에서의 게이트 길이가 액티브영역(Lp)의 중앙부에서의 게이트 길이보다도 크다. 그 때문에, 제조공정의 도중에 발생하는 불순물의 소자분리 홈으로의 확산이나 소자분리 홈의 단부에서의 리세스의 영향에 의해, 상기 경계영역에 기생 트랜지스터가 형성되었다 하더라도, 이 경계영역에서의 게이트 길이를 액티브영역(Lp)의 중앙부에서의 게이트 길이와 거의 같게 한 경우에 비해, 경계부의 채널에 흐르는 드레인전류가 적다. 즉, 구동 용 MISFET(Qd1, Qd2)의 게이트전극(9e, 9f)을 상기와 같은 형상으로 함으로써, 문턱치전압의 편차에 의한 메모리셀의 동작불량이 적게 되며, 칩의 취득율이 향상하므로, SRAM의 제조 수율을 향상시킬 수 있다. 또, 구동용 MISFET(Qd1, Qd2)의 리크전류를 저감할 수 있으므로, 메모리셀의 소비전력을 저감할 수 있다.
다음에, 상기 SRAM의 메모리셀(MC) 및 주변회로를 구성하는 MISFET의 제조방법을 도 7 ~ 도 21을 사용하여 설명한다. 또 이들의 도면에서, 좌측부터 기준전압 발생회로(VC)의 일부를 구성하는 n채널형 MISFET(Q1), 입출력회로(IOC)의 일부를 구성하는 n채널형 MISFET(Q5) 및 p채널형 MISFET(Q6), 전송용 MISFET(Qt1), 부하용 MISFET(Qp1), 구동용 MISFET(Qd2)의 순으로 줄지어 있다.
우선, 도 7에 나타내는 바와 같이, 예를 들면 1 ~ 10 Ω㎝ 정도의 비저항을 가지는 p형의 단결정 실리콘으로 이루어지는 기판(1)을 약 850℃로 열산화하여 그 표면에 막두께 10㎚ 정도의 얇은 산화실리콘막(30)을 형성한 후, 산화실리콘막(30)의 상부에 CVD법으로 막두께 120㎚ 정도의 질화실리콘막(내산화막)(3)을 퇴적한다. 질화실리콘막(3)은 소자분리 영역의 기판(1)을 에칭하여 홈을 형성할 때의 마스크로서 사용한다. 또 질화실리콘막(3)은 산화되기 어려운 성질을 가지므로, 그 하부의 기판(1)의 표면이 산화되는 것을 막는 마스크로서도 사용된다. 질화실리콘막(3)의 하부의 산화실리콘막(30)은 기판(1)과 질화실리콘막(3)과의 계면에 발생하는 스트레스를 완화하고, 이 스트레스에 기인하여 기판(1)의 표면에 전위 등의 결함이 발생하는 것을 막기 위해 형성한다.
다음에, 도 8에 나타내는 바와 같이, 포토레지스트막(31)을 마스크로 한 드라이에칭으로 소자분리 영역의 질화실리콘막(3)과 그 하부의 산화실리콘막(30)을 선택적으로 제거함으로써, 기판(1)의 표면을 노출시킨다.
다음에, 포토레지스트막(31)을 애싱(ashing)으로 제거한 후, 도 9에 나타내는 바와 같이, 질화실리콘막(3)을 마스크로 한 드라이에칭으로 소자분리 영역의 기판(1)에 깊이 350 ~ 400㎚ 정도의 홈(2a)을 형성한다.
다음에, 희(希)플루오르산 등을 사용한 세정에 의해, 홈(2a)의 내벽에 부착한 에칭 찌꺼기(殘渣)를 제거한 후, 도 10에 나타내는 바와 같이, 기판(1)을 약 800 ~ 1000℃로 열산화함으로써, 홈(2a)의 내벽에 막두께 10㎚ 정도의 얇은 산화실리콘막(32)을 형성한다. 이 산화실리콘막(32)은 홈(2a)의 내벽에 발생한 드라이에칭의 데미지를 회복함과 동시에, 후공정에서 홈(2a)의 내부에 매립되는 산화실리콘막과 기판(1)과의 계면에 발생하는 스트레스를 완화하기 위해 형성한다.
다음에, 도 11에 나타내는 바와 같이, 홈(2a)의 내부를 포함하는 기판(1) 상에 CVD법으로 산화실리콘막(4)을 퇴적한다. 이 산화실리콘막(4)은 홈(2a)의 깊이보다도 두꺼운 막두께(예를 들면 450 ~ 500㎚ 정도)로 퇴적하고, 홈(2a)의 내부가 산화실리콘막(4)으로 완전하게 매립되도록 한다. 산화실리콘막(4)은, 예를 들면 산소와 테트라에톡실란((C2H5)4Si)을 사용하여 성막되는 산화실리콘막과 같이, 스텝 커버리지(step coverage)가 좋은 성막방법으로 형성한다.
다음에, 기판(1)을 약 1000℃로 열산화하고, 홈(2a)에 매립한 산화실리콘막(4)의 막질을 개선하기 위한 덴시파이(densify)(밀도높임)를 행한 후, 도 12에 나타내는 바와 같이, 포토레지스트막(33)을 마스크로 한 드라이에칭으로 질화실리콘막(3)의 상부의 산화실리콘막(4)을 제거한다. 포토레지스트막(33)의 패턴은 소자분리 영역의 질화실리콘막(3)을 드라이에칭 할 때 사용한 포토레지스트막(31)의 반전패턴으로 한다.
다음에, 포토레지스트막(33)을 제거한 후, 도 13에 나타내는 바와 같이, 화학기계연마(CMP)법을 이용하여 홈(2a)의 상부의 산화실리콘막(4)을 연마하여, 그 표면을 평탄화함으로써 소자분리 홈(2)을 형성한다. 이 연마는 액티브영역의 기판(1) 표면을 덮고 있는 질화실리콘막(3)을 스톱퍼로 이용하여 행하고, 산화실리콘막(4)의 표면의 높이가 질화실리콘막(3)의 그것과 동일하게 된 시점을 종점으로 한다.
다음에, 액티브영역의 기판(1) 표면을 덮고 있는 질화실리콘막(3)을 열인산으로 제거하고, 그 하부의 산화실리콘막(30)을 노출시킨다. 질화실리콘막(3)을 제거하면, 도 14에 확대하여 나타내는 바와 같이, 액티브영역의 기판(1)의 표면에 형성된 산화실리콘막(30)의 표면과 소자분리 홈(2)에 매립된 산화실리콘막(4)의 표면과의 사이에 질화실리콘막(3)의 막두께에 상당하는 단차가 발생한다.
다음에, 소자분리 홈(2)에 매립된 산화실리콘막(4)의 표면을 플루오르산으로 웨트(wet) 에칭하고, 액티브영역의 기판(1)의 표면과의 사이에 발생한 단차를 저감한다. 이때, 액티브영역의 기판(1)에 형성되어 있던 얇은 산화실리콘막(30)도 에칭 되어 기판(1)의 표면이 노출한다. 또 상기 질화실리콘막(3)과 접속하고 있던 개소의 산화실리콘막(4)은 그 상면뿐만 아니라 측면도 플루오르산에 노출되므로, 액티브영역에서 떨어진 영역의 산화실리콘막(4)에 비해 피에칭량이 많게 된다. 이것에 의해, 도 15에 확대하여 나타내는 바와 같이, 소자분리 홈(2)의 단부 근방의 산화실리콘막(4)의 표면(화살표로 나타내는 개소)이 하방으로 후퇴(리세스)한다.
다음에 도 16에 나타내는 바와 같이, 기판(1)을 약 850℃로 열산화하여, 액티브영역의 기판(1)의 표면에 막두께 10㎚ 정도의 얇은 산화실리콘막(34)을 형성한다. 이 산화실리콘막(34)은 다음에 행하는 불순물의 이온주입에 의한 기판(1)의 데미지를 저감하기 위해 형성한다.
이어서, 기판(1)에 웰(p형 웰 및 n형 웰)을 형성하기 위해서, 상기 산화실리콘막(34)을 통하여 기판(1)의 일부에 n형 불순물(예를 들면 인)을 주입하고, 다른 일부에 p형 불순물(붕소)를 주입한다. 또 MISFET의 문턱치전압을 제거하기 위해 상기 산화실리콘막(34)을 통하여 기판(1)에 p형 불순물(붕소)를 주입한다. 웰을 형성하기 위한 불순물은 높은 에너지로 기판(1)의 깊은 영역에 도입하고, 문턱치전압을 제어하기 위한 불순물은 낮은 에너지로 기판(1)의 얕은 영역에 도입한다.
다음에 도 17에 나타내는 바와 같이, 기판(1)을 약 950℃로 열처리하여 상기 불순물을 확대 확산시키므로서, 기준전압 발생회로영역의 기판(1)의 깊은 영역에 n형 웰(5)을 형성하며, 얕은 영역에 p형 웰(6)을 형성한다. 또, 메모리셀 영역의 기판(1)에 p형 웰(6) 및 n형 웰(7)을 형성하고, 입출력 회로영역의 기판(1)에 p형 웰(6) 및 n형 웰(7)을 형성한다. 기준전압 발생회로 영역에서, n형 웰(5)은 p형 웰(6)의 주위를 둘러싸도록 형성되며, 이것에 의해 p형 웰(6)은 p형의 기판(1)과 전기적으로 분리되어 있다.
다음에, 플루오르산을 사용한 웨트 에칭으로 기판(1)의 표면의 산화실리콘막(34)을 제거한 후, 도 18에 나타내는 바와 같이, 기판(1)을 약 800 ~ 850℃로 열산화함으로써, p형 웰(6) 및 n형 웰(7)의 각각의 표면에 청정(淸淨)한 게이트 산화막(8)을 형성한 후, 상기 게이트 산화막(8)의 상부에 게이트전극(9a ~ 9f)을 형성한다. 이 게이트전극(9a ~ 9f)은 게이트 산화막(8)의 상부에 CVD법으로 막두께 200㎚ ~ 250㎚ 정도의 다결정 실리콘막을 퇴적한 후, 포토레지스트막을 마스크로 하여 다결정 실리콘막을 드라이에칭함으로써 형성한다.
기준전압 발생회로(VC)의 일부를 구성하는 MISFET(Q1)의 게이트전극(9a)은 상기 도 3에 나타내는 패턴으로 형성하고, 입출력회로(IOC)의 일부를 구성하는 MISFET(Q5)의 게이트전극(9b)은 상기 도 4에 나타내는 패턴으로 형성한다. 또 메모리셀(MC)을 구성하는 구동용 MISFET(Qd2), 부하용 MISFET(Qp1) 및 전송용 MISFET(Qt1)의 각각의 게이트전극(9d ~ 9f)은 상기 도 6에 나타내는 패턴으로 형성한다.
기준전압 발생회로(VC)의 일부를 구성하는 MISFET(Q1)의 게이트전극(9a)의 게이트 길이는 예를 들면 0.4㎛, 게이트 폭은 예를 들면 10㎛이다. 이와 같은 가늘고 긴 패턴의 게이트전극(9a)은 게이트 가공 후의 세정(洗淨)공정 등에서 진동을 받으면 무너지기 쉽다. 그런데, 본 실시형태에서는 게이트전극(9a)의 양단부의 게이트 길이를 중앙부의 게이트 길이에 비해 크게 하고 있으므로, 중앙부의 게이트 길이의 작은 부분이 무너지기 어렵다는 특징이 있다.
다음에 도 19에 나타내는 바와 같이, p형 웰(6)에 인(P) 이온을 주입하여 저불순물 농도의 n-형 반도체영역(10)을 형성하고, n형 웰(7)에 붕소(B) 이온을 주입하여 저불순물 농도의 p-형 반도체영역(11)을 형성한다. 이어서, p형 웰(6)에 붕소(B) 이온을 주입하여 펀치쓰루(punch through) 스톱퍼로서 기능하는 p형 반도체영역으로 이루어지는 포켓영역(12)을 형성하며, n형 웰(6)에 인(P) 이온을 주입하여 펀치쓰루 스톱퍼로서 기능하는 n형 반도체영역으로 이루어지는 포켓영역(13)을 형성한다.
다음에 도 20에 나타내는 바와 같이, 게이트전극(9d ~ 9f)의 측벽에 사이드 월 스페이서(14)를 형성한 후, n형 웰(7)에 붕소(B) 이온을 주입하여 고불순물 농도의 p+형 반도체영역(소스, 드레인)(15)을 형성하고, p형 웰(6)에 비소(As) 이온을 주입하여 고불순물 농도의 n+형 반도체영역(소스, 드레인)(16)을 형성한 후, 도 21에 나타내는 바와 같이, 게이트전극(9d ~ 9f), p+형 반도체영역(소스, 드레인)(15) 및 n+형 반도체영역(소스, 드레인)(16)의 표면에 코발트(Co) 실리사이드층(17)을 형성함으로써 MISFET를 완성한다.
여기서, 상기 도 21에 나타낸 기준전압 발생회로(VC)를 구성하는 n채널형 MISFET(Q1)에 대해서 설명한다. 도 21에 나타내는 바와 같이, n채널형 MISFET(Q1)의 소스와 n채널형 MISFET(Q1)가 형성되어 있는 p형 웰(6)은 전기적으로 접속되어 있다. 또 n채널형 MISFET(Q1)가 형성되어 있는 p형 웰(6)과 p형 반도체기판(1)과는 n형 웰(5)에 의해 전기적으로 분리되어 있다. 이와 같은 구성으로 함으로써, n채널형 MISFET(Q1)의 기판효과에 의한 문턱치전압의 변동을 방지할 수 있다.
상기 n채널형 MISFET(Q1)에 대한 설명은 n채널형 MISFET(Q2, Q3, Q4 )에 대해서도 동일하다. 즉, 도 2의 n채널형 MISFET(Q1, Q2, Q3, Q4)는 각각이 n형 웰(5)에 의해 완전하게 p형 반도체기판과는 전기적으로 분리되어 있다. 또 각각의 p형 웰(6)도 전기적으로 독립하고 있다.
이와 같이, 직렬 접속된 복수의 MISFET의 기판(p형 웰(6)) 전위를 독립적으로 할 수 있는 구조이므로, 각각의 MISFET의 소망의 문턱치전압을 출력할 수 있다는 효과가 있다.
상기 설명은 디플리션형의 n채널형 MISFET(DQ1, DQ2, DQ3, DQ4)에 대해서도 동일하며, 그것에 의해 동일한 효과를 얻을 수 있다.
이상, 본 발명자에 의해 행해진 발명을 실시형태에 기초하여 구체적으로 설명했으나, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
기준전압 발생회로를 구성하는 MISFET의 게이트전극은 상기 도 3에 나타내는 바와 같은 평면형상 이외, 예를 들면 도 22에 나타내는 바와 같이, 액티브영역(L) 과 소자분리 홈(2)과의 경계영역의 전체를 덮는 듯한 평면형상으로 할 수도 있다.
본 발명의 게이트전극 구조는 기준전압 발생회로를 구성하는 MISFET뿐만 아니라, 예를 들면 대기용 차동증폭기를 구성하는 MISFET 등에 적용할 수도 있다.
또 상기 실시형태에서는 SRAM에 적용한 경우에 대해서 설명했으나, 이것에 한정되지 않고, 소자분리 홈을 가지는 기판에 미세한 MISFET를 형성하는 각종 LSI에 널리 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
본 발명에 의하면, 미세화된 MISFET의 문턱치전압의 편차를 저감할 수 있으므로, 특히 미소한 전류로 동작하는 MISFET에 의해 구성된 회로의 오동작을 방지할 수 있다.

Claims (63)

  1. 소자 분리영역에 의해 주위(周圍)를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 액티브영역의 중앙부에서의 상기 제1 게이트 전극의 게이트 길이 방향에서의 길이보다도 크고,
    상기 제1 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향에 있어서 적어도 상기 제1 경계영역에 따른 한변의 전체와, 게이트 폭방향에 있어서 상기 제1 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향에 있어서 상기 제1 경계영역에 따른 한쪽의 한변 전체와, 게이트 길이방향에 있어서 상기 제1 경계영역에 따른 다른쪽의 한변 전체 및 게이트 폭방향에 있어서 상기 제1 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 상기 제1 경계영역을 전부 덮도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  4. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향 및 게이트 폭방향으로 연장되도록 상기 제1 경계영역을 따라 형성되고,
    상기 제1 경계영역에 있어서 게이트 길이방향으로 연장되는 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 액티브영역의 중앙부에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 경계영역에 있어서 게이트 폭방향으로 연장되는 상기 제1 게이트 전극의 게이트 폭방향의 길이는, 상기 제1 액티브영역을 횡단하는 제1 게이트 전극의 게이트 폭방향의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로장치.
  5. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향 및 게이트 폭방향으로 연장되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 상기 제1 경계영역을 따라 형성되고, 또 게이트 길이방향 및 게이트 폭방향에 있어서 상기 제1 경계영역을 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제2 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역의 중앙부에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크고,
    상기 제2 경계영역에서의 상기 제2 게이트 전극은, 게이트 길이방향에 있어서 적어도 상기 제2 경계영역에 따른 한변 전체와, 게이트 폭방향에 있어서 상기 제2 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극은, 게이트 길이방향에 있어서 상기 제2 경계영역에 따른 한쪽의 한변 전체와, 게이트 길이방향에 있어서 상기 제2 경계영역에 따른 다른쪽의 한변 전체 및 게이트 폭방향에 있어서 상기 제1 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극은, 상기 제2 경계영역을 전부 덮도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향 및 게이트 폭방향으로 연장되도록 상기 제2 경계영역을 따라 형성되고,
    상기 제2 경계영역에 있어서 게이트 길이방향으로 연장되는 상기 제2 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역의 중앙부에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제2 경계영역에 있어서 게이트 폭방향으로 연장되는 상기 제2 게이트 전극의 게이트 폭방향의 길이는, 상기 제2 액티브영역을 횡단하는 제2 게이트 전극의 게이트 폭방향의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극은, 게이트 길이방향 및 게이트 폭방향으로 연장되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 형성된 제2 MISFET를 더 가지고,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극은, 상기 제2 경계영역을 따라 형성되고, 또 게이트 길이방향 및 게이트 폭방향에 있어서 상기 제2 경계영역을 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 7 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 7 항에 있어서,
    상기 제1 액티브영역의 기판에 도입된 문턱치전압 제어용 불순물의 농도는, 상기 제2 액티브영역의 기판에 도입된 문턱치전압 제어용 불순물의 농도보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 7 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 15 항에 있어서,
    상기 정전압 발생회로는, 기준전압 발생회로인 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16 항에 있어서,
    상기 기준전압 발생회로는, SRAM의 주변회로의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 7 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 7 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 7 항에 있어서,
    상기 반도체 집적회로장치는,
    한쌍의 구동용 MISFET, 한쌍의 부하용 MISFET 및 한쌍의 전송용 MISFET에 의해 구성되는 메모리셀을 더 가지고,
    상기 제1 MISFET는 상기 구동용 MISFET를 구성하며,
    상기 제2 MISFET는 상기 부하용 MISFET를 구성하고,
    상기 제1 경계영역에서의 상기 게이트 전극의 게이트 길이는, 상기 제1 액티브영역의 중앙부에서의 게이트 길이보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 20 항에 있어서,
    상기 구동용 MISFET의 게이트 전극의 게이트 폭은, 상기 부하용 MISFET의 게이트 전극의 게이트 폭보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 20 항에 있어서,
    상기 구동용 MISFET의 게이트 전극의 게이트 길이는, 상기 부하용 MISFET의 게이트 전극의 게이트 길이보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  23. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 제1 게이트 전극은, 다결정실리콘막 및 상기 다결정실리콘막 상에 형성된 실리사이드층을 포함해서 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  24. 제 23 항에 있어서,
    상기 실리사이드층은 코발트 실리사이드로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 제1 MISFET의 소스, 드레인은 저불순물농도의 제1 도전형 반도체영역과 고불순물농도의 제1 반도체영역을 가지는 LDD 구조로 구성되며,
    상기 제1 MISFET가 형성된 상기 기판에는, 상기 저불순물농도의 제1 도전형 반도체영역을 둘러싸는 제2 도전형 반도체영역으로 이루어지는 포켓(pocket)영역이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET를 복수 더 가지며, 상기 복수의 제1 MISFET는 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 소자 분리영역은, 상기 기판에 형성된 홈과, 상기 홈에 매립된 절연막을 포함해서 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  28. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제1 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 게이트 전극의 게이트 길이 방향에서의 길이보다도 크며,
    상기 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  29. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 경계영역에서의 상기 제1 게이트 전극은 게이트 길이방향에 있어서 적어도 상기 제1 경계영역에 따른 한변의 전체와, 게이트 폭방향에 있어서 상기 제1 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  30. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 액티브영역의 중앙부에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은 게이트 길이방향에 있어서 상기 제1 경계영역에 따른 한쪽의 한변 전체와, 게이트 길이방향에 있어서 상기 제1 경계영역에 따른 다른쪽의 한변 전체 및 게이트 폭방향에 있어서 상기 제1 경계영역에 따른 두변의 일부를 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  31. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 액티브영역의 중앙부에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은, 상기 제1 경계영역을 전부 덮도록 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  32. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제1 액티브영역의 중앙부에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크고,
    상기 제1 경계영역에서의 상기 제1 게이트 전극은 게이트 길이방향 및 게이트 폭방향으로 연장되도록 상기 제1 경계영역을 따라 형성되며,
    상기 제1 경계영역에서 게이트 폭방향으로 연장되는 상기 제1 게이트 전극의 게이트 폭방향의 길이는, 상기 제1 액티브영역을 횡단하는 제1 게이트 전극의 게이트 폭방향의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 집적회로장치.
  33. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 경계영역에서의 상기 제1 게이트 전극은, 게이트 길이방향 및 게이트 폭방향으로 연장되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  34. 소자 분리영역에 의해 주위를 규정한 제1 액티브영역의 기판에 제1 MISFET가 형성되며, 상기 소자 분리영역에 의해 주위를 규정한 제2 액티브영역의 기판에 제2 MISFET가 형성된 반도체 집적회로장치로서,
    상기 제1 액티브영역의 기판 상에는, 상기 제1 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제1 MISFET의 제1 게이트 전극이 형성되어 있으며,
    상기 제2 액티브영역의 기판 상에는, 상기 제2 액티브영역을 횡단하여 그 일단에서 타단으로 연장되는 상기 제2 MISFET의 제2 게이트 전극이 형성되어 있고,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극의 게이트 길이방향의 길이는, 상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이방향의 길이보다도 크며,
    상기 제1 액티브영역과 상기 소자 분리영역과의 제1 경계영역에서의 상기 제1 게이트 전극은 상기 제1 경계영역을 따라 형성되고, 또 게이트 길이방향 및 게이트 폭방향에 있어서 상기 제1 경계영역을 덮고 있는 것을 특징으로 하는 반도체 집적회로장치.
  35. 제 28 내지 제 34 항중 어느 한 항에 있어서,
    상기 제1 MISFET는 기준전압 발생회로의 일부를 구성하고, 상기 제2 MISFET는 입출력회로의 일부를 구성하는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제 28 내지 제 34 항중 어느 한 항에 있어서,
    상기 반도체 집적회로장치는,
    한쌍의 구동용 MISFET, 한쌍의 부하용 MISFET 및 한쌍의 전송용 MISFET에 의해 구성되는 메모리셀을 더 가지고,
    상기 제1 MISFET는 상기 구동용 MISFET를 구성하며,
    상기 제2 MISFET는 상기 부하용 MISFET를 구성하고,
    상기 제1 경계영역에서의 상기 게이트 전극의 게이트 길이는, 상기 제1 액티브영역의 중앙부에서의 게이트 길이보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  37. 제 36 항에 있어서,
    상기 구동용 MISFET의 게이트 전극의 게이트 폭은, 상기 부하용 MISFET의 게이트 전극의 게이트 폭보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  38. 제 36 항에 있어서,
    상기 구동용 MISFET의 게이트 전극의 게이트 길이는, 상기 부하용 MISFET의 게이트 전극의 게이트 길이보다도 작은 것을 특징으로 하는 반도체 집적회로장치.
  39. 제 28 항 내지 제 34 항중 어느 한 항에 있어서,
    상기 제1 게이트 전극은, 다결정실리콘막 및 상기 다결정실리콘막 상에 형성된 실리사이드층을 포함해서 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제 39 항에 있어서,
    상기 실리사이드층은 코발트 실리사이드로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  41. 제 28 항 내지 제 34 항중 어느 한 항에 있어서,
    상기 제1 MISFET의 소스, 드레인은 저불순물농도의 제1 도전형 반도체영역과 고불순물농도의 제1 반도체영역을 가지는 LDD 구조로 구성되며,
    상기 제1 MISFET가 형성된 상기 기판에는, 상기 저불순물농도의 제1 도전형 반도체영역을 둘러싸는 제2 도전형 반도체영역으로 이루어지는 포켓영역이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  42. 제 28 항 내지 제 34 항중 어느 한 항에 있어서,
    상기 제2 액티브영역과 상기 소자 분리영역과의 제2 경계영역에서의 상기 제2 게이트 전극의 게이트 길이는, 상기 제2 액티브영역의 중앙부에서의 게이트 길이와 거의 동일한 것을 특징으로 하는 반도체 집적회로장치.
  43. 제 28 항 내지 제 34 항중 어느 한 항에 있어서,
    상기 소자 분리영역은, 상기 기판에 형성된 홈과, 상기 홈에 매립된 절연막을 포함해서 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  44. 제 8 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  45. 제 8 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  46. 제 8 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  47. 제 8 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  48. 제 9 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  49. 제 9 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  50. 제 9 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  51. 제 9 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  52. 제 10 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  53. 제 10 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  54. 제 10 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  55. 제 10 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  56. 제 11 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  57. 제 11 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  58. 제 11 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  59. 제 11 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  60. 제 12 항에 있어서,
    상기 제1 MISFET의 문턱치전압은, 상기 제2 MISFET의 문턱치전압보다도 높은 것을 특징으로 하는 반도체 집적회로장치.
  61. 제 12 항에 있어서,
    상기 제1 MISFET는 인핸스먼트형으로 구성되고, 상기 제2 MISFET는 디플리션형으로 구성되어 있으며,
    상기 제1 MISFET 및 상기 제2 MISFET는, 상기 제1 MISFET의 문턱치전압과 상기 제2 MISFET의 문턱치전압과의 차분에 의해 전원전압보다도 낮은 전압을 발생하는 정전압 발생회로의 일부를 구성하고 있는 것을 특징으로 하는 반도체 집적회로장치.
  62. 제 12 항에 있어서,
    상기 제1 액티브영역은 제1 도전형의 제1 웰내에 형성되며,
    상기 제2 액티브영역은 제1 도전형의 제2 웰내에 형성되고,
    상기 제1 웰과 상기 제2 웰은 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  63. 제 12 항에 있어서,
    상기 반도체 집적회로장치는,
    상기 제1 MISFET 및 상기 제2 MISFET를 복수 더 가지고,
    상기 복수의 제1 MISFET 및 상기 복수의 제2 MISFET는, 각각 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030036236A1 (en) * 2001-08-15 2003-02-20 Joseph Benedetto Method for radiation hardening N-channel MOS transistors
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
KR100546334B1 (ko) * 2003-07-01 2006-01-26 삼성전자주식회사 반도체 웨이퍼의 각 영역별로 불순물 농도가 다른 집적회로 반도체 소자 및 그 제조방법
EP1501130A1 (en) * 2003-07-21 2005-01-26 STMicroelectronics S.r.l. Semiconductor MOS device and related manufacturing method
JP2005101494A (ja) 2003-09-01 2005-04-14 Seiko Epson Corp 半導体装置及びそれを用いた半導体記憶装置
JP2005259953A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置
KR100525111B1 (ko) * 2004-04-19 2005-11-01 주식회사 하이닉스반도체 반도체 소자
TWI392077B (zh) * 2004-11-08 2013-04-01 Intersil Inc 改良之靜電放電結構
US8044437B1 (en) * 2005-05-16 2011-10-25 Lsi Logic Corporation Integrated circuit cell architecture configurable for memory or logic elements
KR100695868B1 (ko) * 2005-06-23 2007-03-19 삼성전자주식회사 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
JP4959990B2 (ja) * 2006-03-01 2012-06-27 株式会社東芝 半導体装置
JP2008010830A (ja) * 2006-05-31 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016777A (ja) * 2006-07-10 2008-01-24 Toshiba Corp 半導体装置およびその製造方法
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7804143B2 (en) * 2008-08-13 2010-09-28 Intersil Americas, Inc. Radiation hardened device
US8912577B2 (en) * 2012-09-19 2014-12-16 The United States Of America As Represented By The Secretary Of The Army Distributed heating transistor devices providing reduced self-heating
US20140103440A1 (en) * 2012-10-15 2014-04-17 Texas Instruments Incorporated I-shaped gate electrode for improved sub-threshold mosfet performance
JP6279332B2 (ja) 2014-01-21 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
KR102564786B1 (ko) * 2016-01-13 2023-08-09 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102211638B1 (ko) * 2017-06-09 2021-02-04 삼성전자주식회사 반도체 장치
US11183576B2 (en) * 2019-02-13 2021-11-23 Micron Technology, Inc. Gate electrode layout with expanded portions over active and isolation regions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218403A (ja) * 1992-01-31 1993-08-27 Hitachi Ltd 半導体装置
JPH07142608A (ja) * 1993-11-22 1995-06-02 Hitachi Ltd 半導体集積回路装置
JP2001156268A (ja) * 1999-11-25 2001-06-08 Hitachi Ltd 半導体集積回路装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567553A (en) 1994-07-12 1996-10-22 International Business Machines Corporation Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures
JP3545470B2 (ja) * 1994-12-01 2004-07-21 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
US6346439B1 (en) * 1996-07-09 2002-02-12 Micron Technology, Inc. Semiconductor transistor devices and methods for forming semiconductor transistor devices
JP2976903B2 (ja) * 1996-10-08 1999-11-10 日本電気株式会社 半導体記憶装置
KR100243294B1 (ko) * 1997-06-09 2000-02-01 윤종용 반도체장치의 강유전체 메모리 셀 및 어레이
JPH113984A (ja) * 1997-06-13 1999-01-06 Hitachi Ltd 半導体集積回路装置
US6242788B1 (en) * 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
JPH11121716A (ja) * 1997-10-20 1999-04-30 Fujitsu Ltd 半導体装置及びその製造方法
US6018180A (en) * 1997-12-23 2000-01-25 Advanced Micro Devices, Inc. Transistor formation with LI overetch immunity
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
US6074903A (en) * 1998-06-16 2000-06-13 Siemens Aktiengesellschaft Method for forming electrical isolation for semiconductor devices
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
JP4030198B2 (ja) * 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000077625A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体集積回路装置の製造方法
US5998848A (en) * 1998-09-18 1999-12-07 International Business Machines Corporation Depleted poly-silicon edged MOSFET structure and method
US6166415A (en) * 1998-11-02 2000-12-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved noise resistivity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218403A (ja) * 1992-01-31 1993-08-27 Hitachi Ltd 半導体装置
JPH07142608A (ja) * 1993-11-22 1995-06-02 Hitachi Ltd 半導体集積回路装置
JP2001156268A (ja) * 1999-11-25 2001-06-08 Hitachi Ltd 半導体集積回路装置

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