JP2005101494A - 半導体装置及びそれを用いた半導体記憶装置 - Google Patents

Abstract

【課題】 フィールド領域とゲートパターンを形成する各マスクに相対的位置ずれが生じても、ゲート幅を設計通りに確保できるゲート形状を備えた半導体装置及びそれを用いた半導体記憶装置を提供すること。
【解決手段】 半導体装置は、ゲート２４（Ｈ型ゲート２５Ａ１）と、ゲート２４の直下のゲート絶縁膜２２と、ゲート絶縁膜２２の直下のボディ領域２６と、ボディ領域２６を挟んだ両側に形成されるソース／ドレイン領域２８とを、フィールド領域３０〜４０に有する。Ｈ型ゲート２５Ａ１は、フィールド領域３０上にてチャネル幅方向に沿って延びる第１部分２４Ａ１１と、第１部分２４Ａ１１のチャネル幅方向での両端に形成され、チャネル長方向に沿って延びる２つの第２部分２４Ａ２１，２４Ａ２２とを有し、平面視でＨ型に形成される。Ｈ型ゲート２５Ａ１の２つの第２部分２４Ａ２１，２４Ａ２２の各々の一部が、チャネル長方向で一定長さのフィールド領域３０Ａ上に形成されることで、第１部分２４Ａ１１の長さでチャネル幅Ｗ１が規定される。
【選択図】 図３

Description

本発明は、ＳＯＩ（シリコン・オン・インシュレータ）またはバルク基板上に形成される半導体装置及びそれを用いた半導体記憶装置に関する。

トランジスタのフィールド領域上のゲート形状として、従来より、バルク基板に通常用いられるＩ型ゲートの他、ＳＯＩ基板にてボディコンタクトを確保する時に用いられるＴ型ゲートが知られている。

Ｉ型ゲートは、ゲート容量が小さく、セル面積も最小となる点で利点がある。しかし、Ｉ型ゲートは、ＳＯＩ基板にてボディコンタクトを確保する場合には、有効でない。この点、Ｔ型ゲートはＳＯＩ基板にてフィールド領域表面をシリサイド層とした時でも、ソース／ドレイン領域とボディコンタクト領域とを分離するのに有効である。しかし、マスクずれが生じた時に、トランジスタのゲートのチャネル幅が区々となる欠点がある。

また、α線、γ線、中性子などによるソフトエラー問題を、ゲート形状にて改善する検討はされていなかった。

本発明は、フィールド領域とゲートパターンを形成する各マスクに相対的位置ずれが生じても、ゲート幅を設計通りに確保できるゲート形状を備えた半導体装置及びそれを用いた半導体記憶装置を提供することにある。

本発明の他の目的は、α線、γ線、中性子などによるソフトエラー問題を、ゲート形状にて改善することができる半導体装置及びそれを用いた半導体記憶装置を提供することにある。

本発明のさらに他の目的は、ＳＯＩ基板上の各トランジスタのについてボディコンタクトを形成する位置の自由度を高めた半導体装置及びそれを用いた半導体記憶装置を提供することにある。

本発明の一態様に係る半導体装置は、ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース／ドレイン領域とを、フィールド領域に有し、前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での両端に形成され、チャネル長方向に沿って延びる２つの第２部分とを有し、平面視でＨ型に形成されている。本発明の半導体装置によれば、フィールド領域形成用マスクと、ゲートパターン形成用マスクとが相対的に位置ずれしても、前記２つの第２部分の各々の一部が、前記チャネル長方向で一定長さのフィールド領域上に形成される限り、前記第１部分の長さでチャネル幅が規定される。結果として、マスクずれが生じても、チャネル幅を設計通りに確保できる。

本発明の半導体装置ではさらに、Ｈ型ゲートとすることで、同一のチャネル幅及びチャネル長のＩ型ゲート及びＴ型ゲートに比較して、ゲート容量を増大できる。ゲート容量の増大は、一般に動作スピードや消費電力の点で不利である。しかし、トランジスタ動作速度の遅延によって解決できる問題への対処には好都合となる。例えば、ソフトエラー対策として有効となる。トランジスタの動作が遅延することで、単発のα線等が入射した時の電位の反転速度を緩和し、α線等によって発生した電荷の再結合時間を、電位が完全に反転する前に確保して、電位反転の防止に寄与できるからである。

本発明の半導体装置は、前記フィールド領域を、ＳＯＩ基板に形成することができる。この場合、前記Ｈ型ゲートの前記２つの第２部分の一方を挟んで、前記第１部分とは反対側のフィールド領域に、前記ボディに導通するボディコンタクトを有することができる。特に、前記フィールド領域の表面層に低抵抗層が形成されている場合でも、その第２部分によって、ボディコンタクト領域をソース／ドレイン領域と絶縁分離できる。また、ボディコンタクト領域は、前記Ｈ型ゲートの前記２つの第２部分のいずれか一方に隣接させて配置できるので、ボディコンタクト領域の配置の自由度は、従来のＴ型ゲートよりも高まる。

本発明に係る半導体装置は、前記フィールド領域がバルク基板に形成されてもよい。バルク基板の場合、トランジスタ毎にボディコンタクト領域を確保する必要がない点を除いて、ＳＯＩ基板と同様に、マスクずれ対策、ソフトエラー対策としてＨ型ゲートが機能する。

本発明の他の態様は、２つの駆動トランジスタと、２つの転送トランジスタとを少なくとも含んでメモリセルが形成される半導体記憶装置に適用したものである。この場合、前記メモリセルを形成するトランジスタの少なくとも一つが、上述したＨ型ゲートを有して構成される。

好ましくは、前記２つの転送トランジスタが、前記Ｈ型ゲートをそれぞれ有するとよい。２つの転送トランジスタのゲート幅の比率を設計通りに製作できるからである。

この場合、前記２つの転送トランジスタの２つのＨ型ゲートが、前記フィールド領域内外にて連続するパターンにて形成されてもよい。こうすると、ゲート同士を配線で接続する手間が省ける。

本発明の半導体記憶装置では、前記２つの駆動トランジスタにそれぞれ接続される負荷を、２つの負荷トランジスタにて形成することができる。この場合、前記２つの負荷トランジスタ及び前記２つの駆動トランジスタが、前記Ｈ型ゲートをそれぞれ有することができる。こうすると、直列接続された負荷トランジスタと駆動トランジスタの各ゲートのチャネル幅の比率を一定とでき、ＣＭＯＳインバータとして設計通りのプッシュ・プル動作を確保できる。

さらに、前記２つの負荷トランジスタの一方の前記Ｈ型ゲートと、それに直列接続される前記２つの駆動トランジスタの一方の前記Ｈ型ゲートとを、前記フィールド領域内外にて連続するパターンにて形成することができる。同様に、前記２つの負荷トランジスタの他方の前記Ｈ型ゲートと、それに直列接続される前記２つの駆動トランジスタの他方の前記Ｈ型ゲートとを、前記フィールド領域内外にて連続するパターンにて形成することができる。

以下、本発明の実施形態を図面を参照して説明する。

（メモリセルの等価回路）
図１は、本発明の半導体記憶装置であるＳＲＡＭの一メモリセルの等価回路図である。ＳＲＡＭのメモリセル１０は、６個のＭＯＳ電界効果トランジスタによって、一つのメモリセルが形成される。一つのＰチャネル型負荷トランジスタＱ１と、それに直列接続される一つのＮチャネル型駆動トランジスタＱ２とで、第１のＣＭＯＳインバータ１２が形成される。他の一つのＰチャネル型負荷トランジスタＱ３と、それに直列接続される他の一つのＮチャネル型駆動トランジスタＱ４とで、第２のＣＭＯＳインバータ１４が形成される。２つのＰチャネル型負荷トランジスタＱ１，Ｑ３のソースにはＶｄｄ電源線が接続され、２つのＮチャネル型駆動トランジスタＱ２，Ｑ４のソースにはＶｓｓ電源線が接続される。そして、第１，第２のＣＭＯＳインバータ１２，１４をクロスカップルすることにより、フリップフロップ１６が形成される。このフリップフロップ１６はワード線ＷＬの電位によってオン・オフされる２つのＮチャネル型転送トランジスタＱ５，Ｑ６によりビット線ＢＬ，反転ビット線／ＢＬに接続される。

なお、メモリセルは上述の６個のＭＯＳ電界効果トランジスタの他、追加のトランジスタを含んでも良い。あるいは、負荷トランジスタＱ１，Ｑ３を、トランジスタ以外の負荷にて形成してもよい。

（メモリセル構造）
図２は、図１に示すメモリセルのフィールド領域の平面図であり、図３は、図１に示すフィールド領上に形成されるゲート領域を示す平面図である。図４は、図３の矢視Ａ−Ａ断面図である。

本実施形態は、図４に示すように、ＳＯＩ構造の半導体装置である。すなわち、絶縁基板２０上に半導体層（例えばアモルファスシリコン層）が形成されている。この場合、一メモリセルを構成する６個のトランジスタの各フィールド領域の周囲は、図２〜図４に示すように例えばＳＴＩ（Shallow Trench Isolation）２１等により相互に絶縁されている。また、特にＳＯＩ構造であるので、各フィールド領域の下部は、図４に示すように絶縁基板２０によって相互に絶縁されている。なお、本発明はバルク基板に適用しても効果を奏することができ、この点については後述する。

図２の下部には、Ｐチャネル型負荷トランジスタＱ１，Ｑ３用フィールド領域３０，３２が形成されている。図２の中央部には、Ｎチャネル型駆動トランジスタＱ２，Ｑ４用フィールド領域３４，３８が形成されている。図２の上部には、Ｎチャネル型転送トランジスタＱ５，Ｑ６用フィールド領域３８，４０が形成されている。これらフィールド領域３０〜４０の各々は、ＳＴＩ２１などにて絶縁されている。

これらフィールド領域３０〜４０の内外に亘って、ゲートが形成される。図４の断面図に示すように、フィールド領域上にてゲート絶縁膜２２を介してゲート２４が形成される。なお、本実施例では、ゲート２４は例えばポリシリコン層にて形成される。また、図４に示すゲート２４及びゲート絶縁膜２２の直下の半導体層がボディ（チャネルとも称する）２５となる。ゲート２４の形成後に、ゲート２４をマスクとして、ボディ２６を挟んだ両側の半導体層に不純物が注入され、ソース／ドレイン領域２８が形成される。さらに、本実施例では、ゲート２４及びソース／ドレイン領域２８の表面は、シリサイド層等の低抵抗層２９に形成されている。なお、ボディ２６に導通して露出される、後述するボディコンタクト領域の表面も、シリサイド層等の低抵抗層に形成される。

図３において、一つのメモリセル１０内には、３つのゲートパターン２４Ａ〜２４Ｃが形成されている。第１のゲートパターン２４Ａは、負荷トランジスタＱ１用フィールド領域３０、駆動トランジスタＱ２用フィールド領域３４及びその間のＳＴＩ領域２１に亘って、チャネル長方向に延びて連続形成されている。第２のゲートパターン２４Ｂは、負荷トランジスタＱ２用フィールド領域３２、駆動トランジスタＱ４用フィールド領域３６及びその間のＳＴＩ領域に亘って、チャネル長方向に延びて連続形成されている。第３のゲートパターン２４Ｃは、２つの転送トランジスタＱ５，Ｑ６用フィールド領域及びその間のＳＴＩ領域に亘って、チャネル長方向に延びて連続形成されている。なお、トランジスタＱ１〜Ｑ４のチャネル幅方向は図３の縦方向であり、チャネル長方向はそれと直交する横方向である。一方、トランジスタＱ５，Ｑ６のチャネル幅方向は図３の横方向であり、チャネル長方向はそれと直交する縦方向である。

これら第１〜第３のゲートパターン２４Ａ，２４Ｂ，２４Ｃの各々は、２つの第１部分と、その第１部分の両端に設けられる計３つの第２部分（中央の第２部分は共用）を共通に有し、それにより２つのＨ型ゲートを含んでいる。例えば、第１のゲートパターン２４Ａは、負荷トランジスタＱ１用フィールド領域３０上にて、チャネル幅Ｗ１及びチャネル長Ｌ１のゲートとして機能する第１部分２４Ａ１１を有する。この第１部分２４Ａ１１のチャネル幅方向の両端には、第１部分２４Ａ１１よりもチャネル長方向の長さが長い第２部分２４Ａ２１，２４Ａ２２が設けられている。この第１部分２４Ａ１１と２つの第２部分２４Ａ２１，２４Ａ２２により、Ｈ型ゲート２５Ａ１が形成される。この第１のゲートパターン２４Ａはさらに、駆動トランジスタＱ２用フィールド領域３４上にて、チャネル幅Ｗ２及びチャネル長Ｌ２のゲートとして機能する第１部分２４Ａ１２を有する。この第１部分２４Ａ１２のチャネル幅方向の両端には、第１部分２４Ａ１２よりもチャネル長方向の長さが長い第２部分２４Ａ２２，２４Ａ２３が設けられている。この第１部分２４Ａ１２と２つの第２部分２４Ａ２２，２４Ａ２３により、Ｈ型ゲート２５Ａ２が形成される。

同様に、第２のゲートパターン２４Ｂは、２つの第１部分２４Ｂ１１，２４Ｂ１２と、３つの第２部分２４Ｂ２１，２４Ｂ２２，２４Ｂ２３を有し、それにより２つのＨ型ゲート２５Ｂ１，２５Ｂ２が形成される。第３のゲートパターン２４Ｃもまた、２つの第１部分２４Ｃ１１，２４Ｃ１２と、３つの第２部分２４Ｃ２１，２４Ｃ２２，２４Ｃ２３を有し、それにより２つのＨ型ゲート２５Ｃ１，２５Ｃ２が形成される。負荷トランジスタＱ３用フィールド領域３２上でゲートとして機能する第１部分２４Ｂ１１は、チャネル幅Ｗ３及びチャネル長Ｌ３を有する。駆動トランジスタＱ４用フィールド領域３６上でゲートとして機能する第１部分２４Ｂ１２は、チャネル幅Ｗ４及びチャネル長Ｌ４を有する。転送トランジスタＱ５用フィールド領域３８上でゲートとして機能する第１部分２４Ｃ１１は、チャネル幅Ｗ５及びチャネル長Ｌ５を有する。転送トランジスタＱ６用フィールド領域４０上でゲートとして機能する第１部分２４Ｃ１２は、チャネル幅Ｗ６及びチャネル長Ｌ６を有する。

また、図３において、第１〜第３のゲートパターン２４Ａ，２４Ｂ，２４Ｃの各々の最端部に位置する各２つの第２部分のよりも突出したフィールド領域が、上述したボディコンタクト領域となる。つまり、第１のゲートパターン２４Ａの一方の端部の第２部分２４Ａ２１よりも突出した位置にボディコンタクト領域５０が、他方の端部の第２部分２４Ａ２３よりも突出した位置にボディコンタクト領域５２が、それぞれ設けられている。同様に、第２のゲートパターン２４Ｂの一方の端部の第２部分２４Ｂ２１よりも突出した位置にボディコンタクト領域５４が、他方の端部の第２部分２４Ｂ２３よりも突出した位置にボディコンタクト領域５６が、それぞれ設けられている。さらに、第３のゲートパターン２４Ｃの一方の端部の第２部分２４Ｃ２１よりも突出した位置にボディコンタクト領域５８が、他方の端部の第２部分２４Ｃ２３よりも突出した位置にボディコンタクト領域６０が、それぞれ設けられている。

なお、上述したボディコンタクト領域５０〜６０の表面層も、上述した通りシリサイド層などの低抵抗層に形成されている。

（ゲートのチャネル幅）
本実施形態では、フィールド領域形成用マスクと、ゲートパターン形成用マスクとに位置ズレが生じたとしても、Ｗ１／Ｗ２＝一定、Ｗ３／Ｗ４＝一定、Ｗ５／Ｗ６＝一定にすることができる。さらに、上記の各比率が一定となることを前提として、ゲートパターン形成用マスクの精度に依存して、Ｗ１＝Ｗ３、Ｗ２＝Ｗ４、Ｗ５＝Ｗ６とすることもできる。なお、本実施例では、６つのトランジスタのゲート長は、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５＝Ｌ６に設計されている。

上述した各比率を一定にできる理由について、図５（Ａ）〜図５（Ｃ）を参照して説明する。図５（Ａ）〜図５（Ｃ）は、フィールド領域３０形成用マスクと、第１のゲートパターン２４Ａ形成用マスクとの相対位置が異なる３種類のケースを示している。図５（Ａ）の設計位置に対して、図５（Ｂ）はゲートパターン形成用マスクが相対的に上側にずれた場合を示し、図５（Ｃ）はゲートパターン形成用マスクが相対的に下側にずれた場合を示している。いずれの場合も、Ｈ型ゲート２５Ａ１中の２つの第２部分２４Ａ２１，２２の各々の一部が、フィールド領域３０のうちチャネル長方向で一定長さのフィールド領域３０Ａ上に形成されている。この場合、Ｈ型ゲート２５Ａ１中の第１部分２４Ａ１１の全てがフィールド領域３０Ａ上に位置する。よって、図５（Ａ）〜図５（Ｃ）のいずれの場合でも、第１部分２４Ａ１１の全長Ｗ１でチャネル幅が規定される。同様の理由で、他のフィールド領域３２〜４０上でも、対応する第１部分の全長で、チャネル幅Ｗ２〜Ｗ６がそれぞれ確保される。

本実施形態のように、６つのトランジスタＱ１〜Ｑ６にてゲート長Ｌ１〜Ｌ６が一定の場合、６つのトランジスタＱ１〜Ｑ６の電流駆動能力は、ゲート幅Ｗ１〜Ｗ６に依存して決定される。第１のゲートパターン２４Ａは、第１のインバータ１４でのプッシュ・プル動作能力を決定するものであるから、Ｐ型トランジスタＱ１とＮ型トランジスタＱ２との電流駆動能力比を一定にすることで、設計通りのプッシュ・プル動作を実現できる。第２のゲートパターン２４Ｂにより、第２のインバータ１６にて設計通りのプッシュ・プル動作を実現できる。第３のゲートパターン２４Ｃは、メモリセル１０とビット線ＢＬまたは反転ビット線／ＢＬとの間で電荷をやり取りするスイッチＱ５，Ｑ６の各能力を決定し、その能力比が一定であることが重要である。本実施形態では、マスクずれは問題視しなくて良いため、第１ゲートパターン２４Ｃ中の２つの第１部分２４Ｃ１１，２４Ｃ１２の数値Ｗ５，Ｗ６の精度のみに依存して実現できる。

（比較例）
図６（Ａ）〜図６（Ｃ）は、従来のＴ型ゲートのマスクずれに起因するゲート幅のばらつきを示している。Ｔ型ゲート７０は、第１部分７２の一端にのみ第２部分７４を有している。この場合、マスクずれが生ずると、第１部分７２がフィールド領域上に存在する長さが、図６（Ａ）〜図６（Ｃ）で区々となり、それぞれ異なるゲート幅Ｗａ，Ｗｂ，Ｗｃと異なってしまう。

（ゲート容量に依存した遅延機能）
本実施形態の他の一つの効能は、Ｈ型ゲート構造により、ゲート容量を増大させて、各トランジスタにて遅延機能を併せ持たせることができることである。一般に、動作スピードを重視した場合には、トランジスタのゲート容量が小さいことが望まれる。しかし、例えばＳＲＡＭの場合には、メモリセル１０内の動作スピードよりも、その周辺回路の動作スピードの方が問題視されるので、メモリセル１０内の動作スピードは、例えば余分のゲート部分を持たないＩ型ゲートの動作スピードよりも低下させても良い。逆に、トランジスタにて積極的に遅延機能を持たせないと、不具合が生ずる場合がある。その一例について、図７を参照して説明する。

図７の実線は、α線が単発で入射した場合のメモリセル１０内のノード電位の変化を示している。ノード電位がＨＩＧＨ（電圧Ｖｄｄ）であったとき、α線が単発でトランジスタに入射すると、図７の実線の通り極めて短時間（例えば数ｎｓ／１０）だけ、ＬＯＷ（Ｖｓｓ）に変化する。その後は、α線で発生した電荷は再結合などで急速に消えてゆくが、一旦ノード電位が逆転すると、フリップフロップ１６によって元のメモリ状態が反転されてしまうことがある。このことは、電源が低電圧化するほど顕著となる。

ここで、本実施形態のＨ型ゲートにてゲート容量Ｃを増大させると、他の抵抗成分Ｒと共に遅延回路ＲＣが形成される。この場合、図７の破線で示すように、α線が単発で入射したときにＶｓｓ電位側に変化する時間を遅らせることができ、その間にα線による電子正孔対が消えて、元のＨＩＧＨ（Ｖｄｄ）に速やかに復帰させることができる。

よって、例えばα線対策のように、容量を増大させて対処する場合には、本実施形態のＨ型ゲートが極めて有効である。なぜなら、従来のＩ型ゲート及びＴ型ゲートに比べて、Ｈ型ゲート自体のゲート容量が大きいので、他の部分に容量成分を形成する必要がないからである。

（ボディコンタクトの確保）
本実施形態のようにＳＯＩ構造の場合、６つのトランジスタＱ１〜Ｑ６のボディ２６（図４参照）は互いに絶縁され、構造的にフローティング状態となる。その一方で、ボディ２６の電位はトランジスタのしきい値を決める重要なファクターである。ボディ２６をフローティングとすると、例えば転送トランジスタのソース／ドレイン領域２８が共にＶｄｄとなるスイッチング時に、ボディ２６はＶｄｄ電位まで上昇する。その後、ソース／ドレイン領域２８のドレインがＶｓｓ電位になる‘ＬＯＷ’書き込み時には、ビット線ＢＬまたは反転ビット線／ＢＬに大量に正電荷が流れ込むことになるので、Ｖｓｓ電位に引き込むことが困難になる（パスゲートリーク）。パスゲートリークによって、ビット線ＢＬに接続されたメモリセルのほとんどに‘ＨＩＧＨ’が書き込まれているときに、その一つのメモリセルに‘ＬＯＷ’が書き込めないという、いわゆるライトディスターブが生ずる。

このために、図３に示すように、ボティ２６の電位を設定するボディコンタクト領域５０〜６０が各トランジスタＱ１〜Ｑ６に設けられている。

ここで、Ｈゲートのうちの一方の第２部分により、ソース／ドレイン領域２８とボディコンタクト領域と各表面に形成した低抵抗層（例えばシリサイド層）同士がショートすることを防止できる。例えば、図３に示す負荷トランジスタＱ１のＨ型ゲート２５Ａ１に形成された第２部分２４Ａ２１は、ソース／ドレイン領域２８とボディコンタクト領域５０との各表面の低抵抗層を分離しているからである。他のＨ型ゲートの一方の第２部分も同様に、ソース／ドレイン領域２８とボディコンタクト領域とを分離している。

この点は、従来のＴ型ゲートでも同様であるが、Ｔ型ゲートではボディコンタクトが配置される位置は、ゲート幅方向の一方にのみ存在する第２部分の外側に限定される。Ｈ型ゲートの場合、ゲート幅方向の両側に存在する第２部分のいずれか一方の外側に配置でき、レイアウトの自由度が高まる。

（変形例）
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述したＳＲＡＭに用いられるものに限らず、メモリセル形成用のトランジスタ以外の他のトランジスタにも同様に適用することができる。この場合も、チャネル幅を設計通りに形成でき、ゲート容量を増大させたい場合に有利となる。また、本発明の半導体装置及び半導体記憶装置は、ＳＯＩ基板に形成されるものに限らず、シリコン基板等のバルク基板上に形成されるものであっても良い。この場合、ボディコンタクをトランジスタ毎に形成する必要がないが、チャネル幅を設計通りに形成でき、ゲート容量を増大させてトランジスタに遅延機能を併せ持たせることができる。

本発明の実施形態であるＳＲＱＭのメモリセルを示す等価回路図である。 図１に示すメモリセルのフィールド領域を示す平面図である。 図２に示すフィールド領域上に形成されるゲート領域の平面図である。 図３の矢視Ａ−Ａ断面図である。 図５（Ａ）〜図５（Ｃ）は、マスクずれに拘らず、Ｈ型ゲートによりチャネル幅を設計通りに確保できる理由を説明するための概略説明図である。 図６（Ａ）〜図６（Ｃ）は、マスクずれが生ずると、従来のＴ型ゲートによりチャネル幅がばらつくことを説明するための概略説明図である。 α線が単発入射した時のメモリセル内のノード電位を示す特性図。

符号の説明

１０ メモリセル、１２ 第１のインバータ、１４ 第２のインバータ、１６ フリップフロップ、２０ 絶縁基板、２１ ＳＴＩ、２２ ゲート絶縁膜、２４ ゲート、２４Ａ 第１のゲートパターン、２４Ｂ 第２のゲートパターン、２４Ｃ 第３のゲートパターン、２５Ａ１，２５Ａ２，２５Ｂ１，２５Ｂ２，２５Ｃ１，２５Ｃ２ Ｈ型ゲート、２６ ボディ（チャネル）、２８ ソース／ドレイン領域、２９ シリサイド層（低抵抗層）、３０ 負荷トランジスタＱ１用フィールド領域、３２ 負荷トランジスタＱ２用フィールド領域、３４ 駆動トランジスタＱ３用フィールド領域、３６ 駆動トランジスタＱ４用フィールド領域、３８ 転送トランジスタＱ５用フィールド領域、４０ 転送トランジスタＱ６用フィールド領域、５０〜６０ ボディコンタクト領域、７０ Ｔ型ゲート、７２ 第１部分、７４ 第２部分、Ｑ１，Ｑ３ 負荷トランジスタ、Ｑ２，Ｑ４ 駆動トランジスタ、Ｑ５，Ｑ６ 転送トランジスタ

Claims (14)

1. ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース／ドレイン領域とを、フィールド領域に有し、
   前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での両端に形成され、チャネル長方向に沿って延びる２つの第２部分とを有し、平面視でＨ型ゲートに形成され、
   前記Ｈ型ゲートの前記２つの第２部分の各々の一部が、前記チャネル長方向で一定長さのフィールド領域上に形成されることで、前記第１部分の長さでチャネル幅が規定されている、半導体装置。
2. 請求項１において、
   前記フィールド領域は、ＳＯＩ（シリコン・オン・インシュレータ）基板に形成されている、半導体装置。
3. 請求項２において、
   前記Ｈ型ゲートの前記２つの第２部分の一方を挟んで、前記第１部分とは反対側のフィールド領域に、前記ボディに導通するボディコンタクトを有する、半導体装置。
4. 請求項３において、
   前記フィールド領域の表面層に低抵抗層が形成されている、半導体装置。
5. 請求項１において、
   前記フィールド領域は、バルク基板に形成されている、半導体装置。
6. ２つの駆動トランジスタと、２つの転送トランジスタとを少なくとも含んでメモリセルが形成され、
   前記メモリセルを形成するトランジスタの少なくとも一つは、
   ゲートと、前記ゲートの直下のゲート絶縁膜と、前記ゲート絶縁膜の直下のボディ領域と、前記ボディ領域を挟んだ両側に形成されるソース／ドレイン領域とを、フィールド領域に有し、
   前記ゲートは、フィールド領域上にてチャネル幅方向に沿って延びる第１部分と、前記第１部分のチャネル幅方向での両端に形成され、チャネル長方向に沿って延びる２つの第２部分とを有し、平面視でＨ型ゲートに形成され、
   前記Ｈ型ゲートの前記２つの第２部分の各々の一部が、前記チャネル長方向で一定長さのフィールド領域上に形成されることで、前記第１部分の長さでチャネル幅が規定されている、半導体記憶装置。
7. 請求項６において、
   前記フィールド領域は、ＳＯＩ（シリコン・オン・インシュレータ）基板に形成されている、半導体記憶装置。
8. 請求項７において、
   前記Ｈ型ゲートの前記２つの第２部分の一方を挟んで、前記第１部分とは反対側のフィールド領域に、前記ボディに導通するボディコンタクトを有する、半導体記憶装置。
9. 請求項８において、
   前記フィールド領域の表面層に低抵抗層が形成されている、半導体記憶装置。
10. 請求項６において、
    前記フィールド領域は、バルク基板に形成されている、半導体記憶装置。
11. 請求項６乃至１０のいずれかにおいて、
    前記２つの転送トランジスタが、前記Ｈ型ゲートをそれぞれ有する、半導体記憶装置。
12. 請求項１１において、
    前記２つの転送トランジスタの２つのＨ型ゲートが、前記フィールド領域内外にて連続するパターンにて形成されている、半導体記憶装置。
13. 請求項６乃至１２のいずれかにおいて、
    前記２つの駆動トランジスタにそれぞれ直列接続される２つの負荷トランジスタがさらに設けられ、
    前記２つの負荷トランジスタ及び前記２つの駆動トランジスタが、前記Ｈ型ゲートをそれぞれ有する、半導体記憶装置。
14. 請求項１３において、
    前記２つの負荷トランジスタの一方の前記Ｈ型ゲートと、それに直列接続される前記２つの駆動トランジスタの一方の前記Ｈ型ゲートとが、前記フィールド領域内外にて連続するパターンにて形成され、
    前記２つの負荷トランジスタの他方の前記Ｈ型ゲートと、それに直列接続される前記２つの駆動トランジスタの他方の前記Ｈ型ゲートとが、前記フィールド領域内外にて連続するパターンにて形成されている、半導体記憶装置。

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