JP2001119024A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】溝素子分離域で囲われた絶縁ゲート電界効果ト
ランジスタを有し高信頼性および高歩留まりを確保でき
る半導体装置およびその製造方法を提供する。 【解決手段】半導体基板上であって絶縁ゲート電界効果
トランジスタの形成される素子活性領域が溝素子分離領
域で囲繞され、絶縁ゲート電界効果トランジスタのゲー
ト電極の溝素子分離領域を跨る領域で上記ゲート電極パ
ターンの寸法が太くなっている。あるいは、素子活性領
域と溝素子分離領域との境界辺のうち絶縁ゲート電界効
果トランジスタのチャネル方向の境界辺が上記ゲート電
極で被覆されている。または、絶縁ゲート電界効果トラ
ンジスタのゲート絶縁膜とは異なる周縁絶縁膜が素子活
性領域の周縁に沿って形成され、絶縁ゲート電界効果ト
ランジスタのゲート電極が周縁絶縁膜上を跨るように形
成されている。
ランジスタを有し高信頼性および高歩留まりを確保でき
る半導体装置およびその製造方法を提供する。 【解決手段】半導体基板上であって絶縁ゲート電界効果
トランジスタの形成される素子活性領域が溝素子分離領
域で囲繞され、絶縁ゲート電界効果トランジスタのゲー
ト電極の溝素子分離領域を跨る領域で上記ゲート電極パ
ターンの寸法が太くなっている。あるいは、素子活性領
域と溝素子分離領域との境界辺のうち絶縁ゲート電界効
果トランジスタのチャネル方向の境界辺が上記ゲート電
極で被覆されている。または、絶縁ゲート電界効果トラ
ンジスタのゲート絶縁膜とは異なる周縁絶縁膜が素子活
性領域の周縁に沿って形成され、絶縁ゲート電界効果ト
ランジスタのゲート電極が周縁絶縁膜上を跨るように形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、トレンチ素子分離域で囲わ
れる絶縁ゲート電界効果トランジスタ（以下、ＭＯＳト
ランジスタという）の構造とその製造方法に関する。
その製造方法に関し、特に、トレンチ素子分離域で囲わ
れる絶縁ゲート電界効果トランジスタ（以下、ＭＯＳト
ランジスタという）の構造とその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体素子の構
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１３〜
０．１８μｍ寸法で形成された半導体素子が用いられ、
この寸法を設計基準にしたメモリデバイスあるいはロジ
ックデバイス等の半導体装置が実用化されてきている。
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１３〜
０．１８μｍ寸法で形成された半導体素子が用いられ、
この寸法を設計基準にしたメモリデバイスあるいはロジ
ックデバイス等の半導体装置が実用化されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、半導体素子間を電気的に分離する素子
分離領域は、トレンチ（溝）に絶縁物が埋め込まれて形
成されるようになる。
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、半導体素子間を電気的に分離する素子
分離領域は、トレンチ（溝）に絶縁物が埋め込まれて形
成されるようになる。
【０００４】上記のようなトレンチ素子分離域で囲われ
たＭＯＳトランジスタについて図７を参照して説明す
る。図７は、ゲート電極間で形成された２種類のＭＯＳ
トランジスタの平面図である。
たＭＯＳトランジスタについて図７を参照して説明す
る。図７は、ゲート電極間で形成された２種類のＭＯＳ
トランジスタの平面図である。
【０００５】通常のＭＯＳトランジスタでは、図７
（ａ）に示すように、シリコン基板表面の素子活性領域
１０１はトレンチ素子分離域１０２で囲われている。そ
して、素子活性領域１０１上からトレンチ素子分離域１
０２に跨りゲート電極１０３が形成される。ここで、ゲ
ート電極１０３はゲート絶縁膜（図示せず）を介して素
子活性領域１０１上に形成されている。さらに、素子活
性領域１０１には互いにゲート電極１０３を挟んでソー
ス領域１０４およびドレイン領域１０５が形成される。
後は、図示しないがソース電極およびドレイン電極が形
成されＭＯＳトランジスタの基本構造が完成する。
（ａ）に示すように、シリコン基板表面の素子活性領域
１０１はトレンチ素子分離域１０２で囲われている。そ
して、素子活性領域１０１上からトレンチ素子分離域１
０２に跨りゲート電極１０３が形成される。ここで、ゲ
ート電極１０３はゲート絶縁膜（図示せず）を介して素
子活性領域１０１上に形成されている。さらに、素子活
性領域１０１には互いにゲート電極１０３を挟んでソー
ス領域１０４およびドレイン領域１０５が形成される。
後は、図示しないがソース電極およびドレイン電極が形
成されＭＯＳトランジスタの基本構造が完成する。
【０００６】図７（ｂ）に示すような別のＭＯＳトラン
ジスタでは、ゲート電極１０３ａがリング（環）状に形
成される。そして、トレンチ素子分離域１０２ａに囲わ
れた素子活性領域１０１ａにソース領域１０４ａが形成
され、リング状のゲート電極１０３ａで囲われる領域に
ドレイン領域１０５ａが形成される。
ジスタでは、ゲート電極１０３ａがリング（環）状に形
成される。そして、トレンチ素子分離域１０２ａに囲わ
れた素子活性領域１０１ａにソース領域１０４ａが形成
され、リング状のゲート電極１０３ａで囲われる領域に
ドレイン領域１０５ａが形成される。
【０００７】次に、図７（ａ）に示したトレンチ素子分
離域で囲われるＭＯＳトランジスタの製造方法について
その概略を説明する。図８はこのＭＯＳトランジスタの
製造工程順の断面図である。ここで、図８は、図７
（ａ）に記したＣ−Ｄ方向で切断した断面図となってい
る。
離域で囲われるＭＯＳトランジスタの製造方法について
その概略を説明する。図８はこのＭＯＳトランジスタの
製造工程順の断面図である。ここで、図８は、図７
（ａ）に記したＣ−Ｄ方向で切断した断面図となってい
る。
【０００８】図８（ａ）に示すように、シリコン基板１
０６の所定の領域に、エッチングストッパー層１０７を
エッチングマスクにしたドライエッチングでトレンチ１
０８が形成される。次に、図８（ｂ）に示すように、化
学気相成長（ＣＶＤ）法でエッチングストッパー層１０
７を被覆するように全面に埋込み用絶縁膜１０９が堆積
される。
０６の所定の領域に、エッチングストッパー層１０７を
エッチングマスクにしたドライエッチングでトレンチ１
０８が形成される。次に、図８（ｂ）に示すように、化
学気相成長（ＣＶＤ）法でエッチングストッパー層１０
７を被覆するように全面に埋込み用絶縁膜１０９が堆積
される。
【０００９】次に、化学機械研磨（ＣＭＰ）法で埋込み
用絶縁膜１０９が研磨される。ここで、エッチングスト
ッパー層１０７はこの研磨工程で研磨ストッパ層として
機能する。このようにして、図８（ｃ）に示すように、
トレンチ素子分離絶縁物１１０がトレンチ１０８に充填
されるようになる。
用絶縁膜１０９が研磨される。ここで、エッチングスト
ッパー層１０７はこの研磨工程で研磨ストッパ層として
機能する。このようにして、図８（ｃ）に示すように、
トレンチ素子分離絶縁物１１０がトレンチ１０８に充填
されるようになる。
【００１０】次に、エッチングストッパー層１０７が化
学薬液で除去される。その他、薬液による洗浄、エッチ
ング等の処理が施される。このようにして、図８（ｄ）
に示すように、シリコン基板１０６の表面が露出され
る。また、上記のような化学薬液による処理でトレンチ
素子分離絶縁物の表面部がエッチングされる。このよう
な工程で、工程の制御性が悪くなると、トレンチ１０８
の上部領域に凹部１１１が形成される。
学薬液で除去される。その他、薬液による洗浄、エッチ
ング等の処理が施される。このようにして、図８（ｄ）
に示すように、シリコン基板１０６の表面が露出され
る。また、上記のような化学薬液による処理でトレンチ
素子分離絶縁物の表面部がエッチングされる。このよう
な工程で、工程の制御性が悪くなると、トレンチ１０８
の上部領域に凹部１１１が形成される。
【００１１】次に、図８（ｅ）に示すように、露出した
シリコン基板１０６表面にゲート絶縁膜１１２が形成さ
れ、上記ゲート絶縁膜１１２を被覆し更にトレンチ素子
分離絶縁物１１０表面に跨るように、ゲート電極１０３
が形成される。
シリコン基板１０６表面にゲート絶縁膜１１２が形成さ
れ、上記ゲート絶縁膜１１２を被覆し更にトレンチ素子
分離絶縁物１１０表面に跨るように、ゲート電極１０３
が形成される。
【００１２】このようにして、トレンチ素子分離域で囲
われるようにＭＯＳトランジスタが形成される。
われるようにＭＯＳトランジスタが形成される。
【００１３】
【発明が解決しようとする課題】しかし、図７（ａ）で
説明した構造のＭＯＳトランジスタでは、半導体装置の
製造工程でバラツキが生じると、素子活性領域１０１と
トレンチ素子分離域１０２との境界部に図８で説明した
凹部１１１が形成される。
説明した構造のＭＯＳトランジスタでは、半導体装置の
製造工程でバラツキが生じると、素子活性領域１０１と
トレンチ素子分離域１０２との境界部に図８で説明した
凹部１１１が形成される。
【００１４】このような凹部１１１ができると、ＭＯＳ
トランジスタにおけるソース−ドレイン電流のゲート電
圧依存性が悪くなる。これについて図９に基づいて説明
する。図９は、ソース−ドレイン電流とゲート電圧の関
係を示す。ここでは、いわゆるサブスレッショールド領
域とオン状態の領域とが示される。
トランジスタにおけるソース−ドレイン電流のゲート電
圧依存性が悪くなる。これについて図９に基づいて説明
する。図９は、ソース−ドレイン電流とゲート電圧の関
係を示す。ここでは、いわゆるサブスレッショールド領
域とオン状態の領域とが示される。
【００１５】ＭＯＳトランジスタに凹部１１１が形成さ
れると、図９の実線で示すように、特にサブスレッショ
ールド領域において、正常なＭＯＳトランジスタの場合
（破線で示される）よりソース−ドレイン電流が増加す
るようになる。そして、この電流は、ＭＯＳトランジス
タが完全にオン状態になると正常なＭＯＳトランジスタ
の場合と同じになる。図９に示すようなソース−ドレイ
ン電流・ゲート電圧特性に現れるコブをハンプという。
れると、図９の実線で示すように、特にサブスレッショ
ールド領域において、正常なＭＯＳトランジスタの場合
（破線で示される）よりソース−ドレイン電流が増加す
るようになる。そして、この電流は、ＭＯＳトランジス
タが完全にオン状態になると正常なＭＯＳトランジスタ
の場合と同じになる。図９に示すようなソース−ドレイ
ン電流・ゲート電圧特性に現れるコブをハンプという。
【００１６】このようなハンプは、図８（ｅ）に示した
凹部１１１に沿いチャネルが形成され易く、初めに、こ
の領域を通してソース領域−ドレイン領域間に電流が流
れるようになるために生じる。
凹部１１１に沿いチャネルが形成され易く、初めに、こ
の領域を通してソース領域−ドレイン領域間に電流が流
れるようになるために生じる。
【００１７】そして、このハンプが生じると、ＭＯＳト
ランジスタのしきい値が設計値より小さくなる。また、
ＭＯＳトランジスタの特性が設計値からズレるために不
良の半導体装置が多発し歩留まりが低下するようにな
る。
ランジスタのしきい値が設計値より小さくなる。また、
ＭＯＳトランジスタの特性が設計値からズレるために不
良の半導体装置が多発し歩留まりが低下するようにな
る。
【００１８】図７（ｂ）で説明した構造のＭＯＳトラン
ジスタでは、ゲート電極１０３ａが素子活性領域１０１
ａ内でリング状に形成されるために、ソース領域−ドレ
イン領域間で凹部１１１をチャネルとすることは構造上
皆無になる。このために、この場合には、上述したよう
なソース−ドレイン電流特性の劣化は生じない。しか
し、このような構造はＭＯＳトランジスタの微細化を阻
害するために、半導体素子の微細化による半導体装置の
高集積化、高密度化には適さない。
ジスタでは、ゲート電極１０３ａが素子活性領域１０１
ａ内でリング状に形成されるために、ソース領域−ドレ
イン領域間で凹部１１１をチャネルとすることは構造上
皆無になる。このために、この場合には、上述したよう
なソース−ドレイン電流特性の劣化は生じない。しか
し、このような構造はＭＯＳトランジスタの微細化を阻
害するために、半導体素子の微細化による半導体装置の
高集積化、高密度化には適さない。
【００１９】本発明の目的は、上記の問題を全て簡便に
解決し、高信頼性および高歩留まりを確保できる半導体
装置およびその製造方法を提供することにある。
解決し、高信頼性および高歩留まりを確保できる半導体
装置およびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上であって絶縁ゲート電界効果
トランジスタの形成される素子活性領域が溝素子分離領
域で囲繞され、前記絶縁ゲート電界効果トランジスタの
ゲート電極が前記溝素子分離領域を跨る領域で前記ゲー
ト電極パターンの寸法が太くなっている。
体装置では、半導体基板上であって絶縁ゲート電界効果
トランジスタの形成される素子活性領域が溝素子分離領
域で囲繞され、前記絶縁ゲート電界効果トランジスタの
ゲート電極が前記溝素子分離領域を跨る領域で前記ゲー
ト電極パターンの寸法が太くなっている。
【００２１】あるいは、本発明の半導体装置では、半導
体基板上であって絶縁ゲート電界効果トランジスタの形
成される素子活性領域が溝素子分離領域で囲繞され、前
記素子活性領域と前記溝素子分離領域との境界辺のうち
前記絶縁ゲート電界効果トランジスタのチャネル方向の
境界辺が、前記絶縁ゲート電界効果トランジスタのゲー
ト電極で被覆されている。
体基板上であって絶縁ゲート電界効果トランジスタの形
成される素子活性領域が溝素子分離領域で囲繞され、前
記素子活性領域と前記溝素子分離領域との境界辺のうち
前記絶縁ゲート電界効果トランジスタのチャネル方向の
境界辺が、前記絶縁ゲート電界効果トランジスタのゲー
ト電極で被覆されている。
【００２２】あるいは、半導体基板上であって絶縁ゲー
ト電界効果トランジスタの形成される素子活性領域が溝
素子分離領域で囲繞され、絶縁ゲート電界効果トランジ
スタのゲート絶縁膜とは異なる周縁絶縁膜が前記素子活
性領域の周縁に沿って形成され、前記絶縁ゲート電界効
果トランジスタのゲート電極が前記周縁絶縁膜上を跨る
ように形成されている。または、半導体基板上であって
絶縁ゲート電界効果トランジスタの形成される素子活性
領域が溝素子分離領域で囲繞され、前記素子活性領域の
周縁のうち前記絶縁ゲート電界効果トランジスタのチャ
ネル方向の周縁に沿って絶縁ゲート電界効果トランジス
タのゲート絶縁膜とは異なる周縁絶縁膜が形成され、前
記絶縁ゲート電界効果トランジスタのゲート電極が前記
周縁絶縁膜上を跨るように形成されている。そして、前
記周縁絶縁膜と前記ゲート絶縁膜とは同一の絶縁材料で
形成され、前記周縁絶縁膜の膜厚がゲート絶縁膜の膜厚
より厚くなっている。
ト電界効果トランジスタの形成される素子活性領域が溝
素子分離領域で囲繞され、絶縁ゲート電界効果トランジ
スタのゲート絶縁膜とは異なる周縁絶縁膜が前記素子活
性領域の周縁に沿って形成され、前記絶縁ゲート電界効
果トランジスタのゲート電極が前記周縁絶縁膜上を跨る
ように形成されている。または、半導体基板上であって
絶縁ゲート電界効果トランジスタの形成される素子活性
領域が溝素子分離領域で囲繞され、前記素子活性領域の
周縁のうち前記絶縁ゲート電界効果トランジスタのチャ
ネル方向の周縁に沿って絶縁ゲート電界効果トランジス
タのゲート絶縁膜とは異なる周縁絶縁膜が形成され、前
記絶縁ゲート電界効果トランジスタのゲート電極が前記
周縁絶縁膜上を跨るように形成されている。そして、前
記周縁絶縁膜と前記ゲート絶縁膜とは同一の絶縁材料で
形成され、前記周縁絶縁膜の膜厚がゲート絶縁膜の膜厚
より厚くなっている。
【００２３】また、本発明の半導体装置の製造方法は、
半導体基板の表面に所定のパターン寸法のエッチングス
トッパ層を形成する工程と、前記エッチングストッパ層
をマスクとして前記半導体基板表面をドライエッチング
し溝を形成する工程と、前記エッチングストッパ層を除
去した後、前記半導体基板の表面に前記エッチングスト
ッパ層よりパターン寸法の小さい別のエッチングストッ
パ層を形成する工程と、前記別のエッチングストッパ層
および前記半導体基板表面を被覆し前記溝を埋め込むよ
うに絶縁膜を堆積させる工程と、前記別のエッチングス
トッパ層を研磨マスクとして前記絶縁膜を化学機械研磨
する工程と、前記別のエッチングストッパ層を除去し素
子活性領域を形成する工程とを含む。
半導体基板の表面に所定のパターン寸法のエッチングス
トッパ層を形成する工程と、前記エッチングストッパ層
をマスクとして前記半導体基板表面をドライエッチング
し溝を形成する工程と、前記エッチングストッパ層を除
去した後、前記半導体基板の表面に前記エッチングスト
ッパ層よりパターン寸法の小さい別のエッチングストッ
パ層を形成する工程と、前記別のエッチングストッパ層
および前記半導体基板表面を被覆し前記溝を埋め込むよ
うに絶縁膜を堆積させる工程と、前記別のエッチングス
トッパ層を研磨マスクとして前記絶縁膜を化学機械研磨
する工程と、前記別のエッチングストッパ層を除去し素
子活性領域を形成する工程とを含む。
【００２４】あるいは、本発明の半導体装置の製造方法
は、半導体基板の表面に所定のパターン寸法のエッチン
グストッパ層を形成する工程と、前記エッチングストッ
パ層の側壁にサイドウォール絶縁膜を形成し前記エッチ
ングストッパ層とサイドウォール絶縁膜とをマスクとし
て前記半導体基板表面をドライエッチングし溝を形成す
る工程と、前記サイドウォール絶縁膜のみを除去した
後、前記エッチングストッパ層および前記半導体基板表
面を被覆し前記溝を埋め込むように絶縁膜を堆積させる
工程と、前記エッチングストッパ層を研磨マスクとして
前記絶縁膜を化学機械研磨する工程と、前記エッチング
ストッパ層を除去し素子活性領域を形成する工程とを含
む。ここで、前記絶縁膜を堆積させる前に予め前記溝の
側面および前記半導体基板の表面を熱酸化するとよい。
は、半導体基板の表面に所定のパターン寸法のエッチン
グストッパ層を形成する工程と、前記エッチングストッ
パ層の側壁にサイドウォール絶縁膜を形成し前記エッチ
ングストッパ層とサイドウォール絶縁膜とをマスクとし
て前記半導体基板表面をドライエッチングし溝を形成す
る工程と、前記サイドウォール絶縁膜のみを除去した
後、前記エッチングストッパ層および前記半導体基板表
面を被覆し前記溝を埋め込むように絶縁膜を堆積させる
工程と、前記エッチングストッパ層を研磨マスクとして
前記絶縁膜を化学機械研磨する工程と、前記エッチング
ストッパ層を除去し素子活性領域を形成する工程とを含
む。ここで、前記絶縁膜を堆積させる前に予め前記溝の
側面および前記半導体基板の表面を熱酸化するとよい。
【００２５】本発明のような構造であると、ＭＯＳトラ
ンジスタのゲート電極下のチャネル経路の抵抗が、太い
ゲート電極下にある凹部のチャネル経路７の抵抗より低
減するようになる。また、素子活性領域の周縁に形成さ
れる周縁絶縁膜は、先述した凹部に形成されることにな
る。そして、この周縁絶縁膜の膜厚はゲート絶縁膜の膜
厚より厚くなり、上記凹部のチャンル形成が防止され
る。このようにして、ＭＯＳトランジスタのソース−ド
レイン電流のゲート電圧特性が従来の技術の場合より大
幅に向上するようになる。また、従来の技術で説明した
ハンプの現象が完全に抑制される。
ンジスタのゲート電極下のチャネル経路の抵抗が、太い
ゲート電極下にある凹部のチャネル経路７の抵抗より低
減するようになる。また、素子活性領域の周縁に形成さ
れる周縁絶縁膜は、先述した凹部に形成されることにな
る。そして、この周縁絶縁膜の膜厚はゲート絶縁膜の膜
厚より厚くなり、上記凹部のチャンル形成が防止され
る。このようにして、ＭＯＳトランジスタのソース−ド
レイン電流のゲート電圧特性が従来の技術の場合より大
幅に向上するようになる。また、従来の技術で説明した
ハンプの現象が完全に抑制される。
【００２６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１乃至図３は、
本発明の数例のＭＯＳトランジスタを示すための平面図
である。
を図１乃至図３に基づいて説明する。図１乃至図３は、
本発明の数例のＭＯＳトランジスタを示すための平面図
である。
【００２７】図１（ａ）に示すように、本発明のＭＯＳ
トランジスタでは、素子活性領域１がトレンチ素子分離
域２で囲われている。そして、素子活性領域１上からト
レンチ素子分離域２に跨りゲート電極３が形成される。
トランジスタでは、素子活性領域１がトレンチ素子分離
域２で囲われている。そして、素子活性領域１上からト
レンチ素子分離域２に跨りゲート電極３が形成される。
【００２８】ここで、本発明の第１の実施の形態での特
徴は、ゲート電極３が真のチャネル領域となる細いゲー
ト電極３ａと太いゲート電極３ｂとで構成されていると
ころである。この太いゲート電極は、図１（ａ）に示す
ように、素子活性領域１とトレンチ素子分離域２の境界
部すなわち上述した凹部を被覆するように形成される。
徴は、ゲート電極３が真のチャネル領域となる細いゲー
ト電極３ａと太いゲート電極３ｂとで構成されていると
ころである。この太いゲート電極は、図１（ａ）に示す
ように、素子活性領域１とトレンチ素子分離域２の境界
部すなわち上述した凹部を被覆するように形成される。
【００２９】そして、素子活性領域１には互いにゲート
電極３を挟んでソース領域４およびドレイン領域５が形
成される。後は、図示しないがソース電極およびドレイ
ン電極が形成されＭＯＳトランジスタの基本構造が完成
する。
電極３を挟んでソース領域４およびドレイン領域５が形
成される。後は、図示しないがソース電極およびドレイ
ン電極が形成されＭＯＳトランジスタの基本構造が完成
する。
【００３０】本発明のような構造であると、図１（ｂ）
に示すように、細いゲート電極３ａ下のチャネル経路６
の抵抗が、太いゲート電極３ｂ下にある凹部のチャネル
経路７の抵抗より低減するようになる。このために、Ｍ
ＯＳトランジスタのソース−ドレイン電流のゲート電圧
特性が従来の技術の場合より大幅に向上するようにな
る。
に示すように、細いゲート電極３ａ下のチャネル経路６
の抵抗が、太いゲート電極３ｂ下にある凹部のチャネル
経路７の抵抗より低減するようになる。このために、Ｍ
ＯＳトランジスタのソース−ドレイン電流のゲート電圧
特性が従来の技術の場合より大幅に向上するようにな
る。
【００３１】次に、本発明の別の例を図２に従って説明
する。これらの例でも、ゲート電極３が細いゲート電極
３ａと太いゲート電極３ｃ，３ｄで構成される。ここで
は、細いゲート電極から太いゲート電極にかけての形状
が図１（ａ）で示したものとは異なる。それ以外は同じ
形状となる。
する。これらの例でも、ゲート電極３が細いゲート電極
３ａと太いゲート電極３ｃ，３ｄで構成される。ここで
は、細いゲート電極から太いゲート電極にかけての形状
が図１（ａ）で示したものとは異なる。それ以外は同じ
形状となる。
【００３２】次に、本発明の更に別の例を図３に基づい
て説明する。図３に示すように、この例でのＭＯＳトラ
ンジスタでも、素子活性領域１がトレンチ素子分離域２
で囲われている。そして、この場合の特徴は、図３に示
すように１対の互いに対向するハンプ遮断電極８が形成
される点である。そして、この１対のハンプ遮断電極８
の間にゲート電極３が形成される。そして、素子活性領
域１には互いにゲート電極３を挟んでソース領域４ａお
よびドレイン領域５ａが形成される。この場合に、ゲー
ト電極３とハンプ遮断電極８は一体になるように形成さ
れるとよい。
て説明する。図３に示すように、この例でのＭＯＳトラ
ンジスタでも、素子活性領域１がトレンチ素子分離域２
で囲われている。そして、この場合の特徴は、図３に示
すように１対の互いに対向するハンプ遮断電極８が形成
される点である。そして、この１対のハンプ遮断電極８
の間にゲート電極３が形成される。そして、素子活性領
域１には互いにゲート電極３を挟んでソース領域４ａお
よびドレイン領域５ａが形成される。この場合に、ゲー
ト電極３とハンプ遮断電極８は一体になるように形成さ
れるとよい。
【００３３】このような構造であると、図１と図２に示
した構造の場合より、ＭＯＳトランジスタのソース−ド
レイン電流のゲート電圧特性が更に向上するようにな
る。
した構造の場合より、ＭＯＳトランジスタのソース−ド
レイン電流のゲート電圧特性が更に向上するようにな
る。
【００３４】次に、本発明の第２の実施の形態を図４乃
至図６に基づいて説明する。図４は、本発明のＭＯＳト
ランジスタの平面図である。そして、図５と図６は、図
４に記したＡ−Ｂ方向で切断した場合の製造工程順の断
面図である。なお、図６で本発明のＭＯＳトランジスタ
の断面構造の概略が示される。ここで、第１の実施の形
態で説明したものと同一のものは同一符号で示される。
至図６に基づいて説明する。図４は、本発明のＭＯＳト
ランジスタの平面図である。そして、図５と図６は、図
４に記したＡ−Ｂ方向で切断した場合の製造工程順の断
面図である。なお、図６で本発明のＭＯＳトランジスタ
の断面構造の概略が示される。ここで、第１の実施の形
態で説明したものと同一のものは同一符号で示される。
【００３５】図４に示すように、第２の実施の形態のＭ
ＯＳトランジスタでは、素子活性領域１がトレンチ素子
分離域２で囲われている。そして、この場合の特徴は、
素子活性領域１の周縁に沿い周縁絶縁膜９が形成される
ところにある。そして、このゲート電極３は、ゲート絶
縁膜、上記周縁絶縁膜９上からトレンチ素子分離域２に
亘って形成される。ここで、周縁絶縁膜とゲート絶縁膜
とが同一の材料である場合には、周縁絶縁膜９の膜厚は
ゲート絶縁膜の膜厚より厚くなるように形成するとよ
い。そして、周縁絶縁膜とゲート絶縁膜とが異種の材料
である場合には、周縁絶縁膜の比誘電率が、ゲート絶縁
膜の比誘電率より小さくなるように設定するとよい。
ＯＳトランジスタでは、素子活性領域１がトレンチ素子
分離域２で囲われている。そして、この場合の特徴は、
素子活性領域１の周縁に沿い周縁絶縁膜９が形成される
ところにある。そして、このゲート電極３は、ゲート絶
縁膜、上記周縁絶縁膜９上からトレンチ素子分離域２に
亘って形成される。ここで、周縁絶縁膜とゲート絶縁膜
とが同一の材料である場合には、周縁絶縁膜９の膜厚は
ゲート絶縁膜の膜厚より厚くなるように形成するとよ
い。そして、周縁絶縁膜とゲート絶縁膜とが異種の材料
である場合には、周縁絶縁膜の比誘電率が、ゲート絶縁
膜の比誘電率より小さくなるように設定するとよい。
【００３６】そして、図４に示すように、素子活性領域
１には互いにゲート電極３を挟んでソース領域４および
ドレイン領域５が形成される。後は、図示しないがソー
ス電極およびドレイン電極が形成されＭＯＳトランジス
タの基本構造が完成する。
１には互いにゲート電極３を挟んでソース領域４および
ドレイン領域５が形成される。後は、図示しないがソー
ス電極およびドレイン電極が形成されＭＯＳトランジス
タの基本構造が完成する。
【００３７】この場合には、従来の技術で説明したハン
プは原理的に除去される。このために、半導体装置の製
造工程のバラツキに全く左右されなくなり、半導体装置
の歩留まりは向上する。また、周縁絶縁膜９の幅を制御
することでＭＯＳトランジスタの微細化に適したものと
なる。
プは原理的に除去される。このために、半導体装置の製
造工程のバラツキに全く左右されなくなり、半導体装置
の歩留まりは向上する。また、周縁絶縁膜９の幅を制御
することでＭＯＳトランジスタの微細化に適したものと
なる。
【００３８】次に、このような構造のＭＯＳトランジス
タの製造方法を図５と図６に従って説明する。
タの製造方法を図５と図６に従って説明する。
【００３９】図５（ａ）に示すように、シリコン基板１
０の所定の領域に、シリコン酸化膜とシリコン窒化膜の
積層する絶縁膜が形成される。この積層絶縁膜がエッチ
ングストッパー層１１となる。更に、公知のＣＶＤ法に
よるシリコン酸化膜の堆積とそのエッチバックとで上記
エッチングストッパー層１１の側壁部にのみサイドウォ
ール絶縁膜１２が形成される。ここで、サイドウォール
絶縁膜１２の幅は０．２μｍ程度に設定される。
０の所定の領域に、シリコン酸化膜とシリコン窒化膜の
積層する絶縁膜が形成される。この積層絶縁膜がエッチ
ングストッパー層１１となる。更に、公知のＣＶＤ法に
よるシリコン酸化膜の堆積とそのエッチバックとで上記
エッチングストッパー層１１の側壁部にのみサイドウォ
ール絶縁膜１２が形成される。ここで、サイドウォール
絶縁膜１２の幅は０．２μｍ程度に設定される。
【００４０】次に、図５（ｂ）に示すように、上記エッ
チングストッパー層１１とサイドウォール絶縁膜１２と
をエッチングマスクにしたドライエッチングでトレンチ
１３がシリコン基板１０表面の所定の領域に形成され
る。ここで、トレンチ１３の深さは０．３μｍ程度であ
り、テーパー形状になるように形成されるとよい。
チングストッパー層１１とサイドウォール絶縁膜１２と
をエッチングマスクにしたドライエッチングでトレンチ
１３がシリコン基板１０表面の所定の領域に形成され
る。ここで、トレンチ１３の深さは０．３μｍ程度であ
り、テーパー形状になるように形成されるとよい。
【００４１】次に、図５（ｃ）に示すように、サイドウ
ォール絶縁膜１２がエッチング除去される。このように
して、シリコン基板１０表面の所定の領域にエッチング
ストッパー層１１が残される。
ォール絶縁膜１２がエッチング除去される。このように
して、シリコン基板１０表面の所定の領域にエッチング
ストッパー層１１が残される。
【００４２】次に、エッチングストッパー層１１を被覆
するようにＣＶＤ法で全面にシリコン酸化膜が堆積さ
れ、図５（ｄ）に示すように、埋込み用絶縁膜１４が形
成される。
するようにＣＶＤ法で全面にシリコン酸化膜が堆積さ
れ、図５（ｄ）に示すように、埋込み用絶縁膜１４が形
成される。
【００４３】あるいは、予め熱酸化で、埋込み用絶縁膜
１４工程の前にシリコン基板表面に熱酸化膜を形成する
とよい。
１４工程の前にシリコン基板表面に熱酸化膜を形成する
とよい。
【００４４】次に、ＣＭＰ法で埋込み用絶縁膜１４が研
磨される。ここで、エッチングストッパー層１１はこの
研磨工程で研磨ストッパ層として機能する。このように
して、図５（ｅ）に示すように、トレンチ素子分離絶縁
物１５がトレンチ１３に充填されるようになる。本発明
では、この場合に、トレンチ１３からはみ出たシリコン
基板１０の表面部に周縁絶縁膜９が形成されることにな
る。
磨される。ここで、エッチングストッパー層１１はこの
研磨工程で研磨ストッパ層として機能する。このように
して、図５（ｅ）に示すように、トレンチ素子分離絶縁
物１５がトレンチ１３に充填されるようになる。本発明
では、この場合に、トレンチ１３からはみ出たシリコン
基板１０の表面部に周縁絶縁膜９が形成されることにな
る。
【００４５】次に、エッチングストッパー層１１が化学
薬液で除去される。また、シリコン酸化膜の洗浄あるい
はエッチング工程が追加される。このようにして、図６
（ａ）に示すように、シリコン基板１０の表面が露出さ
れる。また、上記のような化学薬液による処理でトレン
チ素子分離絶縁物１５および周縁絶縁膜９の表面部がエ
ッチングされる。しかし、この場合、周縁絶縁膜９が残
存するように、元の周縁絶縁膜９の膜厚を設定してお
く。
薬液で除去される。また、シリコン酸化膜の洗浄あるい
はエッチング工程が追加される。このようにして、図６
（ａ）に示すように、シリコン基板１０の表面が露出さ
れる。また、上記のような化学薬液による処理でトレン
チ素子分離絶縁物１５および周縁絶縁膜９の表面部がエ
ッチングされる。しかし、この場合、周縁絶縁膜９が残
存するように、元の周縁絶縁膜９の膜厚を設定してお
く。
【００４６】次に、図６（ｂ）に示すように、露出した
シリコン基板１０表面にゲート絶縁膜１６が形成され、
上記ゲート絶縁膜１６を被覆し更に周縁絶縁膜９および
トレンチ素子分離絶縁物１５表面に跨るように、ゲート
電極３が形成される。ここで、ゲート絶縁膜１６は膜厚
５ｎｍ程度のシリコン酸化膜である。あるいは、このゲ
ート絶縁膜１６はシリコンオキシナイトライド膜であ
る。また、ゲート電極３は、多結晶シリコンとタングス
テンとの積層した導電膜である。
シリコン基板１０表面にゲート絶縁膜１６が形成され、
上記ゲート絶縁膜１６を被覆し更に周縁絶縁膜９および
トレンチ素子分離絶縁物１５表面に跨るように、ゲート
電極３が形成される。ここで、ゲート絶縁膜１６は膜厚
５ｎｍ程度のシリコン酸化膜である。あるいは、このゲ
ート絶縁膜１６はシリコンオキシナイトライド膜であ
る。また、ゲート電極３は、多結晶シリコンとタングス
テンとの積層した導電膜である。
【００４７】このようにして、その周縁部が周縁絶縁膜
９が存在するレンチ素子分離域２で囲われるようなＭＯ
Ｓトランジスタが形成される。
９が存在するレンチ素子分離域２で囲われるようなＭＯ
Ｓトランジスタが形成される。
【００４８】第２の実施の形態で、周縁絶縁膜９がトレ
ンチ素子分離域の周辺全域に形成されている。本発明で
は、少なくともゲート電極３がトレンチ素子分離域２を
跨る領域に、周縁絶縁膜９が形成されればよい。なお、
この場合には、上記エッチングストッパー層１１とは別
のエッチングストッパー層が形成され、この別のエッチ
ングストッパー層を研磨マスクにＣＭＰ法で埋込み用絶
縁膜１４が研磨されることになる。このような周縁絶縁
膜は、先述した凹部１１１に形成されることになり、こ
の領域のゲート電極３下の見かけのゲート絶縁膜を厚く
する。このようにして、従来の技術で説明したハンプの
現象が完全に抑制される。
ンチ素子分離域の周辺全域に形成されている。本発明で
は、少なくともゲート電極３がトレンチ素子分離域２を
跨る領域に、周縁絶縁膜９が形成されればよい。なお、
この場合には、上記エッチングストッパー層１１とは別
のエッチングストッパー層が形成され、この別のエッチ
ングストッパー層を研磨マスクにＣＭＰ法で埋込み用絶
縁膜１４が研磨されることになる。このような周縁絶縁
膜は、先述した凹部１１１に形成されることになり、こ
の領域のゲート電極３下の見かけのゲート絶縁膜を厚く
する。このようにして、従来の技術で説明したハンプの
現象が完全に抑制される。
【００４９】
【発明の効果】以上説明したように本発明では、半導体
基板上であって絶縁ゲート電界効果トランジスタの形成
される素子活性領域が溝素子分離領域で囲繞され、絶縁
ゲート電界効果トランジスタのゲート電極が溝素子分離
領域を跨る領域で上記ゲート電極パターンの寸法が太く
なっている。あるいは、素子活性領域と溝素子分離領域
との境界辺のうち絶縁ゲート電界効果トランジスタのチ
ャネル方向の境界辺が、上記ゲート電極で被覆されてい
る。
基板上であって絶縁ゲート電界効果トランジスタの形成
される素子活性領域が溝素子分離領域で囲繞され、絶縁
ゲート電界効果トランジスタのゲート電極が溝素子分離
領域を跨る領域で上記ゲート電極パターンの寸法が太く
なっている。あるいは、素子活性領域と溝素子分離領域
との境界辺のうち絶縁ゲート電界効果トランジスタのチ
ャネル方向の境界辺が、上記ゲート電極で被覆されてい
る。
【００５０】あるいは、半導体基板上であって絶縁ゲー
ト電界効果トランジスタの形成される素子活性領域が溝
素子分離領域で囲繞され、絶縁ゲート電界効果トランジ
スタのゲート絶縁膜とは異なる周縁絶縁膜が素子活性領
域の周縁に沿って形成され、絶縁ゲート電界効果トラン
ジスタのゲート電極が周縁絶縁膜上を跨るように形成さ
れている。
ト電界効果トランジスタの形成される素子活性領域が溝
素子分離領域で囲繞され、絶縁ゲート電界効果トランジ
スタのゲート絶縁膜とは異なる周縁絶縁膜が素子活性領
域の周縁に沿って形成され、絶縁ゲート電界効果トラン
ジスタのゲート電極が周縁絶縁膜上を跨るように形成さ
れている。
【００５１】このために、溝素子分離域を有するＭＯＳ
トランジスタにおいて、ゲート電極下に形成される凹部
のチャネル経路の抵抗が高くなったり、上記凹部のチャ
ンル形成が防止される。このようにして、ＭＯＳトラン
ジスタのソース−ドレイン電流のゲート電圧特性が従来
の技術の場合より大幅に向上する。また、従来の技術で
説明したハンプの現象が完全に抑制される。
トランジスタにおいて、ゲート電極下に形成される凹部
のチャネル経路の抵抗が高くなったり、上記凹部のチャ
ンル形成が防止される。このようにして、ＭＯＳトラン
ジスタのソース−ドレイン電流のゲート電圧特性が従来
の技術の場合より大幅に向上する。また、従来の技術で
説明したハンプの現象が完全に抑制される。
【００５２】そして、溝素子分離域を有するＭＯＳトラ
ンジスタの微細化は容易になり、半導体装置の高集積
化、高密度化が促進される。また、半導体装置の高信頼
性および高歩留まりが確保できる。
ンジスタの微細化は容易になり、半導体装置の高集積
化、高密度化が促進される。また、半導体装置の高信頼
性および高歩留まりが確保できる。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＯＳトランジスタの平面図である。
ＯＳトランジスタの平面図である。
【図２】本発明の第１の実施の形態を説明するための別
のＭＯＳトランジスタの平面図である。
のＭＯＳトランジスタの平面図である。
【図３】本発明の第１の実施の形態を説明するための更
に別のＭＯＳトランジスタの平面図である。
に別のＭＯＳトランジスタの平面図である。
【図４】本発明の第２の実施の形態を説明するためのＭ
ＯＳトランジスタの平面図である。
ＯＳトランジスタの平面図である。
【図５】上記実施の形態を説明するためのＭＯＳトラン
ジスタの製造工程順の断面図である。
ジスタの製造工程順の断面図である。
【図６】上記実施の形態を説明するためのＭＯＳトラン
ジスタの製造工程順の断面図である。
ジスタの製造工程順の断面図である。
【図７】従来の技術を説明するためのＭＯＳトランジス
タの平面図である。
タの平面図である。
【図８】従来の技術を説明するためのＭＯＳトランジス
タの製造工程順の断面図である。
タの製造工程順の断面図である。
【図９】従来の技術の課題を説明するためのＭＯＳトラ
ンジスタ特性のグラフである。
ンジスタ特性のグラフである。
１，１０１，１０１ａ 素子活性領域 ２，１０２，１０２ａ トレンチ素子分離域 ３，１０３，１０３ａ ゲート電極 ３ａ 細いゲート電極 ３ｂ，３ｃ，３ｄ 太いゲート電極 ４，４ａ，１０４，１０４ａ ソース領域 ５，５ａ，１０５，１０５ａ ドレイン領域 ６，７ チャネル経路 ８ ハンプ遮断電極 ９ 周縁絶縁膜 １０，１０６ シリコン基板 １１，１０７ エッチングストッパー層 １２ サイドウォール絶縁膜 １３，１０８ トレンチ １４，１０９ 埋込み用絶縁膜 １５，１１０ トレンチ素子分離絶縁物 １６，１１２ ゲート絶縁膜 １１１ 凹部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA11 AA14 AA32 AA44 CA16 CA17 DA02 5F040 DC01 EK05 FC10 5F048 AA04 AC01 BA01 BB01 BG01 BG11 BG14
Claims (8)
- 【請求項１】 半導体基板上であって絶縁ゲート電界効
果トランジスタの形成される素子活性領域が溝素子分離
領域で囲繞され、前記絶縁ゲート電界効果トランジスタ
のゲート電極が前記溝素子分離領域を跨る領域で前記ゲ
ート電極のパターン寸法が太くなっていることを特徴と
する半導体装置。 - 【請求項２】 半導体基板上であって絶縁ゲート電界効
果トランジスタの形成される素子活性領域が溝素子分離
領域で囲繞され、前記素子活性領域と前記溝素子分離領
域との境界辺のうち前記絶縁ゲート電界効果トランジス
タのチャネル方向の境界辺が、前記絶縁ゲート電界効果
トランジスタのゲート電極で被覆されていることを特徴
とする半導体装置。 - 【請求項３】 半導体基板上であって絶縁ゲート電界効
果トランジスタの形成される素子活性領域が溝素子分離
領域で囲繞され、絶縁ゲート電界効果トランジスタのゲ
ート絶縁膜とは異なる周縁絶縁膜が前記素子活性領域の
周縁に沿って形成され、前記絶縁ゲート電界効果トラン
ジスタのゲート電極が前記周縁絶縁膜上を跨って形成さ
れていることを特徴とする半導体装置。 - 【請求項４】 半導体基板上であって絶縁ゲート電界効
果トランジスタの形成される素子活性領域が溝素子分離
領域で囲繞され、前記素子活性領域の周縁のうち前記絶
縁ゲート電界効果トランジスタのチャネル方向の周縁に
沿って絶縁ゲート電界効果トランジスタのゲート絶縁膜
とは異なる周縁絶縁膜が形成され、前記絶縁ゲート電界
効果トランジスタのゲート電極が前記周縁絶縁膜上を跨
って形成されていることを特徴とする半導体装置。 - 【請求項５】 前記周縁絶縁膜と前記ゲート絶縁膜とが
同一の絶縁材料で形成され、前記周縁絶縁膜の膜厚がゲ
ート絶縁膜の膜厚より厚いことを特徴とする請求項３ま
たは請求項４記載の半導体装置。 - 【請求項６】 半導体基板の表面に所定のパターン寸法
のエッチングストッパ層を形成する工程と、前記エッチ
ングストッパ層をマスクとして前記半導体基板表面をド
ライエッチングし溝を形成する工程と、前記エッチング
ストッパ層を除去した後、前記半導体基板の表面に前記
エッチングストッパ層よりパターン寸法の小さい別のエ
ッチングストッパ層を形成する工程と、前記別のエッチ
ングストッパ層および前記半導体基板表面を被覆し前記
溝を埋め込むように絶縁膜を堆積させる工程と、前記別
のエッチングストッパ層を研磨マスクとして前記絶縁膜
を化学機械研磨する工程と、前記別のエッチングストッ
パ層を除去し素子活性領域を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板の表面に所定のパターン寸法
のエッチングストッパ層を形成する工程と、前記エッチ
ングストッパ層の側壁にサイドウォール絶縁膜を形成し
前記エッチングストッパ層とサイドウォール絶縁膜とを
マスクとして前記半導体基板表面をドライエッチングし
溝を形成する工程と、前記サイドウォール絶縁膜のみを
除去した後、前記エッチングストッパ層および前記半導
体基板表面を被覆し前記溝を埋め込むように絶縁膜を堆
積させる工程と、前記エッチングストッパ層を研磨マス
クとして前記絶縁膜を化学機械研磨する工程と、前記エ
ッチングストッパ層を除去し素子活性領域を形成する工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記絶縁膜を堆積させる前に予め前記溝
の側面および前記半導体基板の表面を熱酸化することを
特徴とする請求項６または請求項７記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29962299A JP2001119024A (ja) | 1999-10-21 | 1999-10-21 | 半導体装置およびその製造方法 |
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| JP29962299A JP2001119024A (ja) | 1999-10-21 | 1999-10-21 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
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ID=17875001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29962299A Withdrawn JP2001119024A (ja) | 1999-10-21 | 1999-10-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001119024A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156268A (ja) * | 1999-11-25 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
| JP2006013537A (ja) * | 2005-08-05 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7279749B2 (en) | 2003-09-01 | 2007-10-09 | Seiko Epson Corporation | Semiconductor device and semiconductor memory using the same |
| JP2009049295A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Instruments Inc | 半導体装置 |
| JP2012500496A (ja) * | 2008-08-19 | 2012-01-05 | フリースケール セミコンダクター インコーポレイテッド | ゲイン変化補償を伴うトランジスタ |
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| CN113964199A (zh) * | 2020-07-21 | 2022-01-21 | 中国科学院微电子研究所 | 金属氧化物半导体场效应管、制造方法及电子设备 |
-
1999
- 1999-10-21 JP JP29962299A patent/JP2001119024A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7156811B2 (ja) | 2018-03-26 | 2022-10-19 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN113964199A (zh) * | 2020-07-21 | 2022-01-21 | 中国科学院微电子研究所 | 金属氧化物半导体场效应管、制造方法及电子设备 |
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