JPH03145761A

JPH03145761A - 半導体装置

Info

Publication number: JPH03145761A
Application number: JP1282876A
Authority: JP
Inventors: Akihiro Nindayama; 仁田山　晃寛; Hiroshi Takatou; 高東　宏; Fumio Horiguchi; 文男堀口; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-01
Filing date: 1989-11-01
Publication date: 1991-06-20
Anticipated expiration: 2014-09-20
Also published as: JP2950558B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明はＭＯＳトランジスタを含む半導体装置に係り、
特に基板面積を有効利用することを可能としたＭＯＳ）
ランジスタ構造およびこれを用いた集積回路に関する。

（従来の技術）半導体集積回路、なかでもＭＯ８＋−ランジスタを用い
た集積回路は、高集積化の一途を辿っている。この高集
積化に伴って、その中で用いられているＭＯＳ）ランジ
スタはサブミクロン領域まで微細化が進んでいる。ディ
ジタル回路の基本回路はインバータ回路であるが、この
インバータ回路を構成するＭＯＳ）ランジスタの微細化
が進むと様々な弊害が出てくる。第１に、ＭＯＳ）ラン
ジスタのゲート寸法が小さくなると、いわゆる短チヤネ
ル効果によってソース・ドレイン間にパンチスルーが生
じ、リーク電流を抑制することが困難になる。その結果
インバータ回路のスタンバイ電流は増加する。第２に、
ＭＯＳ）ランジスタの内部電界が高くなり、ホット・キ
ャリア効果によってトランジスタのしきい値や相互コン
ダクタンスの変動が生じ、トランジスタ特性の劣化、そ
して回路特性（動作速度、動作マージンなど）の劣化が
生じる。第３に、微細化によりゲート長が短くなったと
しても、必要な電流量を確保するためにはゲート幅はあ
る程度以上とらなくてはならず。

その結果インバータ回路の占有面積を十分に小さくする
ことが難しい。例えばダイナミックＲＡＭ（ＤＲＡＭ）
において、メモリセルの微細化技術が目覚ましく進んで
いるが１周辺回路では必要な電流量を確保する上でゲー
ト幅を小さくする訳にはいかない部分が多く、これがＤ
ＲＡＭチップ全体としての小型化を阻害している。

また、ゲート電極を多結晶シリコン膜で形成した場合、
この多結晶シリコン膜抵抗とゲート・キャパシタで構成
されるＣＲ時定数によりゲート電極への信号伝搬に遅れ
が生じる。素子の微細化により、ゲート酸化膜厚みが減
少し、スイッチング速度が向上することによって、この
ゲート電極での信号遅延がインバータのスイッチング時
間の大部分を占めるようになっている。更にソース、ド
レインの接合容量も微細化に伴って基板濃度の増加によ
り増大しており、スイッチング速度の低下をもたらす原
因となっている。

（発明が解決しようとする課題）以上のように従来のＭＯ３集積回路技術では。

インバータ回路のリーク電流の抑制が困難であり。

ホット・キャリア効果による信頼性の低下が生じ。

また必要な電流量確保の要請から回路の占有面積をなか
なか小さくできない、またゲート電極での遅延が大きく
、ゲート幅を長くできない、といった問題があった。同
様の問題は、インバータ回路に限らず、フリップフロッ
プ回路を構成した場合にも存在する。

本発明は、この様な問題を解決したＭＯ５型半導体装置
を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明によるＭＯＳ）ランジスタは、半導体基板に形成
された溝によって取り囲まれた一または二以上の柱状半
導体層により構成される。柱状半導体層の側面には柱状
半導体層の外周面に形成され、かつこの柱状半導体層を
取囲むように溝にゲート電極が埋め込まれる。溝の底部
にはソースまたはドレインとなる第１の拡散層が埋込み
形成され、柱状半導体層の上面にはドレインまたはソー
スとなる第２の拡散層が形成される。第１の拡散層を基
板表面に取り出すために、溝の外側には、第１の拡散層
に達する深さに第３の拡散層が形成される。

基板表面にはソース、ドレイン電極となる第１の主電極
、第２の主電極がそれぞれ第２の拡散層。

第３の拡散層にコンタクトするように配設される。

本発明においてはまた、上述のようなＭＯＳトランジス
タを用いてインバータやフリップフロップ等の集積回路
の基本回路が構成される。

（作用）本発明の構造においては、ＭＯＳ）ランジスタのサブス
レッショルド特性が急峻で、サブスレッショルド・スイ
ングが極めて小さい。これは後に詳細に説明するように
、ゲートのチャネルに対する制御性が強いことによる。

このためインバータ回路等のリーク電流は効果的に抑制
される。

また柱状半導体層の側壁がチャネル領域となり。

チャネル領域が通常の平面構造のＭＯＳトランジスタの
ようにフィールド領域に接する部分がない。

従ってフィールド端の高電界のチャネル領域への影響と
いうことがなく、ホット・キャリア効果が抑制される。

また、占有面積を大きくすることなく、柱状半導体層の
高さ、即ち溝の深さを大きく０してチャネル基を長くすることができ、これもホット・
キャリア効果の抑制に有効となる。そしてこのホット・
キャリア効果の抑制により、高信頼性のインバータ回路
やフリップフロップ回路が得られる。

更に、溝により取り囲まれた柱状半導体層領域とその周
囲の領域とは同じ面位置にあり、溝底部に埋め込まれた
第１の拡散層は第３の拡散層によって基板表面に取り出
されている。これにより、第１および第２の主電極は平
坦面に配設されることになり、その電極加工は容易にな
る。

（実施例）以下１本発明の実施例を図面を参照して説明する。

第１図Ｃａ）（ｂ）は、一実施例のＣＭＯＳインバータ
回路の平面図と等価回路図である。第２図（ａ）、（ｂ
）、（ｃ）および（ｄ）はそれぞれ、第１図（ａ）のＡ
−Ａ’　、　Ｂ−Ｂ’　、　ＣＣ′およびＤ−Ｄ’断面
図である。シリコン基板］にｎ型ウェル２およびｐ型ウ
ェル３が形成され。

１それぞれのウェル領域にリング状に形成された溝４（４
，，４□）に囲まれたｎ型の柱状シリコン層５およびｎ
型の柱状シリコン層６が形成されている。ｎ型の柱状シ
リコン層５によりｐチャネルＭＯＳトランジスタＱｐが
形成され、ｐ型の柱状シリコン層６によりｎチャネルＭ
ＯＳトランジスタＱＮか形成されている。ＭＯＳ）ラン
ジスタＱＰ、ＱＮは、各柱状シリコン層５，６の側壁全
体をチャネル領域として、縦型構造をもって構成されて
いる。即ち、柱状シリコン層５，６の外周面にはゲート
酸化膜７が形成され、この外周を取り囲むようにゲート
電極８が溝４に埋め込まれている。このゲート電極８は
例えば、ｐ＋型またはｎ＋型型詰結晶シリコン膜堆積し
、これを反応性イオンエツチング等の異方性エツチング
により溝４内に残すことにより得られる。なおそれぞれ
の溝に埋め込まれたゲート電極８は一部溝４の外側の基
板面で結合されている。これは多結晶シリコン膜エツチ
ングに際して、この結合部領域にのみレジスＩ・をパタ
ーン形成しておき、多結晶シリコ２ン膜を残すことによって実現できる。

ｎ型２９３２層５側の溝４２の底部にはｐ＋型トドレイ
ン拡散層１０、ｐ型シリコン層６側の溝４、の底部には
ｎ＋型トドレイン拡散層１２、それぞれ埋込み形成され
ている。これらのドレイン拡散層１０．１２は一部溝４
の外側に所定距離延在させて埋込み形成されている。図
では、ドレイン拡散層１．０．１２が溝４に沿ってリン
グ状のパターンで埋め込まれる場合を示しているが、柱
状シリコン層５，６をそれより下の領域から完全に分離
するようにドレイン拡散層１０．１２を形成してもよい
。ドレイン拡散層１０．１２はそれぞれ、溝４の外側に
これらの拡散層１０．１２に達する深さに拡散形成され
たｐ＋型型数散層２０ｎ＋型抵拡散層２］よって基板表
面に取り出されている。ｎ型シリ、コン層５およびｐ型
シリコン層６のＪ二面にはそれぞれ、ｐ＋ソース拡散層
９およびｒ’ｌ“型ソース拡散層１１が形成されている
。

埋込めド１ノ、イン拡散層１０．１２は、例えば通常バ
イポーラトランジスタのプロセスで用いられ３るコレクタ埋込み拡散層と同様の手法で形成される。す
なわち基板表面に最初に埋込みドレイン拡散層１０．１
２を形成した後、この基板上にエピタキシャル成長層を
形成する。その後、ｎ型ウェル２およびｐ型ウェル３を
形成し、次いで溝４の加工を行う、というプロセスを採
る。埋込みドレイン拡散層１０．１２の他の形成方法と
して、高エネルギーのイオン注入を行うことも可能であ
る。

ソース拡散層９，１］および、ドレイン取出し用の拡散
層２０．２１はゲート電極形成後に形成する。

素子形成された基板は、ＣＶＤ酸化膜１３により覆われ
、これにコンタクト孔が開けられてｌ膜の蒸着、パター
ニングにより、必要な電極配線が形成される。すなわち
ｐチャネルＭＯ８）ランジスタＱ、のソース拡散層９に
コンタクトするソース電極配線であるＶｃｃ配線１４．
ｎチャネルＭＯＳトランジスタＱＮのソース拡散層１１
にコンタクトするソース電極配線であるＶＳＳ配線１５
゜両トランジスタのゲート電極８に接続される入力　４端子（Ｖ　ｉｎ）配線１６２両トランジスタのドレイン
取出し拡散層２０．２１にそれぞれコンタクトして共通
に配設される出力端子（Ｖｏｕｔ）配線１７が形成され
ている。

埋込みドレイン拡散層１０．１２が柱状シリコン層５．
６の底部全体に渡って形成されない図の構造の場合、イ
ンバータ回路の動作における各トランジスタのチャネル
反転時に、それぞれの柱状シリコン層５．６の領域がド
レイン拡散層１０゜１２から伸びる空乏層により、それ
以下の領域から電気的に分離される状態となるように、
素子パラメータが設定されることかの好ましい。具体的
にｎチャネルＭＯ５）ランジスタＱＮ側のシリコン層６
についてその様子を第３図に示す。溝底部に埋込み形成
されたドレイン拡散層１２から挾み込むように伸びる空
乏層１９が互いに接触する状態になると、柱状シリコン
層６はその下の基板領域からは電気的に分離されてフロ
ーティング状態になる。例えばこのような条件を満たす
ためには。

ｐ型ウェル３の不純物濃度を３×１０１６／ｃＩ１１３
５柱状シリコン層６の幅を１μｍ、ゲート酸化膜厚を１２
０人とすればよい。ｐチャネル（Ｉ１１＋こついても同
様の条件を満たすようにする。

この実施例によるインバータ回路の利点を、従来構造と
比較しながら具体的に明らかにする。

第１１図（ａ）（ｂ）は、それぞれ従来の平面構造ｐチ
ャネルＭＯ８）ランジスタと実施例のｐチャネルＭＯ８
）ランジスタのサブスレッショルド特性を示している。

チャネル幅／チャネル長はいずれも、　Ｗ／　Ｌ−８，
０ａ　ｍ１０．８　ｔｔ　ｍである。

この実施例でのチャネル幅Ｗとチャネル長しの関係を第
１０図に判り易く示した。ゲート酸化膜も等しく２００
人である。測定条件はドレイン電圧Ｖｄ−０，０５Ｖと
し、基板バイアスはＶｓｕｂ　−０゜２．４．６　［Ｖ
］と変化させた。この実施例のトランジスタでは従来構
造と比較して明らかにサブスレッショルド特性が急峻で
ある。またそのスイングＳ　（＝ｄＶｇ　／ｄ　（ｌｏ
ｇ　Ｉｄ　）　）　カ、従来構造では９８ｍ　Ｖ　／　
ｄｅｃａｄｅであるのに対し、この実施例では、　７２
ｍ　Ｖ　／　ｄｅｃａｄｅと非常に小さい。これは１にの実施例の場合、ゲートのチャネルに対する制御性が強
いことを示している。特に柱状シリコン層の寸法が小さ
い場合には、ゲート電圧印加時にシリコン層が容品に完
全空乏化し、ゲート電圧に対するチャネル電位の変化が
大きくなるため、その効果が顕著に現れる。そしてこの
サブスレッショルド特性のため、この実施例ではインバ
ータ回路のスタンバイ電流を抑制することができるとい
う利点が得られる。また第１１図（ａ）（ｂ）の比較か
ら明らかなようにこの実施例においては。

ドレイン電流が立上がる領域即ちチャネル反転を生じる
領域での基板バイアスＶ　ｓｕｂによるバラツキがない
。これは、第３図で説明したようにこの実施例の場合、
チャネル反転時には、ドレイン層からの空乏層によりト
ランジスタ部分が実質的にそれ以下の基板領域から電気
的に分離されるからである。この結果、基板ノイズに対
してもこの実施例の回路は強い耐性を示す。

第１２図（ａ）（ｂ）は、この実施例のインバタ回路に
おけるｎチャネルＭＯＳトランジスタ７について、ホットキャリア効果ストレスをかけた時の相
互コンダクタンスの劣化量ΔＧＩＩｌ／ＧＩＩＩＯおよ
びドレイン電流の劣化量ΔＩ　ｄｓ／　Ｉ　ｄｓｏのス
トレス時間依存性を、従来構造のｎチャネルＭＯＳトラ
ンジスタと比較して示している。このデータから、この
実施例の構造では特性の劣化量が少なく、信頼性が向上
していることが分る。そしてこのような高信頼性のトラ
ンジスタを用いたインバタ回路は、動作速度や動作マー
ジンの劣化がおきにくく有利である。

第１４図（ａ）（ｂ）は、従来構造と本発明の構造での
トランジスタの静特性を比較して示している。素子パラ
メータおよび測定条件は、チャネル幅Ｗとチャネル長し
が、Ｗ／Ｌ＝４．０　ｐｍ７０．８μｍ、ゲート酸化膜
厚がＴＯＸ＝２００人、基板バイアス電圧がＶｓｕｂ＝
ＯＶである。第１３図に示すように従来構造ではこれが
占有面積５Ｘ８＝３０μｍに形成され１本発明において
は５Ｘ２．４−１２μｍに形成されている。以上のよう
に本発明のものではトランジスタ面積が１／２以下てあ
つ８ても、従来構造と等しいドレイン電流が得られており、
高い駆動能力をもっている。従って本発明の実施例によ
り、各種集積回路の高集積化を図ることができる。

またこの実施例の構造では、埋込みドレイン拡散層を有
する縦型ＭＯ８）ランジスタを用いているが、溝で囲ま
れた領域とその外側の領域とは面位置が同じであり、埋
込みドレイン拡散層は取出し拡散層によって基板表面に
取り出されている。

したがって電極配線は平坦面に配設されることになり、
電極配線の加工が容易である。

上記実施例では、ｎチャネルＭＯ３）ランジスタＱＮと
ｐチャネルＭＯ３）ランジスタＱ、のゲト電極８を同一
多結晶シリコン層により形成しているが、これらを別々
の層で形成して、Ａ、Ｑ膜等により共通接続しても良い
。

第４図（ａ）　（ｂ）は、他の実施例のＣＭＯＳインバ
ータ回路の平面図と等価回路図であり、第５図（ａ）　
（ｂ）　（ｃ）および（ｄ）はそれぞれ第４図のＡＡ’
　、Ｂ−Ｂ’　、Ｃ−Ｃ’およびＤ−Ｄ’断面図９である。先の実施例と対応する部分には同一符号を付し
て詳細な説明は省略する。この実施例では、各トランジ
スタＱ、およびＱＮが、ｎ型ウェル２およびｎ型ウェル
３内にそれぞれ複数個ずつ形成されたｎ壁柱状シリコン
層５およびｐ型柱状シリコン層６を用いて形成されてい
る。複数個のｎ壁柱状シリコン層５はｎ型ウェル２内に
形成されて網目状に連続する溝４．に囲まれている。同
様に複数個のｐ型柱状シリコン層６はｎ型ウェル３内に
形成されて網目状に連続する溝４２に囲まれている。

この実施例の構造によると、限られた占有面積の中によ
り大きいチャネル幅を持つＭＯＳ）ランジスタにより構
成されたインバータ回路が得られる。同じ駆動能力で占
有面積を比較すると、この実施例では先の実施例に比べ
て約１７２になり、従来構造に比べると約１／４になる
。

以上ではＣＭＯＳインバータ回路を説明したが、本発明
は他のインバータ回路、Ｅ／Ｒ型インバータ、Ｅ／Ｅ型
インバータ、Ｅ／Ｄ型インバータ。

０ダイナミック型インバータにも同様に適用することがで
きる。

また本発明はインバータ回路に限らず、他の回路にも同
様に適用することができる。例えば、各種集積回路の基
本回路としてフリップフロップがある。そこで次にフリ
ップフロップ回路に本発明を適用した実施例を説明する
。

第６図（ａ）（ｂ）は、本発明をＤＲＡＭのビット線セ
ンスアンプに適用した実施例の平面図とそのＡ−Ａ’断
面図である。第６図（Ｃ）はその等何回路を示している
。

第６図に示しているのは、二つのｎチャネルＭＯ３）ラ
ンジスタＱｌ、Ｑ２からなるフリップフロップにより構
成したＮＭＯＳセンスアンプ部である。この実施例でも
第１図の実施例と対応する部分には同一符号を付しであ
る。シリコン基板１にｐ型ウェル３が形成され、このｎ
型ウェル３内に溝４に囲まれて柱状シリコン層５　（５
，。

５２、・・・）が形成されている。ＭＯ８Ｉ−ランジス
タＱ１はそのなかのシリコン層５１を用いて、ま２またもう一方のＭＯＳトランジスタＱ２は他のシリコン層
５□を用いてそれぞれ構成されている。二つのＭＯＳト
ランジスタＱ］−、Ｑ２の埋込みドレイン拡散層１０は
それぞれの溝の外部で接続するように配設されており、
これを基板表面に取り出す拡散層２１が形成されている
。この拡散層２１に共通ドレイン配線１５が接続されて
いる。一方のビット線ＢＬとなる配線１４．は、トラン
ジスタＱ１のソース拡散層５□とＭＯＳトランジスタＱ
２のゲート電極８にコンタクトして配設され、他方のビ
ット線ＢＬとなる配線１４２は、トランジスタＱ２のソ
ース拡散層５゜とＭＯＳ）ランジスタＱ】のゲート電極
８にコンタクトして配設されている。

図には示さなかったが、同じビット線に沿ってｐチャネ
ルＭＯＳトランジスタによるＰＭＯＳセンスアンプが同
様の構造とレイアウトをもって形成される。

この実施例によるビット線センスアンプも先のインバー
タ回路の実施例で説明したように、平面　２構造のＭＯＳ）ランジスタを用いた場合に比べてゲート
幅によるチップ占有面積が非常に小さいものとなる。ま
たＭＯＳ）ランジスタのサブスレッショルド特性が急峻
であり、ゲート電極での信号遅延が小さく、高速動作が
可能になる。

次に本発明をＳＲＡＭに適用した実施例を説明する。Ｍ
ＯＳ）ランジスタを用いた典型的なＳＲＡＭは、メモリ
セルをフリップフロップにより構成するものであり、こ
のフリップフロップを上記実施例と同様に柱状シリコン
層を用いた縦型構造トランジスタにより構成することが
できる。

第７図はその実施例のＳＲＡＭセル部の平面図であり、
第８図はその等価回路である。先の実施例と同様にして
シリコン基板に溝４０　（４０＋　。

４０２、・・・）を形成することにより、柱状シリコン
層４１　（４１＋　、４１□、・・・）が配列形成され
る。トランスファゲート用ＭＯ８Ｉ−ランジスタＴ１と
Ｔ２は、それぞれ一つずつのシリコン層４１、と４１２
を用いて形成されている。その構造は先の実施例と基本
的に同様である。すなわち３シリコン層４１の上面にドレイン拡散層、溝部に埋込み
ソース拡散層が形成され、これらシリコン層４１＋、４
１□を取り囲むように多結晶シリコン膜によるゲート電
極４２１が溝４０に埋込み形成されている。ゲート電極
４２１は二つのＭＯＳトランジスタＴ、、Ｔ２について
連続的に形成されてワード線ＷＬを構成する。一方のド
ライバ用ＭＯ８Ｉ−ランジスタＴ３はシリコン層４１３
を用いて、他方のドライバ用ＭＯ８）ランジスタＴ４は
二つのシリコン層４１６を用いてそれぞれ形成されてい
る。これらのＭＯＳ）ランジスタも先の実施例と同様の
構造を有する。ＭＯＳ）ランジスタＴ３のゲート電極４
２□は、データ配線４５２の下まで延在させ、ＭＯＳ）
ランジスタＴ２とＴ４のドレイン間を接続する多結晶シ
リコン膜配線４３２をここでゲート電極４２□にコンタ
クトさせている。同様に、ＭＯＳトランジスタＴ４のゲ
ート電極４２３は、データ配線４５．の下まで延在させ
、ＭＯＳ）ランジスタＴ、とＴ３のドレイン間を接続す
る多結晶シリコン膜配線４３．を４ここでゲート電極４２３にコンタクトさせている。ドレ
イン配線４３１，４３２はそれぞれ、負荷抵抗としての
高抵抗多結晶シリコン膜４４、。

４４□を介して多結晶シリコン膜による電源（Ｖ　ｃｃ
）配線４３３に接続されている。ｌ膜からなるデータ線
４５１，４５２および接地（Ｖ　ＳＳ）線４５３は、途
中を切断して示している。データ線４５．．４５□はそ
れぞれＭＯＳ）ランジスタＴ、、Ｔ２の溝部に埋込み形
成されたソース拡散層に対して、コンタクト部４６．，
４６２で深く拡散形成された取出し用拡散層を介して接
続されている。接地線４５３は、ＭＯＳトランジスタＴ
３．Ｔ４に共通の埋込みソース拡散層に対してやはり深
い取出し用拡散層を介してコンタクト部４６３で接続さ
れている。図の一点鎖線で囲まれた領域４７が素子領域
を示している。

この実施例によっても、先の実施例と同様に占有面積の
縮小と高信頼性化という効果が得られる。

上記実施例では、高抵抗多結晶シリコン負荷を用いたＳ
ＲＡＭを説明したが、完全ＣＭＯＳ型の５フリップフロップ、Ｅ／Ｅ型フリフリップフロップ／Ｄ
型フリフリップフロップいたＳＲＡＭにも同様に本発明
を適用することが出来る。

第９図は、本発明をＢｉＣＭＯ３回路に適用した実施例
の構造である。図では、ｐチャネルＭＯＳトランジスタ
ＰＭＯ８とｎチャネルＭＯＳトランジスタＮＭＯＳから
なるＣＭＯＳインバータ・ゲート部と、これと一体形成
されたｎｐｎトランジスタＢＴとを示している。ＣＭＯ
Ｓゲート部の構造は、第１図および第２図の実施例で説
明したものと同様であり、従ってそれらと対応する部分
にはそれらと同一符号を付しである。ｎｐｎトランジス
タＢＴは、ｎ型ウェル３１内に形成されており、ｎ＋コ
レクタ埋込み層３２、ｐ型ベース層３３およびｎ＋型エ
ミッタ層３４を有する。

コレクタ埋込み層３２はｎ＋型取出し拡散層３５によっ
て基板表面に取出されて、ここにコレクタ電極３８がコ
ンタクトしている。ｐ型ベース層３３には好ましくは高
濃度の外部ベース層が形成され、ここにベース電極３７
がコンタクトする。

６エミツタ層３３にはエミッタ電極３６がコンタクトする
。

本発明による縦型ＭＯＳトランジスタは、埋込み拡散層
とこれを基板表面に取出す拡散層を用いる構造としてい
るため、バイポーラトランジスタの製造プロセスと多く
を共通化することができる。

即ち第９図の構造において、ｎｐｎトランジスタＢＴを
形成するためのｎ型ウェル３１はｐチャネルＭＯ８＋−
ランジスタＰＭＯ８を形成するためのｎ型ウェル２と同
時に形成することができる。コレクタ埋込み層３２はｎ
チャネルＭＯＳトランジスタＮＭＯＳの埋込みドレイン
拡散層１２と同時に形成することができる。コレクタ取
出し拡散層３５は埋込みドレイン拡散層１２の取出し拡
散層２１と同時に形成することができる。エミツタ層３
４はｎチャネルＭＯＳトランジスタのソース拡散層１１
と同時に形成することができる。

従ってこの実施例によれば、バイポーラトランジスタと
ＭＯＳ）ランジスタの工程共通化によって、ＢｉＣＭＯ
８回路を簡単な製造工程で実現す７ることかできる。

［発明の効果］以」二述べたように本発明によれば、柱状半導体層の側
壁をチャネルとする縦構造のＭＯＳトランジスタを用い
ることにより、占有面積を大幅に小さくした各種ＭＯＳ
集積回路を得ることができる。

またチャネル領域がフィールドに接していないために、
ホットキャリア効果に対する耐性が強く。

優れた回路特性が得られる。更に、ザブスレッショルド
特性の改善によって、スタンバイ時の消費電流も大きく
低減できる。占有面積の縮小に伴って、必要なゲート幅
に対してソース、ドレインの接合容量を非常に小さいも
のとすることができるから、高速スイッチング動作が可
能な回路も容易に実現することができる。更にまた本発
明におけるＭＯＳ）ランジスタは、埋込み拡散層を用い
た縦型構造としているが、基板表面は全体として平坦性
を保ち、埋込み拡散層はこれに達する深さの拡散層を用
いて基板表面に取出している。従って電極配線の加工が
容品である。

８

【図面の簡単な説明】

第１図（ａ）（ｂ）は２本発明の一実施例のＣＭＯＳイ
ンバータ回路を示す平面図とその等価回路図。第２図（ａ）〜（ｄ）はその各部所面図。第３図は上記実施例のトランジスタの動作時の特性を説
明するための図。第４図（ａ）　（ｂ）は他の実施例のＣＭＯＳインバー
タ回路を示す平面図とその等価回路図、第５図（ａ）〜
（ｄ）はその各部所面図、第６図（ａ）　（ｂ）　（ｃ
）は本発明をＤＲＡＭセンスアンプに適用した実施例の
平面図とそのＡ−Ａ’断面図および等価回路図、第７図は本発明をＳＲＡＭに適用した実施例の平面図、第８図はそのＳＲＡＭセルの等価回路図、第９図は本発
明をＢｉＣＭＯ８回路に適用した実施例の断面図、第１０図（ａ）　（ｂ）は第１図の実施例のｎチャネル
ＭＯ３）ランジスタ構造を模式的に示す図、９第１１図（ａ）（ｂ）は第１図の実施例のｐチャネルＭ
Ｏ８）ランジスタのサブスレッショルド特性を従来構造
と比較して示す図。第１２図（ａ）（ｂ）は同じくホットキャリア効果スト
レスによる特性変化を従来構造と比較して示す図。第１３図は試験のため試作した本発明でのトランジスタ
面積を従来構造と比較して示す図。第１４図（ａ）（ｂ）は同じく静特性を従来構造と比較
して示す図。第１５図は第１図（ａ）に対応する素子パラメータをも
つ従来のＭＯ８Ｉ−ランジスタ構造を示す平面図である
。］・・・シリコン基板、２・・・ｎ型ウェル、３・・・
ｎ型ウェル、４　（４１、４□＞、４０　（４０゜４０
□、・・・）・・・溝、５，６．４１　（４１＋４１□
、・・・）・・・柱状シリコン層、７・・・ゲート酸化
膜、８．４２　（４２，，４２□、・・・）・・・ゲー
ト電極、９・・・ｐ”型ソース拡散層、１０・・・ｐ＋
型埋込みドレイン拡散層、１１・・・ｎ”型ソース拡散
　０層、１２・・・ｎ＋＋埋込みドレイン拡散層、１３・・
・ＣＶＤ酸化膜、１４〜１７・Ａ、Ｑ電極配線、１９・
・・空乏層、２０・・・ｐ＋型トドレイン取出拡散層、
２１・・・ｎ＋＋ドレイン取出し拡散層。

Claims

【特許請求の範囲】

（１）表面部に第１導電型半導体層を有する基板と、この基板の前記第１導電型半導体層領域に形成された溝
により取り囲まれた一または二以上の柱状半導体層と、この柱状半導体層の外周面に形成されたゲート絶縁膜と
、このゲート絶縁膜が形成された柱状半導体層を取囲むよ
うに前記溝に埋め込まれたゲート電極と、前記柱状半導
体層を取囲む溝底部に埋め込まれた第２導電型の第１の
拡散層と、前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、コンタクトする第１の主電極と、前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、を有することを特徴とする半導体装置。
（２）ＭＯＳトランジスタを用いて構成されたインバー
タ回路を含む半導体装置であって、前記インバータを構
成するＭＯＳトランジスタは、表面部に第１導電型半導
体層を有する基板と、この基板の前記第１導電型半導体
層領域に形成された溝により取り囲まれた一または二以
上の柱状半導体層と、この柱状半導体層の外周面に形成されたゲート絶縁膜と
、このゲート絶縁膜が形成された柱状半導体層を取囲むよ
うに前記溝に埋め込まれたゲート電極と、前記柱状半導
体層を取囲む溝底部に埋め込まれた第２導電型の第１の
拡散層と、前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、前記基板表面に配設されて前記第２の拡散層にコンタク
トする第１の主電極と、前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、を有することを特徴とする半導体装置。
（３）ＣＭＯＳインバータ回路を含む半導体装置であっ
て、前記ＣＭＯＳインバータ回路は、表面部にｐ型半導
体層領域およびこれに隣接するｎ型半導体層領域を有す
る基板と、前記ｐ型半導体層領域に形成された第１の溝により取り
囲まれた一または二以上のｐ型の柱状半導体層と、前記ｎ型半導体層領域に形成された第２の溝により取り
囲まれた一または二以上のｎ型の柱状半導体層と、これらｐ型およびｎ型の柱状半導体層の外周面にそれぞ
れ形成されたゲート絶縁膜と、このゲート絶縁膜が形成された前記ｐ型およびｎ型の柱
状半導体層を取囲むように前記第１および第２の溝に埋
め込まれ、溝の外部で共通接続されたゲート電極と、前記第１の溝底部に埋め込まれた第１のｎ型拡散層と、前記ｐ型の柱状半導体層の上面に形成された第２のｎ型
拡散層と、前記ｐ型半導体層領域の前記第１の溝の外側に前記第１
のｎ型拡散層に達する深さに拡散形成されて第１のｎ型
拡散層を基板表面に取り出す第３のｎ型拡散層と、前記第２の溝底部に埋め込まれた第１のｐ型拡散層と、前記ｎ型の柱状半導体層の上面に形成された第２のｐ型
拡散層と、前記ｎ型半導体層領域の前記第２の溝の外側に前記第１
のｐ型拡散層に達する深さに拡散形成されて第１のｐ型
拡散層を基板表面に取り出す第３のｐ型拡散層と、前記基板表面に配設されて前記第１のｎ型拡散層、第３
のｎ型拡散層、第１のｐ型拡散層および第３のｐ型拡散
層にそれぞれコンタクトする主電極と、を有することを特徴とする半導体装置。
（４）ＭＯＳトランジスタを用いて構成されたフリップ
フロップ回路を含む半導体装置であって、前記フリップ
フロップ回路を構成するＭＯＳトランジスタは、表面部に第１導電型半導体層を有する基板と、この基板
の前記第１導電型半導体層領域に形成された溝により取
り囲まれた一または二以上の柱状半導体層と、この柱状半導体層の外周面に形成されたゲート絶縁膜と
、このゲート絶縁膜が形成された柱状半導体層を取囲むよ
うに前記溝に埋め込まれたゲート電極と、前記柱状半導
体層を取囲む溝底部に埋め込まれた第２導電型の第１の
拡散層と、前記柱状半導体層の上面に形成された第２導電型の第２
の拡散層と、前記溝の外側に前記第１の拡散層に達する深さに拡散形
成されて前記第１の拡散層を基板表面に取り出す第２導
電型の第３の拡散層と、前記基板表面に配設されて前記第２の拡散層にコンタク
トする第１の主電極と、前記基板表面に配設されて前記第３の拡散層にコンタク
トする第２の主電極と、を有することを特徴とする半導体装置。