JP2825244B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り，特に集積回路の基本回路
の一つであるフリップフロップ回路の改良に関する。
の一つであるフリップフロップ回路の改良に関する。
（従来の技術） 半導体集積回路，なかでもMOSトランジスタを用いた
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。集積回路
の基本回路であるフリップフロップ回路において，回路
を構成するMOSトランジスタの微細化が進むと様々な弊
害が出てくる。第１に,MOSトランジスタのゲート寸法が
小さくなると，いわゆる短チャネル効果によってソース
・ドレイン間にパンチスルーが生じ，リーク電流を抑制
することが困難になる。その結果フリップフロップ回路
のリーク電流は増加し，誤動作を引起こす。第２に,MOS
トランジスタの内部電界が高くなり，ホット・キャリア
効果によってトランジスタのしきい値や相互コンダクタ
ンスの変動が生じ，トランジスタ特性の劣化，そして回
路特性（動作速度，動作マージンなど）の劣化が生じ
る。第３に，微細化によりゲート長が短くなったとして
も，必要な電流量を確保するためにはゲート幅はある程
度以上とらなくてはならず，その結果フリップフロップ
回路の占有面積を十分に小さくすることが難しい。例え
ばダイナミックRAM（DRAM）においては，メモリセルの
微細化技術が目覚ましく進んでいるが，セル情報を検出
するフリップフロップにより構成されたビット線センス
アップの面積比率が大きくなってきて,DRAMチップ全体
としての小型化が阻害されている。またスタティックRA
M（SRAM）においては，メモリセル自身がフリップフロ
ップ回路で構成されるから，フリップフロップ回路の小
型化ができないとSRAMチップ全体の小型化ができない。
集積回路は，高集積化の一途を辿っている。この高集積
化に伴って，その中で用いられているMOSトランジスタ
はサブミクロン領域まで微細化が進んでいる。集積回路
の基本回路であるフリップフロップ回路において，回路
を構成するMOSトランジスタの微細化が進むと様々な弊
害が出てくる。第１に,MOSトランジスタのゲート寸法が
小さくなると，いわゆる短チャネル効果によってソース
・ドレイン間にパンチスルーが生じ，リーク電流を抑制
することが困難になる。その結果フリップフロップ回路
のリーク電流は増加し，誤動作を引起こす。第２に,MOS
トランジスタの内部電界が高くなり，ホット・キャリア
効果によってトランジスタのしきい値や相互コンダクタ
ンスの変動が生じ，トランジスタ特性の劣化，そして回
路特性（動作速度，動作マージンなど）の劣化が生じ
る。第３に，微細化によりゲート長が短くなったとして
も，必要な電流量を確保するためにはゲート幅はある程
度以上とらなくてはならず，その結果フリップフロップ
回路の占有面積を十分に小さくすることが難しい。例え
ばダイナミックRAM（DRAM）においては，メモリセルの
微細化技術が目覚ましく進んでいるが，セル情報を検出
するフリップフロップにより構成されたビット線センス
アップの面積比率が大きくなってきて,DRAMチップ全体
としての小型化が阻害されている。またスタティックRA
M（SRAM）においては，メモリセル自身がフリップフロ
ップ回路で構成されるから，フリップフロップ回路の小
型化ができないとSRAMチップ全体の小型化ができない。
（発明が解決しようとする課題） 以上のように従来のMOS集積回路技術では，フリップ
フロップ回路のリーク電流の抑制が困難であり，ホット
・キャリア効果による信頼性の低下が生じ，また必要な
電流量確保の要請から回路の占有面積をなかなか小さく
できない，といった問題があった。
フロップ回路のリーク電流の抑制が困難であり，ホット
・キャリア効果による信頼性の低下が生じ，また必要な
電流量確保の要請から回路の占有面積をなかなか小さく
できない，といった問題があった。
本発明は，この様な問題を解決したフリップフロップ
回路を含む半導体装置を提供することを目的とする。
回路を含む半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は，フリップフロップ回路を構成するMOSトラ
ンジスタを，半導体基板上に溝によって形成された柱状
半導体層を用いて構成する。本発明でのMOSトランジス
タは，柱状半導体層を取り囲むようにその側面にゲート
絶縁膜を介してゲート電極が形成され，柱状半導体層の
上面と溝底部にそれぞれソース，ドレイン層が形成さ
れ、前記ゲート電極は前記柱状半導体層の上面には延在
しないように形成された構造とする。
ンジスタを，半導体基板上に溝によって形成された柱状
半導体層を用いて構成する。本発明でのMOSトランジス
タは，柱状半導体層を取り囲むようにその側面にゲート
絶縁膜を介してゲート電極が形成され，柱状半導体層の
上面と溝底部にそれぞれソース，ドレイン層が形成さ
れ、前記ゲート電極は前記柱状半導体層の上面には延在
しないように形成された構造とする。
（作用） 本発明の構造においては,MOSトランジスタのサブスレ
ッショルド特性が急峻で，サブスレッショルド・スイン
グが極めて小さい。これは，ゲートのチャネルに対する
制御性が強いことによる。このためフリップフロップ回
路のリーク電流は効果的に抑制される。また柱状半導体
層の側壁がチャネル領域となり，チャネル領域が通常の
平面構造のMOSトランジスタのようにフィールド領域に
接する部分がない。従ってフィールド端の高電界のチャ
ネル領域への影響ということがなく，ホット・キャリア
効果が抑制される。また，占有面積を大きくすることな
く，柱状半導体層の高さ，即ち溝の深さを大きくしてチ
ャネル長を長くすることができ，これもホット・キャリ
ア効果の抑制に有効となる。そしてこのホット・キャリ
ア効果の抑制により，高信頼性のフリップフロップ回路
が得られる。更に，柱状半導体層の周囲を取り囲むよう
にチャネル領域を設けるため，大きいゲート幅を小さい
占有面積内に実現することができ，ある程度大きい電流
量を必要とする部分で特に占有面積縮小に大きい効果が
得られる。更に，柱状半導体層の周囲から中心部に向か
って空乏層が伸びるため，柱状半導体層の寸法によって
中心部が空乏化し，或いは空乏化しないとしても高抵抗
になり，基板バイアス依存性が極めて小さい特性が得ら
れる。これも回路の信頼性向上に大きく寄与する。
ッショルド特性が急峻で，サブスレッショルド・スイン
グが極めて小さい。これは，ゲートのチャネルに対する
制御性が強いことによる。このためフリップフロップ回
路のリーク電流は効果的に抑制される。また柱状半導体
層の側壁がチャネル領域となり，チャネル領域が通常の
平面構造のMOSトランジスタのようにフィールド領域に
接する部分がない。従ってフィールド端の高電界のチャ
ネル領域への影響ということがなく，ホット・キャリア
効果が抑制される。また，占有面積を大きくすることな
く，柱状半導体層の高さ，即ち溝の深さを大きくしてチ
ャネル長を長くすることができ，これもホット・キャリ
ア効果の抑制に有効となる。そしてこのホット・キャリ
ア効果の抑制により，高信頼性のフリップフロップ回路
が得られる。更に，柱状半導体層の周囲を取り囲むよう
にチャネル領域を設けるため，大きいゲート幅を小さい
占有面積内に実現することができ，ある程度大きい電流
量を必要とする部分で特に占有面積縮小に大きい効果が
得られる。更に，柱状半導体層の周囲から中心部に向か
って空乏層が伸びるため，柱状半導体層の寸法によって
中心部が空乏化し，或いは空乏化しないとしても高抵抗
になり，基板バイアス依存性が極めて小さい特性が得ら
れる。これも回路の信頼性向上に大きく寄与する。
（実施例） 以下，本発明の実施例を図面を参照して説明する。
第１図（ａ）（ｂ）は，一実施例のDRAMのビット線セ
ンスアンプ部の構成を示す平面図とそのＡ−Ａ′断面図
である。第２図（ａ）（ｂ）はその一つのMOSトランジ
スタ部の構造を示し，第３図はそのビット線センスアン
プの等価回路を示す。
ンスアンプ部の構成を示す平面図とそのＡ−Ａ′断面図
である。第２図（ａ）（ｂ）はその一つのMOSトランジ
スタ部の構造を示し，第３図はそのビット線センスアン
プの等価回路を示す。
第１図に示しているのは，二つのｎチャネルMOSトラ
ンジスタQ1，Q2からなるフリップフロップ回路により構
成したNMOSセンスアンプ部である。シリコン基板１にｐ
型ウェル２が形成され，このｐ型ウェル２内に溝３に囲
まれて島状に突起する複数の柱状シリコン層４（41，
42，…）が形成されている。MOSトランジスタQ1は，そ
の一つのシリコン層43を用いて，またもう一方のMOSト
ランジスタQ2は他のシリコン層42を用いてそれぞれ構成
されている。即ちシリコン層４の外周面にゲート絶縁膜
５が形成され，この外周面を取囲むように多結晶シリコ
ン膜からなるゲート電流６が形成されている。このゲー
ト電極６はシリコン層４の上面には延在しないように形
成されている。シリコン層42，43の上面および溝３にド
レイン，ソースとなるn+型層7,8が形成されている。対
をなすビット線91，92は，多結晶シリコン膜によってそ
れぞれMOSトランジスタQ1，Q2のドレイン即ちシリコン
膜42，43の上面のn+拡散層７にコンタクトさせて配設さ
れている。MOSトランジスタQ1のゲート電極６は，第１
図（ａ）のレイアウトで右斜め下にあるシリコン層44上
まで取出され，ビット線92はここでこのゲート電極６に
コンタクトさせている。MOSトランジスタQ2のゲート電
極６は，第１図（ａ）のレイアウトで左斜め上にあるシ
リコン層41上まで取出され，ビット線91はここでこのゲ
ート電極６にコンタクトさせている。即ち，柱状シリコ
ン層41，44はMOSトランジスタを形成するために設けら
れている訳ではなく，ビット線をゲート電極に接続する
際のビット線コンタクトを確実にするための台座として
設けられている。これらのシリコン層41，44上にゲート
電極を取出すことにより，ドレイン層とゲート電極コン
タクト部がほぼ同じ平面になり，ビット線のコンタクト
孔の深さが均一にできるからである。溝３の底に形成さ
れたソース拡散層８は，二つのMOSトランジスタQ1，Q2
に共通のソース・ノードであり，これにはAl配線10をコ
ンタクトさせている。この共通ソース・ノードは第１図
には示していないが，第３図の等価回路に示したように
活性化用MOSトランジスタQ3を介して接地電位VSSに接続
されるようになっている。
ンジスタQ1，Q2からなるフリップフロップ回路により構
成したNMOSセンスアンプ部である。シリコン基板１にｐ
型ウェル２が形成され，このｐ型ウェル２内に溝３に囲
まれて島状に突起する複数の柱状シリコン層４（41，
42，…）が形成されている。MOSトランジスタQ1は，そ
の一つのシリコン層43を用いて，またもう一方のMOSト
ランジスタQ2は他のシリコン層42を用いてそれぞれ構成
されている。即ちシリコン層４の外周面にゲート絶縁膜
５が形成され，この外周面を取囲むように多結晶シリコ
ン膜からなるゲート電流６が形成されている。このゲー
ト電極６はシリコン層４の上面には延在しないように形
成されている。シリコン層42，43の上面および溝３にド
レイン，ソースとなるn+型層7,8が形成されている。対
をなすビット線91，92は，多結晶シリコン膜によってそ
れぞれMOSトランジスタQ1，Q2のドレイン即ちシリコン
膜42，43の上面のn+拡散層７にコンタクトさせて配設さ
れている。MOSトランジスタQ1のゲート電極６は，第１
図（ａ）のレイアウトで右斜め下にあるシリコン層44上
まで取出され，ビット線92はここでこのゲート電極６に
コンタクトさせている。MOSトランジスタQ2のゲート電
極６は，第１図（ａ）のレイアウトで左斜め上にあるシ
リコン層41上まで取出され，ビット線91はここでこのゲ
ート電極６にコンタクトさせている。即ち，柱状シリコ
ン層41，44はMOSトランジスタを形成するために設けら
れている訳ではなく，ビット線をゲート電極に接続する
際のビット線コンタクトを確実にするための台座として
設けられている。これらのシリコン層41，44上にゲート
電極を取出すことにより，ドレイン層とゲート電極コン
タクト部がほぼ同じ平面になり，ビット線のコンタクト
孔の深さが均一にできるからである。溝３の底に形成さ
れたソース拡散層８は，二つのMOSトランジスタQ1，Q2
に共通のソース・ノードであり，これにはAl配線10をコ
ンタクトさせている。この共通ソース・ノードは第１図
には示していないが，第３図の等価回路に示したように
活性化用MOSトランジスタQ3を介して接地電位VSSに接続
されるようになっている。
図には示さなかったが，同じビット線対に沿ってｐチ
ャネルMOSトランジスタによるPMOSセンスアンプが同様
の構造とレイアウトをもって形成される。
ャネルMOSトランジスタによるPMOSセンスアンプが同様
の構造とレイアウトをもって形成される。
この実施例と同じデザイン・ルールによる平面トラン
ジスタを用いた従来のDRAMのビット線センスアンプのレ
イアウト例を比較のため第12図に示す。この実施例では
MOSトランジスタのゲート幅Ｗは柱状シリコン層４の外
周を巡る寸法（第２図参照）であり，従って第12図の従
来構造に比べて特にゲート幅によるチップ占有面積が小
さく，全体としてほぼ従来1/2の回路面積が得られる。
ジスタを用いた従来のDRAMのビット線センスアンプのレ
イアウト例を比較のため第12図に示す。この実施例では
MOSトランジスタのゲート幅Ｗは柱状シリコン層４の外
周を巡る寸法（第２図参照）であり，従って第12図の従
来構造に比べて特にゲート幅によるチップ占有面積が小
さく，全体としてほぼ従来1/2の回路面積が得られる。
またこの実施例では，第４図に示すように空乏層30が
シリコン層４の周囲から中心部に向かって伸びる。従っ
てシリコン層４の寸法，不純物濃度等を選べば，シリコ
ン層４の中心部まで空乏化し，完全空乏化しないとして
もシリコン層４の縦方向に見た抵抗が十分大きいものと
なる。この結果，基板ノイズに強いフリップフロップ動
作が得られる。
シリコン層４の周囲から中心部に向かって伸びる。従っ
てシリコン層４の寸法，不純物濃度等を選べば，シリコ
ン層４の中心部まで空乏化し，完全空乏化しないとして
もシリコン層４の縦方向に見た抵抗が十分大きいものと
なる。この結果，基板ノイズに強いフリップフロップ動
作が得られる。
第５図（ａ）（ｂ）は，それぞれ従来の平面構造ｐチ
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
は第２図に示した通りである。ゲート酸化膜も等しく20
0Åであり，測定条件がドレイン電圧Vd＝−0.05Vとし，
基板バイアスはV sub＝0,2,4,6Vと変化させた。この実
施例のトランジスタでは従来構造と比較して明らかにサ
ブスレッショルド特性が急峻である。またそのスイング
Ｓ（＝d Vg/d（log Id））が，従来構造では98mV/decad
eであるのに対し，この実施例では,72mV/dcadeと非常に
小さい。これはこの実施例の場合，ゲートのチャネルに
対する制御性が強いことを示している。そしてこのサブ
スレッショルド特性のため，この実施例ではフリップフ
ロップ回路のリーク電流が抑制され，誤動作が防止され
る。第５図（ａ）（ｂ）の比較から明らかなようにこの
実施例においては，ドレイン電流が立上がる領域即ちチ
ャネル反転を生じる領域での基板バイアスV subによる
バラツキがない。これは，第４図で説明したようにこの
実施例の場合，チャネル領域下の基板領域が実質的にそ
れ以下の基板領域から電気的に分離されるからである。
この結果，基板ノイズに強い耐性を持ったビット線セン
スアンプが得られる。
ャネルMOSトランジスタと実施例のｐチャネルMOSトラン
ジスタのサブスレッショルド特性を示している。チャネ
ル幅／チャネル長はいずれも,W/L＝8.0μm/0.8μｍであ
る。この実施例でのチャネル幅Ｗとチャネル長Ｌの関係
は第２図に示した通りである。ゲート酸化膜も等しく20
0Åであり，測定条件がドレイン電圧Vd＝−0.05Vとし，
基板バイアスはV sub＝0,2,4,6Vと変化させた。この実
施例のトランジスタでは従来構造と比較して明らかにサ
ブスレッショルド特性が急峻である。またそのスイング
Ｓ（＝d Vg/d（log Id））が，従来構造では98mV/decad
eであるのに対し，この実施例では,72mV/dcadeと非常に
小さい。これはこの実施例の場合，ゲートのチャネルに
対する制御性が強いことを示している。そしてこのサブ
スレッショルド特性のため，この実施例ではフリップフ
ロップ回路のリーク電流が抑制され，誤動作が防止され
る。第５図（ａ）（ｂ）の比較から明らかなようにこの
実施例においては，ドレイン電流が立上がる領域即ちチ
ャネル反転を生じる領域での基板バイアスV subによる
バラツキがない。これは，第４図で説明したようにこの
実施例の場合，チャネル領域下の基板領域が実質的にそ
れ以下の基板領域から電気的に分離されるからである。
この結果，基板ノイズに強い耐性を持ったビット線セン
スアンプが得られる。
第６図（ａ）（ｂ）は，この実施例でのｎチャネルMO
Sトランジスタについて，ホットキャリア効果ストレス
をかけた時の相互コンダクタンスの劣化量ΔGm/G moお
よびドレイン電流の劣化量ΔI ds/I dsoのストレス時間
依存性を，従来構造のｎチャネルMOSトランジスタと比
較して示している。このデータから，この実施例の構造
では特性の劣化量が少なく，信頼性が向上していること
が分る。これは，チャネル領域が従来構造のようにフィ
ールドに接していないことに起因している。この様な高
信頼性のトランジスタを用いたフリップフロップ回路
は，動作速度や動作マージンの点で有利である。
Sトランジスタについて，ホットキャリア効果ストレス
をかけた時の相互コンダクタンスの劣化量ΔGm/G moお
よびドレイン電流の劣化量ΔI ds/I dsoのストレス時間
依存性を，従来構造のｎチャネルMOSトランジスタと比
較して示している。このデータから，この実施例の構造
では特性の劣化量が少なく，信頼性が向上していること
が分る。これは，チャネル領域が従来構造のようにフィ
ールドに接していないことに起因している。この様な高
信頼性のトランジスタを用いたフリップフロップ回路
は，動作速度や動作マージンの点で有利である。
第７図（ａ）（ｂ）は，従来構造と本発明の構造での
トランジスタの静特性を比較して示している。チャネル
幅Ｗとチャネル長Ｌが,W/L＝4.0μm/0.8μm,ゲート酸化
膜厚がT ox＝200Å，基板バイアス電圧がV sub＝OVであ
り，第８図に示すように従来構造ではこれが占有面積５
×６＝30μm2に形成され，本発明においては５×2.4＝1
2μm2に形成されている。以上のように本発明のもので
はトランジスタ面積が1/2以下でもっても，従来構造と
等しいドレイン電流が得られており，高い駆動能力をも
っている。
トランジスタの静特性を比較して示している。チャネル
幅Ｗとチャネル長Ｌが,W/L＝4.0μm/0.8μm,ゲート酸化
膜厚がT ox＝200Å，基板バイアス電圧がV sub＝OVであ
り，第８図に示すように従来構造ではこれが占有面積５
×６＝30μm2に形成され，本発明においては５×2.4＝1
2μm2に形成されている。以上のように本発明のもので
はトランジスタ面積が1/2以下でもっても，従来構造と
等しいドレイン電流が得られており，高い駆動能力をも
っている。
従ってこの実施例によれば，回路の占有面積が極めて
小さく，リーク電流が少なく，ホットキャリア効果や基
板ノイズの影響を受けない信頼性の高いDRAMビット線セ
ンスアンプが得られる。
小さく，リーク電流が少なく，ホットキャリア効果や基
板ノイズの影響を受けない信頼性の高いDRAMビット線セ
ンスアンプが得られる。
本発明をSRAMに適用した実施例を次に説明する。MOS
トランジスタを用いた典型的なSRAMは，メモリセルをフ
リップフロップにより構成するものであり，このフリッ
プフロップを構成するMOSトランジスタを上記実施例と
同様に柱状シリコンを用いた縦型構造とすることができ
る。
トランジスタを用いた典型的なSRAMは，メモリセルをフ
リップフロップにより構成するものであり，このフリッ
プフロップを構成するMOSトランジスタを上記実施例と
同様に柱状シリコンを用いた縦型構造とすることができ
る。
第９図はその実施例のSRAMセル部の平面図であり，第
10図はその等価回路を示す。先の実施例と同様にしてシ
リコン基板に溝を形成することにより，柱状シリコン層
11（111，112，…）が配列形成される。シリコン層111
と112を用いてトランスファゲート用MOSトランジスタT1
とT2が形成される。その構造は先の実施例と同様であ
り，シリコン層の上面にドレイン拡散層，溝部にソース
拡散層が形成され，シリコン層11の周囲を取囲むように
多結晶シリコン膜によるゲート電極121が形成されてい
る。ゲート電極121は二つのMOSトランジスタT1，T2につ
いて連続的にパターニングされて，ワード線WLを構成す
る。シリコン層113を用いて一方のドライバMOSトランジ
スタT3が，シリコン層116を用いて他方のドライバMOSト
ランジスタT4がそれぞれ形成されている。これらのトラ
ンジスタ構造も他と同様である。MOSトランジスタT3の
ゲート電極122は，台座としてのシリコン層114まで延在
させ,MOSトランジスタT2とT4のドレイン間を接続する多
結晶シリコン配線132をここでゲート電極122にコンタク
トさせている。同様にMOSトランジスタT4のゲート電極1
23は，台座としてのシリコン層115まで延在させ,MOSト
ランジスタT1とT3のドレイン間を接続する多結晶シリコ
ン配線131をここでゲート電極123にコンタクトさせてい
る。ドレイン配線131，132はそれぞれ，負荷抵抗として
の高抵抗多結晶シリコン膜141，142を介して多結晶シリ
コン膜による電源（Vcc）配線133に接続されている。Al
膜からなるデータ線（D,）151，152および接地（Vs
s）線153は，途中を切断して示している。データ線1
51，152はそれぞれMOSトランジスタT1，T2の溝部に形成
されたソース拡散層に対してコンタクト部161，162でコ
ンタクトして配設されている。接地線153は,MOSトラン
ジスタT3，T4に共通のソース拡散層に対してコンタクト
部163にコンタクトして配設されている。図の一点鎖線
で囲まれた領域17が素子領域を示している。
10図はその等価回路を示す。先の実施例と同様にしてシ
リコン基板に溝を形成することにより，柱状シリコン層
11（111，112，…）が配列形成される。シリコン層111
と112を用いてトランスファゲート用MOSトランジスタT1
とT2が形成される。その構造は先の実施例と同様であ
り，シリコン層の上面にドレイン拡散層，溝部にソース
拡散層が形成され，シリコン層11の周囲を取囲むように
多結晶シリコン膜によるゲート電極121が形成されてい
る。ゲート電極121は二つのMOSトランジスタT1，T2につ
いて連続的にパターニングされて，ワード線WLを構成す
る。シリコン層113を用いて一方のドライバMOSトランジ
スタT3が，シリコン層116を用いて他方のドライバMOSト
ランジスタT4がそれぞれ形成されている。これらのトラ
ンジスタ構造も他と同様である。MOSトランジスタT3の
ゲート電極122は，台座としてのシリコン層114まで延在
させ,MOSトランジスタT2とT4のドレイン間を接続する多
結晶シリコン配線132をここでゲート電極122にコンタク
トさせている。同様にMOSトランジスタT4のゲート電極1
23は，台座としてのシリコン層115まで延在させ,MOSト
ランジスタT1とT3のドレイン間を接続する多結晶シリコ
ン配線131をここでゲート電極123にコンタクトさせてい
る。ドレイン配線131，132はそれぞれ，負荷抵抗として
の高抵抗多結晶シリコン膜141，142を介して多結晶シリ
コン膜による電源（Vcc）配線133に接続されている。Al
膜からなるデータ線（D,）151，152および接地（Vs
s）線153は，途中を切断して示している。データ線1
51，152はそれぞれMOSトランジスタT1，T2の溝部に形成
されたソース拡散層に対してコンタクト部161，162でコ
ンタクトして配設されている。接地線153は,MOSトラン
ジスタT3，T4に共通のソース拡散層に対してコンタクト
部163にコンタクトして配設されている。図の一点鎖線
で囲まれた領域17が素子領域を示している。
比較のため，平面トランジスタを用いた従来のSRAMセ
ルのレイアウト例を第13図に示す。トランスファゲート
用MOSトランジスタT1，T2のゲート電極211は連続的に配
設されてワード線WLを構成する。一方のドライバ用MOS
トランジスタT3のゲート電極212は斜線部221でMOSトラ
ンジスタT2の拡散層とダイレクトコンタクトをとって，
負荷の高抵抗多結晶シリコン膜231を介してVcc配線24に
接続されている。他方のドライバ用MOSトランジスタT4
のゲート電極213は斜線部222でMOSトランジスタT1の拡
散層とダイレクトコンタクトをとって，負荷の高抵抗多
結晶シリコン層232を介してVcc配線24に接続されてい
る。データ線251，252はそれぞれコンタクト部261，262
でMOSトランジスタT1，T2の拡散層とコンタクトをと
り，接地線253はコンタクト部263でMOSトランジスタ
T3，T4の共通ソース拡散層とコンタクトをとっている。
図の一点鎖線で囲まれた領域27が素子領域を示してい
る。
ルのレイアウト例を第13図に示す。トランスファゲート
用MOSトランジスタT1，T2のゲート電極211は連続的に配
設されてワード線WLを構成する。一方のドライバ用MOS
トランジスタT3のゲート電極212は斜線部221でMOSトラ
ンジスタT2の拡散層とダイレクトコンタクトをとって，
負荷の高抵抗多結晶シリコン膜231を介してVcc配線24に
接続されている。他方のドライバ用MOSトランジスタT4
のゲート電極213は斜線部222でMOSトランジスタT1の拡
散層とダイレクトコンタクトをとって，負荷の高抵抗多
結晶シリコン層232を介してVcc配線24に接続されてい
る。データ線251，252はそれぞれコンタクト部261，262
でMOSトランジスタT1，T2の拡散層とコンタクトをと
り，接地線253はコンタクト部263でMOSトランジスタ
T3，T4の共通ソース拡散層とコンタクトをとっている。
図の一点鎖線で囲まれた領域27が素子領域を示してい
る。
この実施例によってもSRAMセルの小型化が図られる。
ただしSRAMセルの場合，もともとDRAMのビット線センス
アンプのように大きいゲート幅は必要ない。従って占有
面積の縮小という効果は先のビット線センスアンプの場
合程大きいものではない。他の効果は先の実施例と同様
に得られる。
ただしSRAMセルの場合，もともとDRAMのビット線センス
アンプのように大きいゲート幅は必要ない。従って占有
面積の縮小という効果は先のビット線センスアンプの場
合程大きいものではない。他の効果は先の実施例と同様
に得られる。
以上の実施例で示したフリップフロップのドライバMO
Sトランジスタは，柱状シリコン層の上面をドレインと
したが，これは深い溝部の拡散層をドレインとする場合
に比べてデータ信号を扱うノード配線のコンタクトをプ
ロセス上容易且つ確実にとることができるからである。
しかしこれは本発明において必須条件という訳ではな
く，柱状シリコン層の上面をソースとして配線すること
も可能である。この場合,MOSトランジスタの動作時の空
乏層の伸び方は，第４図と異なり第11図のようになる。
即ちドレインとして用いられる溝側の拡散層８から伸び
る空乏層30により，柱状シリコン層４が空乏化しなくて
も下のｐ型領域から電気的に分離されたフローティング
状態が得られる。具体的に例えば，柱状シリコン層４の
不純物濃度を３×1016／cm3，幅を１μm,ゲート酸化膜
を120Åとすれば容易にこの様な条件を満たす。上記実
施例のSRAMのトランスファゲート用MOSトランジスタ
T1，T2は，動作上ドレイン，ソースは固定されないか
ら，第４図の状態と第11図の状態のいずれにもなる。
Sトランジスタは，柱状シリコン層の上面をドレインと
したが，これは深い溝部の拡散層をドレインとする場合
に比べてデータ信号を扱うノード配線のコンタクトをプ
ロセス上容易且つ確実にとることができるからである。
しかしこれは本発明において必須条件という訳ではな
く，柱状シリコン層の上面をソースとして配線すること
も可能である。この場合,MOSトランジスタの動作時の空
乏層の伸び方は，第４図と異なり第11図のようになる。
即ちドレインとして用いられる溝側の拡散層８から伸び
る空乏層30により，柱状シリコン層４が空乏化しなくて
も下のｐ型領域から電気的に分離されたフローティング
状態が得られる。具体的に例えば，柱状シリコン層４の
不純物濃度を３×1016／cm3，幅を１μm,ゲート酸化膜
を120Åとすれば容易にこの様な条件を満たす。上記実
施例のSRAMのトランスファゲート用MOSトランジスタ
T1，T2は，動作上ドレイン，ソースは固定されないか
ら，第４図の状態と第11図の状態のいずれにもなる。
実施例では,SRAMとして高抵抗多結晶シリコン負荷を
用いた場合を説明したが，完全CMOS型のフリップフロッ
プを用いたSRAM,E/E型フリップフロップを用いたSRAM,E
/D型フリップフロップを用いたSRAM等にも同様に本発明
を適用することができる。またDRAMセンスアンプ,SRAM
セルのほか，フリップフロップを用いる各種MOS集積回
路に本発明を適用することができる。
用いた場合を説明したが，完全CMOS型のフリップフロッ
プを用いたSRAM,E/E型フリップフロップを用いたSRAM,E
/D型フリップフロップを用いたSRAM等にも同様に本発明
を適用することができる。またDRAMセンスアンプ,SRAM
セルのほか，フリップフロップを用いる各種MOS集積回
路に本発明を適用することができる。
［発明の効果］ 以上述べたように本発明によれば，柱状半導体層の側
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくしたフリップフロ
ップ回路を得ることができる。またチャネル領域がフィ
ールドに接していないために，ホットキャリア効果に対
する耐性が強く，回路特性の優れたフリップフロップ回
路が得られる。更に，サブスレッショルド特性の改善に
よって，リーク電流も大きく低減できる。
壁をチャネルとする縦構造のMOSトランジスタを用いる
ことにより，占有面積を大幅に小さくしたフリップフロ
ップ回路を得ることができる。またチャネル領域がフィ
ールドに接していないために，ホットキャリア効果に対
する耐性が強く，回路特性の優れたフリップフロップ回
路が得られる。更に，サブスレッショルド特性の改善に
よって，リーク電流も大きく低減できる。
第１図（ａ）（ｂ）は，本発明の一実施例のDRAMビット
線センスアンプ回路を示す平面図とそのＡ−Ａ′断面
図，第２図（ａ）（ｂ）はその一つのMOSトランジスタ
部の構造を模式的に示す斜視図と断面図，第３図はその
ビット線センスアンプの等価回路図，第４図は同じくMO
Sトランジスタの動作時の空乏層の伸び方を示す図，第
５図（ａ）（ｂ）は実施例のｐチャネルMOSトランジス
タのサブスレッショルド特性を従来構造と比較して示す
図，第６図（ａ）（ｂ）は同じくホットキャリア効果ス
トレスによる特性変化を従来構造と比較して示す図，第
７図（ａ）（ｂ）は同じく静特性を従来構造と比較して
示す図，第８図は試験のため試作した本発明でのトラン
ジスタ面積を従来構造と比較して示す図，第９図は本発
明の他の実施例のSRAMセルを示す平面図，第10図はその
等価回路図，第11図は溝側の拡散層をドレインとした時
の空乏層の伸び方を第４図に対応させて示す図，第12図
は従来のDRAMビット線センスアンプの構成例を示す平面
図，第13図は従来のSRAMセルの構成例を示す平面図であ
る。 １…シリコン基板,2…ｐ型ウェル,3…溝,4…柱状シリコ
ン層,5…ゲート酸化膜,6…ゲート電極,7,8…n+型ドレイ
ン，ソース拡散層,9…ビット線,10…共通ソース配線,11
…柱状シリコン層,12…ゲート電極,13…多結晶シリコン
配線,14…高抵抗多結晶シリコン負荷,15…Al配線,16…
コンタクト部,17…素子領域。
線センスアンプ回路を示す平面図とそのＡ−Ａ′断面
図，第２図（ａ）（ｂ）はその一つのMOSトランジスタ
部の構造を模式的に示す斜視図と断面図，第３図はその
ビット線センスアンプの等価回路図，第４図は同じくMO
Sトランジスタの動作時の空乏層の伸び方を示す図，第
５図（ａ）（ｂ）は実施例のｐチャネルMOSトランジス
タのサブスレッショルド特性を従来構造と比較して示す
図，第６図（ａ）（ｂ）は同じくホットキャリア効果ス
トレスによる特性変化を従来構造と比較して示す図，第
７図（ａ）（ｂ）は同じく静特性を従来構造と比較して
示す図，第８図は試験のため試作した本発明でのトラン
ジスタ面積を従来構造と比較して示す図，第９図は本発
明の他の実施例のSRAMセルを示す平面図，第10図はその
等価回路図，第11図は溝側の拡散層をドレインとした時
の空乏層の伸び方を第４図に対応させて示す図，第12図
は従来のDRAMビット線センスアンプの構成例を示す平面
図，第13図は従来のSRAMセルの構成例を示す平面図であ
る。 １…シリコン基板,2…ｐ型ウェル,3…溝,4…柱状シリコ
ン層,5…ゲート酸化膜,6…ゲート電極,7,8…n+型ドレイ
ン，ソース拡散層,9…ビット線,10…共通ソース配線,11
…柱状シリコン層,12…ゲート電極,13…多結晶シリコン
配線,14…高抵抗多結晶シリコン負荷,15…Al配線,16…
コンタクト部,17…素子領域。
Claims (3)
- 【請求項１】MOSトランジスタを用いて構成されたフリ
ップフロップ回路を含む半導体装置において、 前記フリップフロップ回路を構成するMOSトランジスタ
は、半導体基板に溝により形成された第１の柱状半導体
層の側面全面を取巻くようにゲート絶縁膜を介して形成
されかつ前記第１の柱状半導体層の上面には延在しない
ように形成されたゲート電極と、前記第１の柱状半導体
層の上面と前記溝の底部にそれぞれ形成されたドレイ
ン、ソース層と、前記第１の柱状半導体層の上面に形成
されたドレイン層に対してコンタクトするように形成さ
れた第１の配線とを具備し、 前記ゲート電極は、前記半導体基板に溝により形成され
た第２の柱状半導体層の上面及び側面全面を取巻くよう
に前記ゲート絶縁膜を介して延在するように形成されか
つ前記ゲート電極のうちこの第２の柱状半導体層の上面
に位置する部分で第２の配線とコンタクトされているこ
とを特徴とする半導体装置。 - 【請求項２】MOSトランジスタを用いて構成されたフリ
ップフロップ回路をビット線センスアンプとするダイナ
ミック型半導体記憶装置において、 前記フリップフロップ回路を構成するMOSトランジスタ
は、半導体基板に溝により形成された第１の柱状半導体
層の側面全面を取巻くようにゲート絶縁膜を介して形成
されかつ前記第１の柱状半導体層の上面には延在しない
ように形成されたゲート電極と、前記第１の柱状半導体
層の上面と前記溝の底部にそれぞれ形成されたドレイ
ン、ソース層と、前記第１の柱状半導体層の上面に形成
されたドレイン層に対してコンタクトするように形成さ
れた第１の配線とを具備し、 前記ゲート電極は、前記半導体基板に溝により形成され
た第２の柱状半導体層の上面及び側面全面を取巻くよう
に前記ゲート絶縁膜を介して延在するように形成されか
つ前記ゲート電極のうちこの第２の柱状半導体層の上面
に位置する部分で第２の配線とコンタクトされているこ
とを特徴とする半導体装置。 - 【請求項３】MOSトランジスタを用いて構成されたフリ
ップフロップ回路をメモリセルとするスタティック型半
導体記憶装置において、 前記フリップフロップ回路を構成するMOSトランジスタ
は、半導体基板に溝により形成された第１の柱状半導体
層の側面全面を取巻くようにゲート絶縁膜を介して形成
されかつ前記第１の柱状半導体層の上面には延在しない
ように形成されたゲート電極と、前記第１の柱状半導体
層の上面と前記溝の底部にそれぞれ形成されたドレイ
ン、ソース層と、前記第１の柱状半導体層の上面に形成
されたドレイン層に対してコンタクトするように形成さ
れた第１の配線とを具備し、 前記ゲート電極は、前記半導体基板に溝により形成され
た第２の柱状半導体層の上面及び側面全面を取巻くよう
に前記ゲート絶縁膜を介して延在するように形成されか
つ前記ゲート電極のうちこの第２の柱状半導体層の上面
に位置する部分で第２の配線とコンタクトされているこ
とを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311292A JP2825244B2 (ja) | 1988-12-09 | 1988-12-09 | 半導体装置 |
| KR1019890012863A KR900005603A (ko) | 1988-09-06 | 1989-09-06 | Mos형 반도체 집적회로장치 |
| US07/754,191 US5258635A (en) | 1988-09-06 | 1991-08-28 | MOS-type semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311292A JP2825244B2 (ja) | 1988-12-09 | 1988-12-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156664A JPH02156664A (ja) | 1990-06-15 |
| JP2825244B2 true JP2825244B2 (ja) | 1998-11-18 |
Family
ID=18015378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311292A Expired - Fee Related JP2825244B2 (ja) | 1988-09-06 | 1988-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825244B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5600373B2 (ja) * | 2007-05-17 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| JP5614915B2 (ja) | 2007-09-27 | 2014-10-29 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP2009088134A (ja) * | 2007-09-28 | 2009-04-23 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
| JP5566697B2 (ja) * | 2008-01-29 | 2014-08-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置 |
| JP2014099664A (ja) * | 2008-01-29 | 2014-05-29 | Unisantis Electronics Singapore Pte Ltd | 半導体記憶装置 |
| US8154086B2 (en) | 2008-01-29 | 2012-04-10 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor surround gate SRAM storage device |
| WO2009096000A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| WO2009122579A1 (ja) * | 2008-04-03 | 2009-10-08 | 日本ユニサンティスエレクトロニクス株式会社 | ６ｔ ｓｇｔ ｃｍｏｓ ｓｒａｍセルの安定性を改善する方法及び装置 |
| WO2009128337A1 (ja) * | 2008-04-16 | 2009-10-22 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2010080756A (ja) * | 2008-09-26 | 2010-04-08 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| JP2011066109A (ja) * | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体記憶装置 |
| JP7185149B2 (ja) * | 2018-08-31 | 2022-12-07 | 株式会社ソシオネクスト | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632368A (ja) * | 1986-06-23 | 1988-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS63161585A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
-
1988
- 1988-12-09 JP JP63311292A patent/JP2825244B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156664A (ja) | 1990-06-15 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |