KR100539243B1 - 부분 에스오아이 기판에 구현된 에스램 소자 - Google Patents

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Abstract

부분 SOI 기판에 구현된 SRAM 소자를 제시한다. 본 발명의 일 관점에 따른 SRAM 소자는, 지지 반도체 기판, 지지 반도체 기판의 일정 부분에 매립된 매몰 절연층, 매몰 절연층 상의 부분 반도체층을 포함하고, 매몰 절연층 상의 부분 반도체층이 차지하는 부분으로 설정되는 SOI 영역 및 SOI 영역 이외의 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는 부분 SOI 기판을 도입하고, 플립-플롭(flip flop) 회로로서 SOI 영역 상의 부분 반도체층에 PMOS 및 NMOS 트랜지스터를 각각 포함하게 구성된 2개의 CMOS 인버터(inverter), 및 플립-플롭 회로에 연결되고 벌크 영역의 지지 반도체 기판 상에 구성된 2 개의 패스 트랜지스터(pass transistor)를 포함하여 구성될 수 있다.

Description

부분 에스오아이 기판에 구현된 에스램 소자{SRAM device on partial SOI substrate}
본 발명은 집적 회로 소자에 관한 것으로, 특히, 셀(cell) 특성의 개선을 위해 부분 에스오아이(SOI: Silicon On Insulator) 기판에 구현된 에스램(SRAM) 소자에 관한 것이다.
에스램 소자는 소비 전력이 상대적으로 적고 고속 동작이 가능하며 데이터 리프레쉬(data refresh)가 필요 없어 휴대폰과 같은 이동 기기(mobile equipment)에 유효하게 채용되고 있다. SRAM 소자의 셀은 일반적으로 2개의 인버터(inverter)가 플립-플롭(flip-flop) 회로를 구성하고, 이러한 플립-플롭 회로에 2 개의 패스 트랜지스터(pass transistor)들이 연결된 구조로 구성되고 있다.
현재 적용되고 있는 SRAM 소자의 셀은 부하를 이용하는 구조와 씨모스(CMOS)를 이용하는 구조로 대별되게 구성될 수 있다. 부하를 이용하는 구조는 풀 다운(PD : Pull Down) 트랜지스터와 이에 연결되는 부하(load)로서 인버터를 구성하고, 이러한 인버터들이 플립-플롭 회로를 구성하는 구조로서 구성된다. 이때, 부하로서의 기능은 저항이나 박막 트랜지스터로서 이루어지게 된다. 이에 비해 CMOS를 이용하는 셀 구조는 풀 업(Pull Up) 트랜지스터와 풀 다운 트랜지스터를 CMOS로, 즉, 피모스(PMOS)와 엔모스(NMOS) 트랜지스터들로 인버터를 구성하고, 이러한 인버터들이 플립-플롭 회로를 구성하는 구조로서 구성된다. 특히, CMOS를 이용하여 SRAM 셀을 구성하는 공정은 소자의 전기적 특성이 상대적으로 우수하여 최근 크게 주목되고 있다.
CMOS 공정을 이용하여 SRAM 셀을 구성할 때, 크게 문제가 되는 사항들 중의 하나는 셀 면적을 축소시키기가 매우 어려다는 것이다. CMOS를 채용하여 SRAM 셀을 구성할 때는 실질적으로 6 개의 트랜지스터가 하나의 SRAM 셀을 구성하게 되고, 또한, 하나의 셀 내부에 NMOS와 PMOS 트랜지스터들이 공존해야 하기 때문에, SRAM 셀이 차지하는 셀 면적이 상대적으로 증가하게 된다.
특히, NMOS와 PMOS 트랜지스터들을 서로 떨어뜨려 구획 짓기 위해서 복잡한 웰(well) 구조를 구성해야 하므로, 이러한 웰 구조에 의해 면적의 증가가 수반되게 된다. 예를 들어, NMOS 트랜지스터를 위한 P-웰 내에 PMOS 트랜지스터를 위한 N-웰을 도입해야 하는 데, 이 경우 N-웰은 적어도 PMOS를 감싸도록 벌크 기판(bulk substrate)에 도입되므로 이에 따라 NMOS와 PMOS 사이에는 큰 이격 간격이 발생하게 된다. 따라서, CMOS 공정을 이용하여 SRAM 셀을 구성할 때 우선적으로 이러한 웰 구조에 따른 면적 증가를 해소할 수 있는 방법에 대한 연구 및 시도가 많이 수행되고 있다.
또한, CMOS 공정을 이용하여 구성된 SRAM 셀 내에는 NMOS와 PMOS 트랜지스터들이 공존하게 되므로, 래치 업(latch-up) 문제가 점차 대두되고 있다. 더욱이, 게이트의 크기 축소(scaling down)가 진행됨에 따라, SRAM의 주요 특성 중의 하나인 신뢰도를 대표하는 소프트 에러율(SER: Soft Error Rate)에 대해서 점점 더 취약해 지고 있다.
따라서, 집적도의 증가 및 셀의 성능, 예컨대, 스태틱 노이즈 마진(SNM : Static Noise Margin), SER 향상을 위한 새로운 SRAM 셀 구조에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도의 증가 및 셀의 성능 향상을 구현할 수 있는 에스램(SRAM) 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 관점에 따른 에스램(SRAM) 소자는, 지지 반도체 기판, 지지 반도체 기판의 일정 부분에 매립된 매몰 절연층, 상기 매몰 절연층 상의 부분 반도체층을 포함하고, 상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는 부분 에스오아이 기판(partial SOI substrate)을 도입한다. 플립-플롭(flip flop) 회로로서 상기 에스오아이 영역 상의 상기 부분 반도체층에 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 각각 포함하여 구성된 2 개의 씨모스 인버터, 및 상기 플립-플롭 회로에 연결되고 상기 벌크 영역의 상기 지지 반도체 기판 상에 구성된 2 개의 패스 트랜지스터를 포함하여 상기 에스램(SRAM) 소자를 구성한다.
여기서, 상기 어느 하나의 씨모스 인버터를 위해 상기 부분 반도체층에 설정되는 활성영역(active region)은 상기 어느 하나의 패스 트랜지스터를 위해 상기 벌크 영역의 상기 지지 반도체 기판 상에 설정되는 영역으로 확장되어 상기 씨모스 인버터의 출력 단자는 상기 패스 트랜지스터의 소스/드레인 단자와 동일한 활성 영역을 가질 수 있다.
또한, 상기 에스램 소자는, 지지 반도체 기판, 지지 반도체 기판의 일정 부분에 매립된 매몰 절연층, 상기 매몰 절연층 상의 부분 반도체층을 포함하고, 상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는 부분 에스오아이 기판(partial SOI substrate)을 도입한다.
그리고, 상기 에스오아이 영역의 상기 부분 반도체층에 상기 에스오아이 영역을 길게 가로지르는 줄기부, 상기 줄기부로부터 돌출되는 제1가지부, 상기 제1가지부가 돌출된 위치와 다른 위치에서 상기 제1가지부와 반대 방향으로 상기 줄기부로부터 돌출되는 제2가지부를 포함하는 활성 영역을 설정하는 제1소자 분리층과, 상기 활성 영역이 상기 벌크 영역으로 길게 연장되는 것을 허용하며 상기 벌크 영역과 상기 에스오아이 영역의 경계에 형성된 제2소자 분리층과, 상기 활성 영역의 줄기부에 형성된 N형의 제1소스/드레인 영역들, 상기 제1소스/드레인 영역에 인접하는 상기 활성 영역의 제1가지부에 형성된 P형의 제2소스/드레인 영역들, 및 상기 제1소스/드레인 영역들 사이의 활성 영역 부분 상을 가로지르고 상기 제2소스/드레인 영역들 사이의 활성 영역 부분 상을 가로지게 연장된 제1게이트를 포함하여, 상기 제1소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 엔모스(NMOS) 트랜지스터 및, 상기 제2소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 피모스(PMOS) 트랜지스터를 포함하는 제1씨모스 인버터와, 상기 제1씨모스 인버터와 미러(mirror) 형태로 상기 활성 영역의 줄기부 및 상기 제2가지부에 걸쳐 형성된 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하고 상기 제1씨모스 인버터와 플립-플롭 회로를 구성하는 제2씨모스 인버터, 및 상기 플립-플롭 회로에 연결되게 상기 벌크 영역으로 연장된 상기 활성 영역 부분에 형성된 N형의 제3소스/드레인 영역들, 및 상기 제3소스/드레인 영역들 사이의 상기 활성 영역 부분을 가로지는 제2게이트를 포함하여 각각 구성된 2 개의 패스 트랜지스터를 포함하여 구성될 수 있다.
이때, 상기 제2소자 분리층은 상기 활성 영역이 서로 반대 방향으로 상기 벌크 영역으로 연장되게 허용할 수 있다.
상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제2소스/드레인 영역과 직접 접촉할 수 있다. 이때, 상기 다른 하나의 제1소스/드레인 영역 및 상기 다른 하나의 제2소스/드레인 영역은 상기 제1소자 분리층에 의해서 소자 분리된 것일 수 있다.
또한, 상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제3소스/드레인 영역과 직접 접촉하는 것일 수 있다.
또는, 상기 에스램 소자는, 상기 지지 반도체 기판, 지지 반도체 기판의 일정 부분에 매립된 매몰 절연층, 상기 매몰 절연층 상의 부분 반도체층을 포함하고, 상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는 부분 에스오아이 기판(partial SOI substrate)을 도입한다.
그리고, 상기 에스오아이 영역의 상기 부분 반도체층에 상기 에스오아이 영역을 길게 가로지르는 줄기부, 상기 줄기부로부터 돌출되는 제1가지부, 및 상기 제1가지부가 돌출된 위치와 다른 위치에서 상기 제1가지부와 동일한 방향으로 상기 제1줄기부로부터 돌출되는 제2가지부를 포함하는 제1활성 영역과, 상기 제1활성 영역과 미러 형태인 제2활성 영역과, 상기 제1 및 제2활성 영역들을 설정하는 제1소자 분리층과, 상기 제1 및 제2활성 영역들 각각이 상기 벌크 영역으로 길게 연장되는 것을 허용하며 상기 벌크 영역과 상기 에스오아이 영역의 경계에 형성된 제2소자 분리층과, 상기 제1활성 영역의 제1가지부에 형성된 N형의 제1소스/드레인 영역들, 상기 제1활성 영역의 제2가지부에 형성된 P형의 제2소스/드레인 영역들, 및 상기 제1소스/드레인 영역들 사이의 제1가지부 상을 가로지르고 상기 제2소스/드레인 영역들 사이의 제2가지부 상을 가로지게 연장된 제1게이트를 포함하여, 상기 제1소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 엔모스(NMOS) 트랜지스터 및, 상기 제2소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 피모스(PMOS) 트랜지스터를 포함하는 제1씨모스 인버터와, 상기 제2활성 영역 상에 상기 제1씨모스 인버터와 미러(mirror) 형태로 형성된 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하고 상기 제1씨모스 인버터와 플립-플롭 회로를 구성하는 제2씨모스 인버터, 및 상기 플립-플롭 회로에 연결되게 상기 벌크 영역으로 연장된 상기 활성 영역 부분에 형성된 N형의 제3소스/드레인 영역들, 및 상기 제3소스/드레인 영역들 사이의 상기 활성 영역 부분을 가로지는 제2게이트를 포함하여 각각 구성된 2 개의 패스 트랜지스터를 포함하여 구성될 수 있다.
이때, 상기 제2소자 분리층은 상기 활성 영역들 각각이 서로 반대 방향으로 상기 벌크 영역으로 연장되게 허용하는 것일 수 있다.
상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제2소스/드레인 영역과 직접 접촉하는 것일 수 있다. 그리고, 상기 다른 하나의 제1소스/드레인 영역 및 상기 다른 하나의 제2소스/드레인 영역은 상기 제1소자 분리층에 의해서 소자 분리되고, 상기 제1활성 영역 및 상기 제2활성 영역은 상기 제1소자 분리층에 의해 격리된 것일 수 있다. 또한, 상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제3소스/드레인 영역과 직접 접촉하는 것일 수 있다.
상기 지지 반도체 기판은 P형 반도체 기판일 수 있다.
상기 매몰 절연층은 대략 50nm 내지 400nm 두께의 열 산화물층을 포함하는 것일 수 있다.
상기 부분 반도체층은 많아야 대략 200nm 의 두께를 가지는 것일 수 있다.
상기 제1소자 분리층은 화학 기상 증착 산화물층 또는 화학 기상 증착 질화물층을 포함하는 것일 수 있다.
상기 제2소자 분리층은 상기 제1소자 분리층 및 상기 매몰 절연층에 비해 깊은 깊이까지 연장된 것일 수 있다.
상기 제2소자 분리층의 두께는 많아야 300nm 두께인 것일 수 있다.
상기 제2소자 분리층은 얕은 트렌치 소자 분리층(STI)일 수 있다.
또한, 상기 에스램 소자는, 상기 에스오아이 영역 내의 소자 분리를 위해 상기 부분 반도체층에 상기 매몰 절연층 상에 올려지게 형성된 제1소자분리 영역, 및 상기 에스오아이 영역과 상기 벌크 영역의 경계에서 상기 활성 영역의 상기 벌크 영역으로의 확장을 허용하며 상기 매몰 절연층 보다 깊은 깊이까지 연장되게 형성된 제2소자 분리층을 더 포함할 수 있다.
본 발명에 따르면, SRAM 소자의 셀 면적을 크게 축소할 수 있고, SRAM 소자의 SNM 및 SER 특성을 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들에서는 SRAM 셀의 기억 단자(storage node)를 풀 씨모스(full CMOS)이되, CMOS 트랜지스터들은 에스오아이(SOI) 영역에 구성되고 데이터의 읽기/쓰기를 위한 패스 트랜지스터들은 벌크(bulk) 기판 영역에 구성하는 바를 제시한다. 즉, 기억 단자로서 플립-플롭 회로를 구성하는 2 개의 인버터는 CMOS 트랜지스터들로서 SOI 소자로서 구현되고, 패스 트랜지스터는 NMOS 트랜지스터로서 벌크에 구현된다. 이를 위해서, SRAM 셀을 구성하기 위한 기판은 SOI 영역이 부분적으로 구비되고 이와 함께 SOI 구조가 아닌 영역이 벌크 영역으로 구비된 기판, 즉, 부분 SOI 기판으로서 도입된다.
SOI 영역은 반도체 기판 - 매몰 절연층(buried insulator) - 반도체층의 구조로 구현되고, 벌크 영역은 전형적인 반도체 기판으로서 구현될 수 있다. 따라서, SOI 영역에 구현되는 CMOS 트랜지스터들은 매몰 절연층에 의해서 그 바닥 부위가 감싸지게 구성된다. 즉, CMOS 트랜지스터들은, 즉, PMOS 및 NMOS 트랜지스터들 모두는 매몰 절연층(또는 바닥 절연층(bottom insulator)에 의해서 플로팅(floating)된 형태로 구성된다.
씨모스를 구성하는 피모스(PMOS) 트랜지스터와 엔모스(NMOS) 트랜지스터는 동일한 활성 영역에 연이어 구성되고, 이러한 활성 영역의 연장 부위에 패스 트랜지스터가 구성된다. 따라서, 활성 영역은 SOI 영역으로부터 벌크 영역으로 확장 또는 연장된 형태로 구성된다. 따라서, PMOS와 NMOS 트랜지스터들에 의해 구성되는 CMOS 인버터의 출력 단자는 패스 트랜지스터의 NMOS 트랜지스터의 소스/드레인 영역(source/drain region)의 단자는 결국 동일한 활성 영역 상에 도입되게 된다.
이와 같이 패스 트랜지스터가 SOI 영역이 아닌 벌크 영역에 구성되되, 벌크 영역의 활성 영역과 SOI 영역의 활성 영역이 서로 이어져 있으므로, SOI 구조를 도입함에 따라 필연적으로 수반되게 되는 플로팅 바디 효과(floating body effect)를 효과적으로 제거할 수 있다. 즉, 패스 트랜지스터는 벌크 영역에 형성되었으므로, 그 아래의 반도체 기판 또는 웰의 웰 전위가 웰 바이어스에 의해 안정된 전위 상태를 가질 수 있게 되므로, 플로팅 바디 효과를 효과적으로 제거할 수 있다. 이를 위해서 패스 트랜지스터 아래에 웰 바이어스를 의도적으로 제어하기 위해 패스 트랜지스터의 아래의 반도체 기판 벌크 또는 웰에 전기적으로 연결되는 웰 접촉 단자를 도입할 수 있다. 즉, 패스 트랜지스터의 아래로 플로팅 바디 효과에 의해 축적된 전하를 제거하는 경로(path)를 반도체 기판 벌크 또는 웰을 통해서 설정하여 줄 수 있다. .
이와 같이 부분적으로 도입되는 SOI 영역에 CMOS 인버터로서 기억 단자를 구성하고 데이터의 읽기 쓰기를 위한 패스 트랜지스터를 SOI 영역이 아닌 벌크 영역에 구현하는 바를 제시하며, 또한, 셀 면적의 효과적인 축소를 위해 새로운 SRAM 셀 레이 아웃(lay out)을 제시한다. 이러한 셀 레이아웃은 기본적으로 SOI 영역과 벌크 영역에 걸쳐 구현되고, 이때, 활성 영역의 레이아웃을 제시함으로써 SRAM 셀의 면적 축소를 구현하는 바를 제시한다.
제1실시예
도 1은 본 발명의 제1실시예에 따른 SRAM 소자의 구성을 설명하기 위해서 개략적으로 도시한 회로도이다. 도 2는 본 발명의 제1실시예에 따른 SRAM 소자의 셀 레이아웃(lay out)을 설명하기 위해서 개략적으로 도시한 평면도이다. 도 3은 도 2의 A-A’ 절단선을 따르는 단면 형상을 개략적으로 도시한 단면도이다. 도 4는 도 2의 B-B’ 절단선을 따르는 단면 형상을 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 SRAM 소자는 2 개의 CMOS 인버터가 플립-플롭 회로를 구성하여 기억 단자를 구현하고, 이러한 기억 단자에 데이터의 읽기/쓰기 등을 위한 패스 트랜지스터(PS1, PS2)를 포함하여 구성된다. 이때, 기억 단자는 2개의 CMOS 인버터들, 즉, 2 개의 풀 다운 트랜지스터(Pull Down transistor: PD1, PD2)와 2 개의 풀 업 트랜지스터(Pull Up transistor: PU1, PU2)들이 도 1에 제시된 바와 같이 구성하는 플립-플롭 회로로서 구성된다. 이때, 이러한 기억 단자는 즉, 2 개의 인버터를 구성하는 4 개의 트랜지스터들(PD1, PD2, PU1, PU2)은 SOI 영역(110) 상에 구성된다. 그리고, 워드 라인(word line) 및 비트 라인(bit line)에 연결되는 패스 트랜지스터들(PS1, PS2)은 SOI 영역이 아닌 반도체 기판 벌크 영역에 구성된다.
이러한 SRAM 셀의 구성을 예를 들어 보다 구체적으로 설명하면, 본 발명의 제1실시예에서는 도 2에 제시된 바와 같은 레이아웃으로 SRAM 셀을 구성할 수 있다.
도 2 및 도 3, 도 4를 함께 참조하면, 본 발명의 제1실시예에 따른 SRAM 셀은 셀의 구성을 위해서 부분 SOI 기판(partial SOI substrate);을 준비한다. 부분 SOI 기판은 SOI 영역(110)과 벌크 영역(150)이 함께 존재하는 기판을 의미한다. 즉, SOI 영역(110)은 벌크로서의 지지 반도체 기판(100)의 일정 부분에 부분적으로 매몰된 매몰 절연층(230), 및 매몰 절연층(230) 상에 도입된 부분 반도체층(120)을 포함하여 구성된다. 그리고, 벌크 영역(150)은 이러한 부분적인 SOI 영역(230) 이외의 영역의 반도체 기판(100) 벌크로서 구성된다.
이때, 부분 반도체층(120)은 단결정 실리콘층으로 구성될 수 있고, 매몰 절연층(230)에 의해서 플로팅되게 매몰 플로팅층(230)에 위치하게 된다. 이러한 부분 반도체층(120)은 많아야 200nm 정도의 두께로 도입된다. 매몰 절연층(230)은 다양한 SOI 기판 제조 방법으로 구현될 수 있으며, 그 두께는 대략 50nm 내지 400nm 정도로 구현된다. 이러한 매몰 절연층(230)은 열 산화물층 또는 화학 기상 증착(CVD :Chemical Vapor Deposition)에 의한 산화물층으로 구성될 수 있다.
SRAM 셀을 구성하는 6개의 트랜지스터들을 구현하기 위해서 이러한 부분 SOI 기판 상에 활성 영역(130)이 도 2에 제시된 바와 같이 설정된다. 활성 영역(130)은 부분 SOI 기판 상에 설정되는 데, 이때, 활성 영역(130)은 SOI 영역(110)을 길게 가로지르는 줄기부(main part:131)와 줄기부(131)로부터 돌출되는 제1가지부(first branch part:135), 상기 제1가지부(135)가 돌출된 위치와 다른 위치에서 상기 제1가지부(135)와 반대 방향으로 상기 줄기부(131)로부터 돌출되는 제2가지부(137)를 포함하도록 설정될 수 있다. 또한, 활성 영역(130)은 이러한 SOI 영역(110)의 바깥으로 확장되어 벌크 영역(150)이 다다르게 연장된 형태로 설정될 수 있다. 즉, 활성 영역(130)은 SOI d영역(110) 뿐만 아니라 벌크 영역(150)에까지 걸쳐진 형태로 설정된다.
SOI 영역(110) 내에서의 활성 영역(130)의 설정은 매몰 절연층(도 2의 230) 상에 올려지게 도입되는 제1소자 분리층(250)에 의해서 이루어진다. 한편, SOI 영역(110)과 벌크 영역(150)의 경계에는 SOI 영역(110)을 설정하는 제2소자 분리층(210)이 도입될 수 있다. 이때, 제2소자 분리층(210)은 이러한 SOI 영역(110)이 감싸도록 형성된다. 이때, 제2소자 분리층(210)은 활성 영역(130)이 벌크 영역(150)으로 확장되도록 허용해 주도록 도입된다.
제1소자 분리층(250)은 로코스(LOCOS) 소자 분리 과정에 의해서 형성될 수 있고, 또한, 얕은 소자 분리(STI: Shallow Trench Isolation) 과정으로 형성될 수 있다. 이때, 제1소자 분리층(250)은 CVD 산화물층으로 구성될 수 있다. 제2소자 분리층(210) 또는 LOCOS 소자 분리 과정이나 STI 과정으로 형성될 수 있는 데, 특히, STI 과정으로 형성되는 것이 보다 유리하다. 이때, STI의 제2소자 분리층(210)은 트렌치(trench)의 깊이가 많아야 대략 300nm 정도 이도록 형성될 수 있다. 즉, 제2소자 분리층(210)은 많아야 대략 300nm 정도 두께로 형성될 수 있다.
한편, 이러한 제2소자 분리층(210) 및 제1소자 분리층(250)은 동일한 공정에서도 형성하는 것이 가능한 데, 이는 제1소자 분리층(250) 아래에 매몰 절연층(230)이 존재하기에 가능하다. 또한, 이러한 제2소자 분리층(210)은 CVD 산화물층 또는 CVD 질화물층 등으로 형성될 수 있다. 제1소자 분리층(250) 또한 CVD 산화물층 또는 CVD 질화물층 등으로 형성될 수 있다.
한편, 제2소자 분리층(210)은 매몰 절연층(230) 보다 더 깊은 깊이에 다다르게 도입되는 것이 바람직하다. 이는 제2소자 분리층(210)을 형성할 때, 도 2 등에는 제시되고 있지 않으나 SRAM 셀의 동작을 위한 주변 회로 영역을 위한 소자 분리층을 함께 형성하는 데 유리하기 때문이다.
이러한 주변 회로 영역에서의 소자 분리층은 주변 회로 영역에서의 반도체 기판(100)의 벌크에 형성되는 PMOS 트랜지스터 등에 깊은 소자 분리가 유리하므로 깊게 형성되기 마련이다. 따라서, 이러한 주변 회로 영역에서의 소자 분리를 제2소자 분리층(210)을 형성하는 공정과 함께 형성하는 것이 공정 측면에서 유리하다. 한편, 이와 같은 제2소자 분리층(210)을 깊게 형성하는 것은 패스 트랜지스터(도 1의 PS1, PS2)의 동작 특성의 제고에도 유리하다. 즉, 패스 트랜지스터(PS1, PS2)와 CMOS 인버터를 구성하는 트랜지스터들(Pu1, PD1)과의 소자 분리 특성이 보다 높아지기 때문이다.
이와 같이 제1소자 분리층(250)에 의해서 설정된 활성 영역(130) 상에 SOI 영역(110)에는 CMOS 트랜지스터(도 2의 310)가, 벌크 영역(150)에는 NMOS 트랜지스터(도 2의 370)가, CMOS 공정으로 구현된다.
구체적으로, 반도체 기판(100)은 바람직하게 P 형 기판으로 도입되므로, 상기 활성 영역(130)의 줄기부(131)에 형성된 N형의 불순물을 이온 주입 등으로 주입하여 도 3에 제시된 바와 같이 N+의 제1소스/드레인 영역들(141)을 구현한다. 이때, 패스 트랜지스터로서 NMOS 트랜지스터(370)를 위한 N+의 제3소스/드레인 영역(145) 역시 N형의 불순물의 이온 주입으로 형성될 수 있다. P형 기판을 반도체 기판(100) 벌크로 이용하므로, NMOS 트랜지스터(370)를 위한 별도의 P 웰을 구현할 필요는 없으나 필요에 따라 패스 트랜지스터 아래에 P형의 추가 웰을 더 구현할 수도 있다.
그리고, 상기 제1소스/드레인 영역(141)에 인접하는 상기 활성 영역(130)의 제1가지부(135)에 P형의 불순물을 이온 주입하여 P+의 제2소스/드레인 영역들(145)을 구현한다. 이때, 제1소스/드레인 영역들(141) 및 제2소스/드레인 영역들(145)은 모두 SOI 영역(110)의 매몰 절연층(230) 상의 부분 반도체층(120)에 형성되므로, 별도의 웰 공정을 도입할 필요가 없다. 특히, PMOS 트랜지스터(330)를 위한 별도의 N웰을 형성하는 공정을 도입할 필요가 없다.
비록, N+의 제2소스/드레인 영역(145) 사이에 채널을 안정적으로 확보하기 위해 PMOS 트랜지스터(330)가 차지하는 부분 반도체층(120) 부분에 P형 불순물을 이온 주입하는 과정이 수반될 수 있으나, 이는 종래의 N웰과 같이 넓은 영역에 걸쳐지는 공정일 필요가 없다. 예를 들어, PMOS 트랜지스터(330)의 채널의 확보는 제1소스/드레인 영역(145)을 위한 N형 불순물을 주입하는 이온 주입 과정을 PMOS 트랜지스터(330) 영역에까지 확장함으로써 가능하고, 문턱 전압(VT)의 조절을 위한 이온 주입 과정으로도 확보될 수 있다. 따라서, 종래의 벌크 반도체 기판에 CMOS 트랜지스터를 형성할 때 도입되는 넓은 범위에 걸쳐 존재하던 N웰과 같은 웰이 생략될 수 있다. 따라서, 웰이 차지하던 면적 정도가 더 축소될 수 있으므로, SRAM 셀의 면적이 크게 축소될 수 있다. 예를 들어, 대략 15% 정도의 면적 축소를 구현할 수 있다.
이와 같은 소스/드레인 영역들의 구현은 활성 영역(130)의 제2가지부(137) 및 이에 인근하는 줄기부(131)에서도 이에 대향되는 줄기부(131) 및 제1가지부(135) 등에 구현된 바에 대해 미러(mirror) 형태로 구현될 수 있다.
이와 같이 도입된 소스/드레인 영역들(141, 143, 145) 상에 게이트 유전층(240) 및 스페이서(spacer:260)를 수반하는 게이트(410, 450)가 도입되어 CMOS 트랜지스터(310) 및 패스 트랜지스터(370)를 구성한다. .
구체적으로, 도 2 및 도 3에 제시된 바와 같이 상기 제1소스/드레인 영역들(141) 사이의 줄기부(131)의 활성 영역(130) 상을 가로지르게 제1게이트(410)가 도입되고, 제1게이트(410)는 상기 제2소스/드레인 영역(143)들 사이의 제1가지부(135)의 활성 영역(130) 부분 상을 가로지게 연장된다. 따라서, 제1게이트(410)은 도 2에 제시된 바와 같이 꺾여진 형태로 도입된다. 마찬가지로, 제2가지부(137) 상에도 제1게이트(410)와 미러 형태로 게이트가 도입된다. 한편, 제3소스/드레인 영역(145) 사이의 활성 영역(130) 부분 상에는 제2게이트(450)가 도입된다.
이에 따라, 상기 제1소스/드레인 영역(141) 및 상기 제1게이트(410) 부분을 포함하는 NMOS 트랜지스터(350) 및, 상기 제2소스/드레인 영역(143) 및 이에 해당되는 제1게이트(410) 부분을 포함하는 PMOS 트랜지스터(330)가 구현되고, 이들로 구성되는 CMOS 트랜지스터들(310)이 도 1에 제시된 바와 같이 하나의 제1CMOS 인버터를 구성하게 된다. 상기 제1CMOS 인버터와 미러 형태로 상기 활성 영역(130)의 줄기부(131) 및 상기 제2가지부(137)에 걸쳐 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터는 제1CMOS 인버터와 플립-플롭 회로를 구성하는 제2CMOS 인버터가 도 2에 제시된 바와 같이 구성된다.
벌크 영역(150)에는 제3소스/드레인 영역들(145), 및 제2게이트(450)를 포함하여 NMOS 트랜지스터(370)가 구성되어 패스 트랜지스터로서 상기 CMOS 인버터들에 각각 연결된다.
도 2 및 도 3을 참조하면, SOI 영역(110)에서 NMOS 트랜지스터(350)를 구성하는 제1소스/드레인 영역(141)의 어느 하나는 PMOS 트랜지스터(330)의 제2소스/드레인 영역(143)과 직접적으로 접촉하도록 도입될 수 있고, 또한, 제1 또는 제2 소스/드레인 영역(141, 143)은 제3소스/드레인 영역(145)에, 도 3에 제시된 바와 같이, 직접적으로 접촉되게 구현될 수 있다.
이에 따라, 제1소스/드레인 영역(141)과 제2소스/드레인 영역(143)의 경계에서 양쪽에 모두 공통으로 전기적으로 연결 접촉되도록 CMOS 인버터의 출력 단자(530) 또는 기억 단자를 형성할 수 있다. 이때, 활성 영역(130)은 벌크 영역(150)으로 연장 확장되고 있으므로, 패스 트랜지스터(370)의 소스/드레인 단자(510), 즉, 비트 라인 단자와 출력 단자(530)는 동일한 하나의 활성 영역(130) 상에 접촉되게 구현된다. 이는 도 1의 회로도의 회로의 구성에 따른 것이다.
한편, 도 2에 나타난 바와 같이, NMOS 트랜지스터(350)와 PMOS 트랜지스터(310)는 제2소자 분리층(250)에 의해서 상호 간에 소자 분리된다. 즉, 서로 이격된 제1소스/드레인 영역(141)과 제2소스/드레인 영역(143)은 제2소자 분리층(250)에 의해서 격리되게 된다.
또한, 도 1의 회로도에 따라 Vcc 단자(540) 그리고 Vss 단자(550) 등이 도입되고, 제1게이트 단자(560) 및 워드 라인 단자로서의 제2게이트 단자(520)가 또한 도 1의 회로 구성에 따라 도입된다. 이때, Vss 단자(550)는 도 2에 제시된 바와 같이 하나의 콘택(contact)으로 회로의 연결이 구현될 수 있는 장점이 있다. 물론, 트랜지스터들의 위치를 도 2에 제시된 바와 달리 할 경우, 예를 들어, PMOS 트랜지스터(330)를 NMOS 트랜지스터(350)의 위치에 형성할 경우, Vss 단자(550)는 실질적으로 Vcc 단자로 바뀌게 되고 이 경우에도 하나의 콘택으로 회로의 연결이 구현되게 된다. 따라서, 도 1의 회로를 구성하기 위한 연결 배선의 구현에 보다 유리하게 된다.
이와 같이 SOI 영역(110) 상에 CMOS 인버터들을 구성하고, 즉, PMOS 및 NMOS 트랜지스터들(330, 350)을 구성함으로써, 다양한 장점들을 구현할 수 있다. 예를 들어, 데이터를 저장하게 될 플립-플롭 형태의 2개의 인버터가 SOI 영역(110)에 제작되기 때문에, NMOS 트랜지스터(350)와 PMOS 트랜지스터(330)를 분리하기 위한 웰 영역이 필요하지 않다. 따라서, 셀의 면적을 크게, 예컨대, 벌크에 인버터들이 구현되는 경우에 비해 적어도 15% 정도의 면적 축소를 구현할 수 있다.
또한, NMOS 트랜지스터(350)와 PMOS 트랜지스터(330)의 CMOS 트랜지스터(310)가 SOI 영역(110)에 제작되기 때문에 래치 업(latch-up)이 없는 특성 및 우수한 SER 특성을 얻을 수 있다. 더욱이, 캐리어(carrier)의 모빌리티(mobility)가 상대적으로 높은 NMOS 트랜지스터(350) 또한 SOI 영역(110)에 형성되므로, SRAM 소자의 동작 속도의 큰 증가를 구현할 수 있다.
이와 함께, 벌크 영역(150)에 패스 트랜지스터(370)들을 도입함으로써, 웰 전위가 웰 바이어스(well bias)에 의해 안정된 전위를 가질 수 있어, SOI 소자에서 크게 문제되는 플로팅 바디 효과(floating body effect)를 효과적으로 제거할 수 있다. 즉, 패스 트랜지스터(370)의 채널 아래의 웰 또는 반도체 기판(100)의 벌크를 경로로 하여 웰 접촉 단자를 도입함으로써, 이러한 웰 접촉 단자에의 전압의 인가를 통해 채널 영역의 전위를 외부에서 조절할 수 있다.
도 4를 참조하면, SOI 영역(110)에 도입된 NMOS 트랜지스터(350)와 벌크 영역(150)에 도입된 패스 트랜지스터(370)는 연장된 동일한 활성 영역(130)을 가지게 된다. 이때, 패스 트랜지스터(370)는 그 아래에 P 형의 반도체 기판(100) 벌크 또는 웰이 존재하고 있으므로, 이러한 웰 또는 반도체 기판(100) 벌크에 전기적으로 연결되는 웰 접촉 단자(570)를 도입함으로써, 즉, 웰 바이어스를 인가함으르써 웰 전위 또는 채널 전위의 안정을 구현할 수 있다. 즉, 웰 접촉 단자를 통해서 외부로 플로팅 바디 효과에 의해서 매몰 절연층(230) 등에 축적 플로팅되는 전하를 외부로 배출시킬 수 있다. 따라서, SOI 소자의 특성을 이용함에도 불구하고, 플로팅 바디 효과를 효과적으로 제거할 수 있다.
또한, 벌크 영역(150)이 도입된 부분 SOI 기판을 도입함으로써, 도시하지는 않았으나 벌크 영역(150)에 정전기 방지 회로 등과 같은 신뢰도 향상을 위한 추가 회로를 구성할 수 있다. 이러한 정전기 방지 회로 등은 실질적으로 SOI 영역(110)에는 그 형성이 어려우나 벌크 영역(150)에는 용이하게 형성될 수 있다. 따라서, SRAM 소자의 신뢰도의 향상을 제고할 수 있다.
한편, 도 2에 제시된 바와 같이 활성 영역(130)의 레이아웃이 단일 영역인 경우로 SRAM 셀이 구현될 수 있으나, 셀 면적의 보다 높은 축소를 위해서는 활성 영역(130)이 2 개로 분리될 수도 있다.
제2실시예
도 5는 본 발명의 제2실시예에 따른 SRAM 소자의 셀 레이아웃(lay out)을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 SRAM 소자는 활성 영역(630, 640)이 미러 형태로 둘로 분리된 경우로서, 활성 영역들(630), 640)의 형상을 변형함으로써 도 2에 제시된 바와 같은 레이아웃에 비해 SRAM 셀의 면적을 보다 축소하는 것을 가능하게 한다. 따라서, 2개의 분리된 활성 영역들(630, 640) 이외의 다른 부분에 대한 설명은 제1실시예에서와 마찬가지로 이루어질 수 있다.
즉, 도 2 내지 도 4를 참조하여 설명한 바와 같이, 본 발명의 제2실시예에 따른 SRAM 소자 또한 SOI 영역(110) 및 벌크 영역(150)을 포함하는 부분 SOI 기판을 도입하는 바를 제시한다. 따라서, 도 2 내지 도 4를 참조하여 설명한 바와 마찬가지로 제2소자 분리층(210) 및 제1소자 분리층(250), 매몰 절연층(230) 등이 도입된다.
이때,상기 SOI 영역(110)의 부분 반도체층에 SOI 영역(110)을 길게 가로지르는 제1줄기부(631), 상기 제1줄기부(631)로부터 돌출되는 제1가지부(633), 및 상기 제1가지부(633)가 돌출된 위치와 다른 위치에서 상기 제1가지부(633)와 동일한 방향으로 상기 제1줄기부(631)로부터 돌출되는 제2가지부(635)를 포함하는 제1활성 영역(630)과 상기 제1활성 영역(630)과 미러 형태인 제2활성 영역(640)을 도입한다. 이때, 제1가지부(633)과 제2가지부(635)는 동일한 방향으로 돌출되게 되고, 상호 간에는 제2소자 분리층(250)에 의해서 소자 분리된다.
제2활성 영역(640)은 상기 제1줄기부(631)과 바람직하게 평행하게 제2소자 분리층(250)에 의해서 이격된 제2줄기부(641), 상기 제2줄기부(641)로부터 상기 제1가지부(633)와 반대 방향으로 돌출되는 제3가지부(643), 및 상기 제3가지부(643)가 돌출된 위치와 다른 위치에서 상기 제3가지부(643)와 동일한 방향으로, 그리고, 상호 이격되며 상기 제1줄기부(641)로부터 돌출되는 제4가지부(645)를 포함하여 구성된다.
상기 제1활성 영역(630)의 제1가지부(633)에는 N형의 제1소스/드레인 영역들이 도 3을 참조하여 설명한 바와 같이 도입되고, 상기 제1활성 영역(630)의 제2가지부(635)에는 도 3을 참조하여 설명한 바와 마찬가지로 P형의 제2소스/드레인 영역들이 도입된다. 그리고, 상기 제1소스/드레인 영역들 사이의 제1가지부(633) 상을 가로지르고 상기 제2소스/드레인 영역들 사이의 제2가지부(635) 상을 가로지게 연장된 제1게이트(410)이 도입된다.
상기 제1소스/드레인 영역 및 상기 제1게이트(410) 부분을 포함하여 NMOS 트랜지스터(350)가 구성되고, 상기 제2소스/드레인 영역 및 상기 제1게이트(410) 부분을 포함하여 PMOS 트랜지스터(330)가, 도 4을 참조하여 설명한 바와 같이, 제1CMOS 인버터(310)가 구성된다. 또한, 상기 제2활성 영역(640) 상에 상기 제1CMOS 인버터(310)와 미러 형태로 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하고 상기 제1CMOS 인버터(310)와 플립-플롭 회로를 구성하는 제2CMOS 인버터가 도입된다.
이때, 제1소자 분리층(250)은 제1 및 제2활성 영역들(630, 640) 각각이 상기 벌크 영역(150)으로 길게 연장되는 것을 허용하며 상기 벌크 영역(150)과 상기 SOI 영역(110)의 경계에 도 3을 참조하여 설명한 바와 마찬가지로 형성된다.
그리고, 상기 플립-플롭 회로에 연결되게 상기 벌크 영역(110)으로 연장된 상기 활성 영역(630, 640) 부분에 마찬가지로 N형의 제3소스/드레인 영역들이 도입되고, 상기 제3소스/드레인 영역들 사이의 상기 활성 영역(630, 640) 부분을 가로지는 제2게이트(450)가 도입되어 2 개의 패스 트랜지스터(370)가 각각 구성된다. 이때, 상기 활성 영역들(630, 640)은 서로 반대 방향으로 벌크 영역(150)으로 연장되어 패스 트랜지스터(370)들은 서로 반대 방향에 도입되게 된다.
이와 같이 구성되는 본 발명의 제2실시예에 의한 SRAM 셀 소자는 제1실시예에 따른 SRAM 소자와 마찬가지로 개선된 효과를 구현하며, 특히, 제1실시예에서 제시된 바와 같은 SRAM 소자에 비해 더욱 축소된 셀 면적을 제공할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해되어야 함이 명백하다.
상술한 바와 같은 본 발명에 따르면, 6개의 트랜지스터로 구성되는 SRAM 셀의 특성, 예컨대, 집적도의 증가 셀의 성능, 예컨대, 스태틱 노이즈 마진(SNM) 개선 및 신뢰도, 예컨대, SER 특성 향상을 구현할 수 있다.
도 1은 본 발명의 제1실시예에 따른 에스램(SRAM) 소자의 구성을 설명하기 위해서 개략적으로 도시한 회로도이다.
도 2는 본 발명의 제1실시예에 따른 SRAM 소자의 셀 레이아웃(lay out)을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 3은 도 2의 A-A’ 절단선을 따르는 단면 형상을 개략적으로 도시한 단면도이다.
도 4는 도 2의 B-B’ 절단선을 따르는 단면 형상을 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제2실시예에 따른 SRAM 소자의 셀 레이아웃(lay out)을 설명하기 위해서 개략적으로 도시한 평면도이다.

Claims (24)

  1. 지지 반도체 기판,
    지지 반도체 기판의 일정 부분에 매립된 매몰 절연층;
    상기 매몰 절연층 상의 부분 반도체층을 포함하고,
    상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는 부분 에스오아이 기판(partial SOI substrate);
    플립-플롭(flip flop) 회로로서 상기 에스오아이 영역 상의 상기 부분 반도체층에 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 각각 포함하여 구성된 2 개의 씨모스 인버터; 및
    상기 플립-플롭 회로에 연결되고 상기 벌크 영역의 상기 지지 반도체 기판 상에 구성된 2 개의 패스 트랜지스터를 포함하는 것을 특징으로 하는 에스램(SRAM) 소자.
  2. 제1항에 있어서,
    상기 지지 반도체 기판은 P형 반도체 기판인 것을 특징으로 하는 에스램 소자.
  3. 제1항에 있어서,
    상기 매몰 절연층은 대략 50nm 내지 400nm 두께의 열 산화물층을 포함하는 것을 특징으로 하는 에스램 소자.
  4. 제1항에 있어서,
    상기 부분 반도체층은 많아야 대략 200nm 의 두께를 가지는 것을 특징으로 하는 에스램 소자.
  5. 제1항에 있어서,
    상기 어느 하나의 씨모스 인버터를 위해 상기 부분 반도체층에 설정되는 활성영역(active region)은 상기 어느 하나의 패스 트랜지스터를 위해 상기 벌크 영역의 상기 지지 반도체 기판 상에 설정되는 영역으로 확장되어 상기 씨모스 인버터의 출력 단자는 상기 패스 트랜지스터의 소스/드레인 단자와 동일한 활성 영역을 가지는 것을 특징으로 하는 에스램 소자.
  6. 제5항에 있어서,
    상기 에스오아이 영역 내의 소자 분리를 위해 상기 부분 반도체층에 상기 매몰 절연층 상에 올려지게 형성된 제1소자분리 영역; 및
    상기 에스오아이 영역과 상기 벌크 영역의 경계에서 상기 활성 영역의 상기 벌크 영역으로의 확장을 허용하며 상기 매몰 절연층 보다 깊은 깊이까지 연장되게 형성된 제2소자 분리층을 포함하는 것을 특징으로 하는 에스램 소자.
  7. 제6항에 있어서,
    상기 제1소자 분리층은 화학 기상 증착 산화물층 또는 화학 기상 증착 질화물층을 포함하는 것을 특징으로 하는 에스램 소자.
  8. 제6항에 있어서,
    상기 제2소자 분리층의 두께는 많아야 300nm 두께인 것을 특징으로 하는 에스램 소자.
  9. 제6항에 있어서,
    상기 제2소자 분리층은 얕은 트렌치 소자 분리층(STI)인 것을 특징으로 하는 에스램 소자.
  10. 제1항에 있어서,
    상기 에스오아이 영역에 발생하는 플로팅 바디 효과(floating body effect)에 의한 영향을 줄이기 위해 상기 패스 트랜지스터 아래의 상기 벌크 영역의 상기 지지 반도체 기판에 전기적으로 연결되어 상기 패스 트랜지스터의 채널 영역의 전위를 제어하기 위한 웰(well) 접촉 단자를 더 포함하는 것을 특징으로 하는 에스램 소자.
  11. 지지 반도체 기판,
    지지 반도체 기판의 일정 부분에 매립된 매몰 절연층;
    상기 매몰 절연층 상의 부분 반도체층을 포함하고,
    상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는
    부분 에스오아이 기판(partial SOI substrate);
    상기 에스오아이 영역의 상기 부분 반도체층에 상기 에스오아이 영역을 길게 가로지르는 줄기부,
    상기 줄기부로부터 돌출되는 제1가지부,
    상기 제1가지부가 돌출된 위치와 다른 위치에서 상기 제1가지부와 반대 방향으로 상기 줄기부로부터 돌출되는 제2가지부를 포함하는
    활성 영역을 설정하는 제1소자 분리층;
    상기 활성 영역이 상기 벌크 영역으로 길게 연장되는 것을 허용하며 상기 벌크 영역과 상기 에스오아이 영역의 경계에 형성된 제2소자 분리층;
    상기 활성 영역의 줄기부에 형성된 N형의 제1소스/드레인 영역들,
    상기 제1소스/드레인 영역에 인접하는 상기 활성 영역의 제1가지부에 형성된 P형의 제2소스/드레인 영역들, 및
    상기 제1소스/드레인 영역들 사이의 활성 영역 부분 상을 가로지르고 상기 제2소스/드레인 영역들 사이의 활성 영역 부분 상을 가로지게 연장된 제1게이트를 포함하여,
    상기 제1소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 엔모스(NMOS) 트랜지스터 및, 상기 제2소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 피모스(PMOS) 트랜지스터를 포함하여 상기 에스오아이 영역 상의 상기 부분 반도체층에 형성되는 제1씨모스 인버터;
    상기 제1씨모스 인버터와 미러(mirror) 형태로 상기 활성 영역의 줄기부 및 상기 제2가지부에 걸쳐 형성된 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하여 상기 에스오아이 영역 상의 상기 부분 반도체층에 형성되고 상기 제1씨모스 인버터와 플립-플롭 회로를 구성하는 제2씨모스 인버터; 및
    상기 플립-플롭 회로에 연결되게 상기 벌크 영역으로 연장된 상기 활성 영역 부분에 형성된 N형의 제3소스/드레인 영역들, 및 상기 제3소스/드레인 영역들 사이의 상기 활성 영역 부분을 가로지는 제2게이트를 포함하여 각각 구성된 2 개의 패스 트랜지스터를 포함하는 것을 특징으로 하는 에스램(SRAM) 소자.
  12. 제11항에 있어서,
    상기 제2소자 분리층은 상기 제1소자 분리층 및 상기 매몰 절연층에 비해 깊은 깊이까지 연장된 것을 특징으로 에스램 소자.
  13. 제11항에 있어서,
    상기 제2소자 분리층은 상기 활성 영역이 서로 반대 방향으로 상기 벌크 영역으로 연장되게 허용하는 것을 특징으로 하는 에스램 소자.
  14. 제11항에 있어서,
    상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제2소스/드레인 영역과 직접 접촉하는 것을 특징으로 하는 에스램 소자.
  15. 제14항에 있어서,
    상기 다른 하나의 제1소스/드레인 영역 및 상기 다른 하나의 제2소스/드레인 영역은 상기 제1소자 분리층에 의해서 소자 분리된 것을 특징으로 하는 에스램 소자.
  16. 제11항에 있어서,
    상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제3소스/드레인 영역과 직접 접촉하는 것을 특징으로 하는 에스램 소자.
  17. 제11항에 있어서,
    상기 에스오아이 영역에 발생하는 플로팅 바디 효과(floating body effect)를 줄이기 위해 상기 패스 트랜지스터 아래의 상기 벌크 영역의 상기 지지 반도체 기판에 전기적으로 연결되어 상기 패스 트랜지스터의 채널 영역의 전위를 제어하기 위한 웰(well) 접촉 단자를 더 포함하는 것을 특징으로 하는 에스램 소자.
  18. 지지 반도체 기판,
    지지 반도체 기판의 일정 부분에 매립된 매몰 절연층;
    상기 매몰 절연층 상의 부분 반도체층을 포함하고,
    상기 매몰 절연층 상의 상기 부분 반도체층이 차지하는 부분으로 설정되는 에스오아이(SOI) 영역 및 상기 에스오아이 영역 이외의 상기 지지 반도체 기판 부분으로 설정되는 벌크(bulk) 영역을 포함하는
    부분 에스오아이 기판(partial SOI substrate);
    상기 에스오아이 영역의 상기 부분 반도체층에 상기 에스오아이 영역을 길게 가로지르는 줄기부,
    상기 줄기부로부터 돌출되는 제1가지부, 및
    상기 제1가지부가 돌출된 위치와 다른 위치에서 상기 제1가지부와 동일한 방향으로 상기 제1줄기부로부터 돌출되는 제2가지부를 포함하는 제1활성 영역;
    상기 제1활성 영역과 미러 형태인 제2활성 영역;
    상기 제1 및 제2활성 영역들을 설정하는 제1소자 분리층;
    상기 제1 및 제2활성 영역들 각각이 상기 벌크 영역으로 길게 연장되는 것을 허용하며 상기 벌크 영역과 상기 에스오아이 영역의 경계에 형성된 제2소자 분리층;
    상기 제1활성 영역의 제1가지부에 형성된 N형의 제1소스/드레인 영역들,
    상기 제1활성 영역의 제2가지부에 형성된 P형의 제2소스/드레인 영역들, 및
    상기 제1소스/드레인 영역들 사이의 제1가지부 상을 가로지르고 상기 제2소스/드레인 영역들 사이의 제2가지부 상을 가로지게 연장된 제1게이트를 포함하여,
    상기 제1소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 엔모스(NMOS) 트랜지스터 및, 상기 제2소스/드레인 영역 및 상기 제1게이트 부분을 포함하는 피모스(PMOS) 트랜지스터를 포함하여 상기 에스오아이 영역 상의 상기 부분 반도체층에 형성되는 제1씨모스 인버터;
    상기 제2활성 영역 상에 상기 제1씨모스 인버터와 미러(mirror) 형태로 형성된 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하여 상기 에스오아이 영역 상의 상기 부분 반도체층에 형성되는 상기 제1씨모스 인버터와 플립-플롭 회로를 구성하는 제2씨모스 인버터; 및
    상기 플립-플롭 회로에 연결되게 상기 벌크 영역으로 연장된 상기 활성 영역 부분에 형성된 N형의 제3소스/드레인 영역들, 및 상기 제3소스/드레인 영역들 사이의 상기 활성 영역 부분을 가로지는 제2게이트를 포함하여 각각 구성된 2 개의 패스 트랜지스터를 포함하는 것을 특징으로 하는 에스램(SRAM) 소자.
  19. 제18항에 있어서,
    상기 제2소자 분리층은 상기 제1소자 분리층 및 상기 매몰 절연층에 비해 깊은 깊이까지 연장된 것을 특징으로 에스램 소자.
  20. 제18항에 있어서,
    상기 제2소자 분리층은 상기 활성 영역들 각각이 서로 반대 방향으로 상기 벌크 영역으로 연장되게 허용하는 것을 특징으로 하는 에스램 소자.
  21. 제18항에 있어서,
    상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제2소스/드레인 영역과 직접 접촉하는 것을 특징으로 하는 에스램 소자.
  22. 제21항에 있어서,
    상기 다른 하나의 제1소스/드레인 영역 및 상기 다른 하나의 제2소스/드레인 영역은 상기 제1소자 분리층에 의해서 소자 분리되고,
    상기 제1활성 영역 및 상기 제2활성 영역은 상기 제1소자 분리층에 의해 격리된 것을 특징으로 하는 에스램 소자.
  23. 제18항에 있어서,
    상기 어느 하나의 제1소스/드레인 영역은 상기 어느 하나의 제3소스/드레인 영역과 직접 접촉하는 것을 특징으로 하는 에스램 소자.
  24. 제18항에 있어서,
    상기 에스오아이 영역에 발생하는 플로팅 바디 효과(floating body effect)를 줄이기 위해 상기 패스 트랜지스터 아래의 상기 벌크 영역의 상기 지지 반도체 기판에 전기적으로 연결되어 상기 패스 트랜지스터의 채널 영역의 전위를 제어하기 위한 웰(well) 접촉 단자를 더 포함하는 것을 특징으로 하는 에스램 소자.
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