KR100458738B1 - 웰 전압을 확실하게 고정할 수 있는 반도체 장치 - Google Patents

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Abstract

반도체 기판(1), 반도체 기판 상에 형성된 웰(3, 4), 및 웰의 활성 영역(6, 7)을 둘러싸는 두꺼운 필드 절연층(2)을 포함하는 반도체 장치에서, 두꺼운 필드 절연층 내에 구비되고 웰에 접속된 콘택트 홀(CONT2) 내에 매립된 콘택트 구조(92)에 의해 웰 전압을 고정시킨다.

Description

웰 전압을 확실하게 고정할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF SURELY FIXING VOLTAGE AT WELL}
본 발명은 CMOS형 스태틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 장치에 관한 것이다.
일반적으로, 하나의 SRAM 셀은 두개의 교차결합된 인버터(cross-coupled inverter)와 두개의 트랜스퍼 트랜지스터(transfer transistor)로 구성된 플립플롭을 사용한다. 이 경우, 각 인버터는 부하 소자와 구동 트랜지스터를 갖는다.
전력 소비면에서, 상기 부하 소자를 P채널형 MOS 트랜지스터로 구성하는 한편 상술한 구동 트랜지스터를 N채널형 MOS 트랜지스터로 구성하는 CMOS형 SRAM 셀이 개발되어 왔다. 이것을 이하에서 상세히 설명하기로 한다.
그러나 종래 기술의 CMOS형 SRAM 셀에서, 웰 전압이 셀 내에서 확정된 전압으로 확실히 고정되어 있지 않기 때문에, 래치-업(latch-up) 현상이 발생할 수 있다. 이러한 래치-업 현상을 억제하거나 피하기 위해, N형 웰의 P형 불순물 영역이 P형 웰의 N형 불순물 영역으로부터 충분히 떨어져 있어야 하므로, 집적 밀도(integration density)가 감소되게 된다.
본 발명의 목적은 래치-업 현상을 억제하거나 피할 수 있는 CMOS형 SRAM 장치와 같은 반도체 장치를 제공하는 데 있다.
본 발명에 따르면, 반도체 기판, 반도체 기판 상에 형성된 웰 및 웰의 활성 영역을 둘러싸는 두꺼운 필드 절연층을 포함하는 반도체 장치에서, 두꺼운 필드 절연층 내에 구비되고 웰에 접속된 콘택트 홀 내에 매립된 콘택트 구조에 의해 웰 전압을 고정시키게 된다.
도 1은 종래의 CMOS형 SRAM 셀을 도시하는 등가 회로도.
도 2a는 도 1의 CMOS형 SRAM셀의 평면도.
도 2b는 도 2a의 선 Ⅱ-Ⅱ을 따라 취해진 단면도.
도 3a, 4a, 5a, 6a, 7a, 8a 및 9a는 본 발명에 따른 CMOS형 SRAM 셀을 제조하는 방법의 실시예를 설명하는 평면도.
도 3b, 4b, 5b, 6b, 7b, 8b 및 9b는 각각 도 3a 내지 9a의 단면도.
도 10a 및 10b는 각각 도 8a 및 8b 각각의 변형을 도시하는 평면도 및 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1: 기판
2: 두꺼운 필드 실리콘 산화물층
3: P형 웰
4: N형 웰
5: 게이트 전극층
6: N+형 불순물 확산 영역
7: P+불순물 확산 영역
바람직한 실시예를 설명하기 앞서, 종래 기술의 CMOS형 SRAM셀을 도 1, 도 2a 및 2b를 참조하여 설명하기로 한다.
종래 기술의 CMOS형 SRAM 셀을 도시한 등가 회로도인 도 1에서, 하나의 SRAM 셀이 워드선 WL과 보상 비트선(complementary bit line) BL1및 BL2사이의 각 교차점에 구비된다. SRAM 셀은 두개의 교차 결합 인버터로 형성된 플립플롭과, 플립플롭의 노드 N1및 N2와 비트선 BL1및 BL2사이에 접속된 N채널 MOS 트랜지스터 Qt1및 Qt2로 구성된다. 트랜스퍼 트랜지스터 Qt1및 Qt2는 워드선 WL의 전압에 의해 제어된다.
인버터 각각은 고전원 공급선 Vdd와 저전원 공급선 VSS사이에 있는 부하 P채널형 MOS 트랜지스터 Qp1(Qp2)와 구동 N채널형 MOS 트랜지스터 Qn1(Qn2)로 구성된다. 노드 N2는 트랜지스터 Qp1과 Qn1의 게이트에 접속됨으로써 트랜지스터 Qp1과 Qn1으로 형성된 인버터가 노드 N2에서의 전압에 의해 구동된다. 동일하게, 노드 N1은 트랜지스터 Qp2와 Qn2의 게이트에 접속됨으로써 트랜지스터 Qp2와 Qn2에 의해 형성된 인버터가 노드 N1에서의 전압에 의해 구동된다.
도 2a는 도 1의 두개의 CMOS형 SRAM 셀의 평면도이고, 도 2b는 두개의 CMOS형 SRAM 셀이 일점쇄선으로 도시되어 있는 도 2a의 선 Ⅱ-Ⅱ을 따라 취해진 단면도이다.
도 2a 및 2b에서, 참조번호 (1)은 그 상부에 P형 웰(3)과 N형 웰(4)이 형성되는 단결정 실리콘 기판을 나타낸다.
또한, 두꺼운 필드 실리콘 산화물층(2)이 P형 웰(3)과 N형 웰(4) 상에 형성되어 MOS 트랜지스터가 형성될 활성 영역을 분리시킨다.
또한, 도 1의 워드선 WL 뿐아니라 트랜지스터 Qt1, Qt2, Qp1, Qp2, Qn1및 Qn2의 게이트로서 동작하는 게이트 전극층(5)이 형성된다.
또한, N+형 불순물 확산 영역(6)이 P형 웰(3)의 활성 영역에 형성되고, P+형 불순물 확산 영역(7)이 N형 웰(4)의 활성 영역에 형성된다. 또한, 절연층(8)이 전면에 형성된다.
또한, 콘택트 홀 CONT1이 절연층(8) 내에 개구되고, 금속 플러그(91)가 콘택트 홀 CONT1 내에 매립된다.
또한, 도전층(10a, 10b, 10c, 10d, 10e 및 10f)이 형성된다. 이 경우, 도전층(10a 및 10b)이 도 1의 저전원 공급선 Vss및 고전원 공급선 Vdd에 각각 접속되고, 도전층(10c 및 10d)이 도 1의 노드 N1및 N2로서 동작한다. 또한, 도전층(10e 및 10f)이 각각 도 1의 비트선 BL1및 BL2에 접속된다. 또한, 절연층(11)이 전면에 형성된다.
그러나, 도 2a 및 2b의 CMOS형 SRAM 셀에서, P형 웰(3)이 SRAM 셀 내의 저전원 공급선 Vss영역에 접속되지 않기 때문에, P형 웰(3) 전압이 저전원 전압에 확실하게 고정되는 것은 아니므로 P형 웰(3)의 저항이 P형 웰(3) 전압을 증가시키게 되어 래치-업 현상을 초래한다.
본 발명에 따른 CMOS형 SRAM 셀을 제조하는 방법의 실시예를 두개의 CMOS형 SRAM 셀이 일점 쇄선으로 도시되어 있는 도 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a 및 9b를 참조하여 설명하기로 한다.
먼저, 도 3a 및, 도 3a의 선 Ⅲ-Ⅲ을 따라 취한 단면도인 도 3b를 참조하면, 두꺼운 필드 실리콘 산화물층(2)이 얕은 트렌치 절연(Shallow Trench Isolation: STI) 공정에 의해 P형 또는 N형 단결정 실리콘 기판(1) 상에 형성된다. STI 공정은 실리콘 질화물 패턴을 형성하는 단계, 실리콘 질화물 패턴을 마스크로 사용하여 실리콘 기판(1)을 에칭하는 단계, 화학적 기상 증착(CVD) 공정에 의해 전면에 실리콘 산화물층을 피착하는 단계, 실리콘 산화물층 및 실리콘 질화물층 상에 화학·기계적 폴리싱(CMP) 공정을 행하여 두꺼운 필드 실리콘 산화물층(2)을 얻는 단계를 포함한다. 그러나, 두꺼운 필드 실리콘 산화물층(2)이 선택적 산화(Local Oxidation of Silicon: LOCOS) 공정 또는 개선된 LOCOS 공정에 의해 형성될 수 있다. 그리하여, 빗금친 부분들로 나타낸 활성 영역이 두꺼운 필드 실리콘 산화물층(2)로 둘러싸여 있거나 이들과 분리되어 있다.
다음, 도 4a 및, 도 4a의 선 Ⅳ-Ⅳ를 따라 취한 단면도인 도 4b를 참조하면, P형 웰(3)과 N형 웰(4)은 단결정 실리콘 기판(1) 내로 불순물을 주입함으로써 형성된다. 그러면 실리콘 산화물 또는 실리콘 질산화물로 된 대략 1 내지 20 ㎚ 두께의 두꺼운 게이트 절연층 (도시안됨)이 활성 영역 상에 피착된다.
다음, 도 5a 및, 도 5a의 선 Ⅴ-Ⅴ을 따라 취한 단면도인 도 5b를 참조하면, 다결정 실리콘 또는 폴리사이드 (고융점(refractory) 금속/다결정 실리콘)로 된 게이트 전극층(5)이 CVD 또는 스퍼터링 공정 및 포토리소그래피 및 에칭 공정에 의해 형성된다. 게이트 전극층(5)은 도 1의 워드선 WL 뿐아니라 트랜지스터 Qt1, Qt2, Qp1, Qp2, Qn1및 Qn2의 게이트로서 동작한다.
다음, 도 6a 및, 도 6a의 선 Ⅵ-Ⅵ를 따라 취한 단면도인 도 6b를 참조하면, 비소 이온과 같은 N형 불순물을 게이트 전극층(5)을 마스크로서 사용함으로써 P형 웰(3)로 주입하여 P형 웰(3) 내에 N+형 불순물 확산 영역(6)을 형성한다. 그리하여, N채널 MOS 트랜지스터 Qt1, Qt2, Qn1및 Qn2가 형성된다. 동일하게, 붕소 이온과 같은 P형 불순물을 게이트 전극층(5)을 마스크로 사용하여 N형 웰(4)에 주입하여, N형 웰(4) 내에 P+형 불순물 확산 영역(7)을 형성한다. 그리하여, P채널 MOS 트랜지스터 Qp1및 Qp2가 형성된다. 그러면, 절연층(8)이 CVD 공정에 의해 전면에 형성된다.
다음, 도 7a 및 도 7a의 선 Ⅶ-Ⅶ을 따라 취한 단면도인 도 7b를 참조하면, 콘택트 홀 CONT1이 절연층(8) 내에 개구되고, 콘택트 홀 CONT2가 두꺼운 필드 실리콘 산화물층(2)뿐아니라 절연층(8) 내에 개구된다. 이 때, 콘택트 홀 CONT1 및 CONT2가 개별적으로 또는 동시에 형성됨을 주지하기 바란다. 그런 다음, 금속 플러그(91 및 92)가 각각 콘택트 홀 CONT1 및 CONT2 내에 매립된다.
다음, 도 8a 및 도 8a의 선 Ⅷ-Ⅷ을 따라 취한 단면도인 도 8b를 참조하면, 알루미늄 합금, W 및 W/Ti 등과 같은 고융점 금속, Cu/Ti 등의 금속/고융점 금속으로 된 도전층(10a, 10b, 10c 및 10d)이 스퍼터링 공정 및 포토리소그래피 및 에칭 공정에 의해 형성된다. 이 경우, 도전층(10a 및 10b)이 저전원 공급선 Vss및 고전원 공급선 Vdd에 각각 접속된다 (도 1 참조). 또한, 도전층(10c 및 10d)은 각각 노드 N1및 N2로서 동작한다 (도 1 참조). 또한, 도전층(10e 및 10f)이 비트선 BL1및 BL2에 각각 접속된다 (도 1 참조). 그러면, 절연층(11)이 CVD 공정에 의해 전면에 형성된다.
결국, 도 9a 및 도 9a의 선 Ⅸ-Ⅸ을 따라 취한 단면도인 도 9b를 참조하면, 비어 홀 VH가 절연층(11) 내에 개구된다. 다음, 금속 플러그(12)가 비어 홀 VH 내에 매립된다. 그 다음, 알루미늄 합금, W 및 W/Ti등의 고융점 금속 또는 Cu/Ti 등의 금속/고융점 금속으로 된 도전층(13a, 13b, 13c 및 13d)이 스퍼터링 공정 및 포토리소그래피 및 에칭 공정에 의해 형성된다. 이 경우, 도전층(13a 및 13b)이 저전원 공급선 Vss및 고전원 공급선 Vdd에 각각 접속된다 (도 1 참조). 또한, 도전층(13c 및 13d)이 각각 비트선 BL1및 BL2로서 동작한다 (도 1 참조). 그러면, 패시베이션층 (도시안됨)이 전면에 형성되어 SRAM 셀을 완성하게 한다.
상술한 실시예에서, P형 웰(3)이 금속 플러그(92)를 경유하여 절연층(8) 뿐아니라 두꺼운 필드 절연층(2)을 통하여 저전원 전압을 갖는 도전층(10a)에 접속되고, P형 웰(3) 전압이 저전원 전압으로 확실히 고정됨으로써 P형 웰 전압의 변동이 억제될 수 있어 래치 업 현상을 피할 수 있다.
상술한 실시예에서, 콘택 홀 CONT2 내에 매립된 금속 플러그(92)가 두개의 워드선 WL 사이에 구비되고 있지만, 금속 플러그(92) (콘택트 홀 CONT2)가 도 10a 및 10b에 도시된 바와 같이 워드선 WL과 N+형 불순물 확산 영역(6) 사이에 구비될 수 있다.
상술한 실시예에서, 콘택트 홀 CONT1 및 CONT2에 대해 동일한 포토마스크를 사용하기 때문에 추가의 제조 비용은 불필요하다.
상술한 바와 같이, 래치-업 현상을 억제 또는 피할 수 있다. 또한, 래치-업 현상을 억제하면 N+형 불순물 확산 영역과 P+불순물 확산 영역 사이의 간격을 줄여서, 집적 밀도를 향상시킬 수 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판(1),
    상기 반도체 기판 상에 형성된 제1 도전형의 제1웰(3)과 제2 도전형의 제2 웰(4)을 각각 포함하는 복수의 메모리 셀 - 상기 각각의 메모리 셀은 상기 제1웰 내에 형성된 제1 및 제2 트랜스퍼 트랜지스터(Qt1, Qt2)와, 상기 제1웰 내에 형성된 제1 및 제2 구동 트랜지스터(Qn1, Qn2)와, 상기 제2웰 내에 형성된 제1 및 제2 부하 트랜지스터(Qp1, Qp2)를 포함함 - ;
    상기 제1웰 및 제2웰 상에 형성되어, 상기 제1 및 제2 트랜스퍼 트랜지스터, 상기 제1 및 제2 구동 트랜지스터, 및 상기 제1 및 제2 부하 트랜지스터를 서로 절연시키는 두꺼운 필드 절연층(2); 및
    상기 제1웰 전압을 고정시키도록, 상기 두꺼운 필드 절연층 내에 구비된 콘택트 홀(CONT2) 내에 형성되는 콘택트 구조(92)
    를 포함하는 CMOS형 스태틱 랜덤 액세스 메모리 장치.
  5. 제4항에 있어서, 상기 두꺼운 필드 절연층 상에 형성되고, 상기 메모리 셀 각각의 상기 제1 및 제2 트랜스퍼 트랜지스터의 게이트에 접속된 다수의 워드선(5, WL)을 더 포함하고,
    상기 콘택트 홀이 상기 워드선들 중 두개의 인접한 워드선 사이에 구비되는 CMOS형 스태틱 랜덤 액세스 메모리 장치.
  6. 제4항에 있어서, 상기 두꺼운 필드 절연층 상에 형성되고, 상기 메모리 셀 각각의 상기 제1 및 제2 트랜스퍼 트랜지스터의 게이트에 접속되는 다수의 워드선(5, WL)을 더 포함하고,
    상기 콘택트 홀이 상기 워드선들 중 두개의 인접한 워드선 외측에 구비되는 CMOS형 스태틱 랜덤 액세스 메모리 장치.
  7. 제4항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 CMOS형 스태틱 랜덤 액세스 메모리 장치.
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