JPS59130462A - 相補型ｍｏｓ半導体メモリ - Google Patents
相補型ｍｏｓ半導体メモリInfo
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- JPS59130462A JPS59130462A JP58200970A JP20097083A JPS59130462A JP S59130462 A JPS59130462 A JP S59130462A JP 58200970 A JP58200970 A JP 58200970A JP 20097083 A JP20097083 A JP 20097083A JP S59130462 A JPS59130462 A JP S59130462A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速、低消費電力のＭＯ−８型半導体メモリ
の構成法、特に相補型ＭＯ８型半導体メモリの構成法に
関するものである。
の構成法、特に相補型ＭＯ８型半導体メモリの構成法に
関するものである。
従来、ＭＯ８型半導体メモリにおいて、単一の導電型の
トランジスタのみよシ成るｎ −Ｍ ＯＳメモリや、ｐ
とｎチャネルの異なる導電型のトランジスタを組み合せ
た相補型メモリが知られている。
トランジスタのみよシ成るｎ −Ｍ ＯＳメモリや、ｐ
とｎチャネルの異なる導電型のトランジスタを組み合せ
た相補型メモリが知られている。
しかし、このうち前者は消費電力が大きいという欠点が
ある。このため大規模なメモ１ハたとえば６５にビット
以上にすると、主として周辺の回路の消費成力のためチ
ップの温度が上昇し、集積度が制限される。また、後者
は、消費電力か小格いがビットあたりのセル面積が大き
く、大集積度が実現できない。
ある。このため大規模なメモ１ハたとえば６５にビット
以上にすると、主として周辺の回路の消費成力のためチ
ップの温度が上昇し、集積度が制限される。また、後者
は、消費電力か小格いがビットあたりのセル面積が大き
く、大集積度が実現できない。
本発明の目的は、周辺部分にｐとｎチャネルの２つの型
のトランジスタを用いたメモリ素子を高速１低電力、大
集積度で動作させるための相補型ＭＯＳ半導体メモリの
構成法を提案するにある。
のトランジスタを用いたメモリ素子を高速１低電力、大
集積度で動作させるための相補型ＭＯＳ半導体メモリの
構成法を提案するにある。
第１図、第２図は、本発明の骨子を示すもので、相補型
ＭＯＳ半導体メモリの断面図を示すものである。
ＭＯＳ半導体メモリの断面図を示すものである。
設けると共に、ｎ基板内にメモリセ翳暫結合する。
第１図においてはＰウェル２（不純物濃度は１０１５〜
１０′７／ｃｍ’程度である。）を基板１中に形成し、
このＰウェル内にソース３およびドレイン４のｎ十拡散
層を設けてｎチャンネルトランジスタとなす。更に基板
１中にソース５、ドレイン６を形成しｐチャンネルＭＯ
８Ｉ−ランジスタとなす。
１０′７／ｃｍ’程度である。）を基板１中に形成し、
このＰウェル内にソース３およびドレイン４のｎ十拡散
層を設けてｎチャンネルトランジスタとなす。更に基板
１中にソース５、ドレイン６を形成しｐチャンネルＭＯ
８Ｉ−ランジスタとなす。
なお９，１２は各々ゲート、８，１０，１１゜１３はソ
ースおよびドレインの電極である。一方、メモリセルは
、シリコン層１４の直下に形成される反転層容量と、シ
リコンの転送電極１５およびデータ線となるｐ＋拡散層
７よりなっている。なお１６は絶縁層である。
ースおよびドレインの電極である。一方、メモリセルは
、シリコン層１４の直下に形成される反転層容量と、シ
リコンの転送電極１５およびデータ線となるｐ＋拡散層
７よりなっている。なお１６は絶縁層である。
本発明のひとつの特徴は、比較的不純物濃度の低い基板
にデータ線をもつようにメモリセルを形成したことであ
る。
にデータ線をもつようにメモリセルを形成したことであ
る。
第２図は、チャネル長２μｍ以下の短チャネルＭＯ８型
トランジスタによ如周辺回路を構成した例である。ｎ基
板１７上に形成されたＰウェル１８内に、ｎ＋拡散層２
０．２１をソース、トンインとしｎチャネルＭＯＳトラ
ンジスタを設ける。
トランジスタによ如周辺回路を構成した例である。ｎ基
板１７上に形成されたＰウェル１８内に、ｎ＋拡散層２
０．２１をソース、トンインとしｎチャネルＭＯＳトラ
ンジスタを設ける。
ついで基板内に部分的に基板よシ高濃度のｎ型ウェル１
９を形成しｎ型ウェル１９内にｐ 層２２゜２３を設は
ソース・ドレインとしｐチャネルＭＯＳトランジスタと
なし、周辺回露イして用いるも分は第１図と同様で、２
７はシリコン層、２８はシリコンの転送電極、２４はデ
ータ線となるｐ＋拡散層、１００は絶縁層である。
９を形成しｎ型ウェル１９内にｐ 層２２゜２３を設は
ソース・ドレインとしｐチャネルＭＯＳトランジスタと
なし、周辺回露イして用いるも分は第１図と同様で、２
７はシリコン層、２８はシリコンの転送電極、２４はデ
ータ線となるｐ＋拡散層、１００は絶縁層である。
第１図、第２図にｎ型基板に対し、相補型の周辺回路と
低不純物濃度の基板に構成したメモリセルを結合した例
を示した。この構成の利点は以下の通りである。
低不純物濃度の基板に構成したメモリセルを結合した例
を示した。この構成の利点は以下の通りである。
（１） 相補型の周辺回路とｎ基板内に構成したメモ
リセルの使用によジ、極めて低電力のメモリが構成でき
る。実験によると従来のｎ−ＭＯＳに比較して１／７〜
１／１０の低電力化が達成できた。
リセルの使用によジ、極めて低電力のメモリが構成でき
る。実験によると従来のｎ−ＭＯＳに比較して１／７〜
１／１０の低電力化が達成できた。
伐）周辺回路か相補型にできるので消費電力が小δく、
大容量化に適している。
大容量化に適している。
（３） 第２図のととくウェルを有する構造を採ると
ｎチャネル、ｎチャネルの両方の型のトランジスタのチ
ャネル長を２μｍ以下にすることができ、周辺回路を高
速化することができる。
ｎチャネル、ｎチャネルの両方の型のトランジスタのチ
ャネル長を２μｍ以下にすることができ、周辺回路を高
速化することができる。
さらに、本発明の構成をとることは、次のような利点が
ある。
ある。
（４）メモリセルの転送電極（第１図の１５あるいは第
２図の２８）下に形成されるトランジスタはソース・ド
レイ／が交替されて使用される。このような使用法にお
いては、特に短チャネル（２μｍ程度以下）のとき酸化
膜に電荷が注入され、よシ安定な動作を行ない得る。
２図の２８）下に形成されるトランジスタはソース・ド
レイ／が交替されて使用される。このような使用法にお
いては、特に短チャネル（２μｍ程度以下）のとき酸化
膜に電荷が注入され、よシ安定な動作を行ない得る。
すなわち、以下に示す如く電荷の注入による安定性は、
ｐチャンネルＭＯ８）、５ンジスタのほうが、ｎチャン
ネルＭＯＳトランジスタよシ優れている為、本発明の構
成を採ることによシ、安定な動作を確保できるものであ
る。
ｐチャンネルＭＯ８）、５ンジスタのほうが、ｎチャン
ネルＭＯＳトランジスタよシ優れている為、本発明の構
成を採ることによシ、安定な動作を確保できるものであ
る。
第３図にソース、ドレイン領域が同じ形状を有する対称
形のＭＯＳ（酸化膜Ｔ。ｘ −１０００人、ｎチャネル
の場合の不純物濃度〜１０１５／Ｃｍ８、ｎチャネルの
場合〜５ Ｘ １０ ’５７ ｃｍ８である。）トラン
ジスタを用いた実験結果を示す。同図はドレインに、あ
る電圧Ｖを加え、３０秒動作させた後、ドレインとソー
ス盆入れ替え、シキい電圧を測定し、しきい電圧が元の
値と異なる値にシフトする限界の′岨圧値をチャネル長
（Ｌｅｆｆ）の関数として示したものである。図よシ、
ＰチャネルはＮチャネルより安定な動作をすることがで
きる。
形のＭＯＳ（酸化膜Ｔ。ｘ −１０００人、ｎチャネル
の場合の不純物濃度〜１０１５／Ｃｍ８、ｎチャネルの
場合〜５ Ｘ １０ ’５７ ｃｍ８である。）トラン
ジスタを用いた実験結果を示す。同図はドレインに、あ
る電圧Ｖを加え、３０秒動作させた後、ドレインとソー
ス盆入れ替え、シキい電圧を測定し、しきい電圧が元の
値と異なる値にシフトする限界の′岨圧値をチャネル長
（Ｌｅｆｆ）の関数として示したものである。図よシ、
ＰチャネルはＮチャネルより安定な動作をすることがで
きる。
また短チヤネル化が可能である。
（５）ｎ基板上は欠陥の発生が少なく、リーク電流が少
ない。このため長いりフレソシ一時間を得ることができ
る。
ない。このため長いりフレソシ一時間を得ることができ
る。
本発明の相補型ＭＯ８半導体メモリはその基板か、デー
タ線の高レベル電圧ＶＨよシ高い電圧■ＤＤ＋になされ
ることによりよシ有効となる。
タ線の高レベル電圧ＶＨよシ高い電圧■ＤＤ＋になされ
ることによりよシ有効となる。
この■ＤＤ＋の印加手段は一般的な回路を用いて十分で
ある。この電圧■ＤＤ＋はデータ線容量を可及的に減少
せしめるように高くすることが望ましいが、一方、ｐチ
ャネルＭＯ８のしきい電圧の絶対値（■Ｔｈ）が、この
バイアスにより必要以上に高く々らないようにする必要
がある。たとえばメモリの蓄積電荷は（Ｖｎ ｎ ”
Ｔ Ｈｌ ） Ｃｏ ｘとなるがＶＤＤが５■の場合
１ｖＴ１４１ が２Ｖ以上になると、この値は急激に世
下し、センスアンプで検知できなくなる。したがって、
基板バイアスを加えたときｐ −Ｍ ＯＳの■７□（け
２■以下が好ましい。また同様に周辺回路の動作速度上
からも２■以下が好ましい。所望の■ＤＤ＋の値として
はたとえは、ゲート直下の酸化膜厚Ｔ。ｘ；５ｏｏＬ基
板不純物濃度Ｎ＝ １０１５ｃｍ ”のとき、ＶＤＤ−
５Ｖならば■ＤＤ＋は８〜ＩＯＶにとるとデータ線容量
は約２／３〜１／２となる。
ある。この電圧■ＤＤ＋はデータ線容量を可及的に減少
せしめるように高くすることが望ましいが、一方、ｐチ
ャネルＭＯ８のしきい電圧の絶対値（■Ｔｈ）が、この
バイアスにより必要以上に高く々らないようにする必要
がある。たとえばメモリの蓄積電荷は（Ｖｎ ｎ ”
Ｔ Ｈｌ ） Ｃｏ ｘとなるがＶＤＤが５■の場合
１ｖＴ１４１ が２Ｖ以上になると、この値は急激に世
下し、センスアンプで検知できなくなる。したがって、
基板バイアスを加えたときｐ −Ｍ ＯＳの■７□（け
２■以下が好ましい。また同様に周辺回路の動作速度上
からも２■以下が好ましい。所望の■ＤＤ＋の値として
はたとえは、ゲート直下の酸化膜厚Ｔ。ｘ；５ｏｏＬ基
板不純物濃度Ｎ＝ １０１５ｃｍ ”のとき、ＶＤＤ−
５Ｖならば■ＤＤ＋は８〜ＩＯＶにとるとデータ線容量
は約２／３〜１／２となる。
このような手段をとることにより、更に次のような利点
を生ずる。
を生ずる。
（６）メモ１戸セルのデータ線２４の底面部か濃度の小
さい層に接しているため容量が小さく、さらに常に逆バ
イアスされているため、データ線と基板間の容量を一層
小さくすることができる。このためメモリ・セル内の反
転層と蓄積電極２７０間の４積容量Ｃ８とデータ線容量
ＣＤの比Ｃ８／ＣＤを、センスアンプの許容範囲まで小
さくしたとき、Ｃ８が小さくてすみ、したがって、セル
のの面積を小さくすることができる。
さい層に接しているため容量が小さく、さらに常に逆バ
イアスされているため、データ線と基板間の容量を一層
小さくすることができる。このためメモリ・セル内の反
転層と蓄積電極２７０間の４積容量Ｃ８とデータ線容量
ＣＤの比Ｃ８／ＣＤを、センスアンプの許容範囲まで小
さくしたとき、Ｃ８が小さくてすみ、したがって、セル
のの面積を小さくすることができる。
第４図は本発明を具体的に適用した回路図である。同図
において、ｐチャネルＭＯＳトランジスタ３３とｎチャ
ネルＭＯＳトランジスタ３４〜３７は、アドレス・デコ
ーダを形成し、ワード線６７を選択する。実際には、タ
イミングノくルスφＸが高レベルになったときｐチャネ
ルトランジスタ５１とｎチャネルトランジスタ５２で形
成されるインバータの出力端子が低レベルとなり、これ
がｎチャネルＭＯ８）ランジスタ３８を通してワード線
６７を低レベルにすることにより選択が行われる。これ
によＬ ｐチャネルＭＯＳトランジスタ３９と容量４
３により成るセル、またｐチャネルＭＯＳトランジスタ
４０と容量４４によシ成るセルが読み出し状態となる０
たとえば、Ｃ８の電荷はデータ線６４に付いた容量ＣＤ
４７に転送され、これが、センスアンプを形成するｐチ
ャネルおよびｎチャネルＭＯ８）ランジスタ５５〜６０
によシセンスされる。５３．６１はセンスアンプのスイ
ッチ用トランジスタである。なお、図において、メモリ
・セルのデータ線容量ヲｌＪｈサクするため、データ庫
はつねに逆ノ（イアス状態になるよう、基板端子■ＤＤ
＋に対し、やや低い電圧Ｖ でセンスアンプが駆動さ
れている。他の周Ｄ 辺回路はＶＤＤ で動作させても、■０．で動作させて
もよい。ｖＤＤ＋としてはたとえば１０■、ＶＤＤとし
ては７ｖという値で実験を行った結果、これらの回路は
良好に動作することか確認された。
において、ｐチャネルＭＯＳトランジスタ３３とｎチャ
ネルＭＯＳトランジスタ３４〜３７は、アドレス・デコ
ーダを形成し、ワード線６７を選択する。実際には、タ
イミングノくルスφＸが高レベルになったときｐチャネ
ルトランジスタ５１とｎチャネルトランジスタ５２で形
成されるインバータの出力端子が低レベルとなり、これ
がｎチャネルＭＯ８）ランジスタ３８を通してワード線
６７を低レベルにすることにより選択が行われる。これ
によＬ ｐチャネルＭＯＳトランジスタ３９と容量４
３により成るセル、またｐチャネルＭＯＳトランジスタ
４０と容量４４によシ成るセルが読み出し状態となる０
たとえば、Ｃ８の電荷はデータ線６４に付いた容量ＣＤ
４７に転送され、これが、センスアンプを形成するｐチ
ャネルおよびｎチャネルＭＯ８）ランジスタ５５〜６０
によシセンスされる。５３．６１はセンスアンプのスイ
ッチ用トランジスタである。なお、図において、メモリ
・セルのデータ線容量ヲｌＪｈサクするため、データ庫
はつねに逆ノ（イアス状態になるよう、基板端子■ＤＤ
＋に対し、やや低い電圧Ｖ でセンスアンプが駆動さ
れている。他の周Ｄ 辺回路はＶＤＤ で動作させても、■０．で動作させて
もよい。ｖＤＤ＋としてはたとえば１０■、ＶＤＤとし
ては７ｖという値で実験を行った結果、これらの回路は
良好に動作することか確認された。
第５図、第６図は他の実施例である。第５図を説明する
。１００ｃｍのｎ基板６９の表面に濃度ｌ Ｑ １２ｃ
ｍ−２のヒ素の１層７１が約１μｍ拡散され、（一般に
１層７１は不純物濃度か１０〜１０１３／Ｃｍ２程度で
ある。）、この部分を１Ω・ｃｍとしている。７１ 、
．７３がｐウェルレフ０に形成されたｎチャネルＭＯ８
のソース・ドレインで、７４．７５はｐチャネルＭＯ８
のソース・ドレインとなるｐ＋層７６がデータ線となる
ｐ 層である。このときｐウェル層の不純物濃度は１０
〜１０１７／Ｃｍ８程度でｂる。ソースとドレインは通
常の寸法で作製すればよい。本構造の特徴は、デ−タ線
、及び周辺回路のｐチャネルＭＯ８のソース・ドレイン
層が、比較的濃度が篩い層で囲まれているため、ｐチャ
ネルＭＯ８，フィールド部分のＭＯＳのし合い電圧が第
２図よシ高くなる。
。１００ｃｍのｎ基板６９の表面に濃度ｌ Ｑ １２ｃ
ｍ−２のヒ素の１層７１が約１μｍ拡散され、（一般に
１層７１は不純物濃度か１０〜１０１３／Ｃｍ２程度で
ある。）、この部分を１Ω・ｃｍとしている。７１ 、
．７３がｐウェルレフ０に形成されたｎチャネルＭＯ８
のソース・ドレインで、７４．７５はｐチャネルＭＯ８
のソース・ドレインとなるｐ＋層７６がデータ線となる
ｐ 層である。このときｐウェル層の不純物濃度は１０
〜１０１７／Ｃｍ８程度でｂる。ソースとドレインは通
常の寸法で作製すればよい。本構造の特徴は、デ−タ線
、及び周辺回路のｐチャネルＭＯ８のソース・ドレイン
層が、比較的濃度が篩い層で囲まれているため、ｐチャ
ネルＭＯ８，フィールド部分のＭＯＳのし合い電圧が第
２図よシ高くなる。
しかし、これらの底面部は、濃度が低い基板に接してい
るから、データ線容量は小さくできる。
るから、データ線容量は小さくできる。
なお、データ線の底面部よυ深く、ｎ層７１が拡散され
ていても、その差が０，５μｍ以内ならば、１１ぼ空乏
化でれてしまうため、容量は同様小さくできることが実
験よ９分かつている。
ていても、その差が０，５μｍ以内ならば、１１ぼ空乏
化でれてしまうため、容量は同様小さくできることが実
験よ９分かつている。
第６図は第２図とほぼ同様であるが、ｎ層の基板８５に
、局所酸化法によるＳｉＯ２膜１０３を形成し、ゲート
酸化を行ったぁと、シリコン電極全被着する。このあと
、ボロンを拡散したｐウェル層８６、ヒ素を拡散したｎ
チャネルＭＯ８のソース・ドレイン層８７．８８を順次
、同じまどがらの拡散によシ、二重拡散法で形成してい
る。そのあと、ｐチャネルＭＯ８のソース・ドレイン領
域層８９，９０、および、データ線ｐ十層９１を拡散し
ている。
、局所酸化法によるＳｉＯ２膜１０３を形成し、ゲート
酸化を行ったぁと、シリコン電極全被着する。このあと
、ボロンを拡散したｐウェル層８６、ヒ素を拡散したｎ
チャネルＭＯ８のソース・ドレイン層８７．８８を順次
、同じまどがらの拡散によシ、二重拡散法で形成してい
る。そのあと、ｐチャネルＭＯ８のソース・ドレイン領
域層８９，９０、および、データ線ｐ十層９１を拡散し
ている。
第７図は第５図ＶＣ示されている実施例とほぼ同じ構造
を有するが、その兵なる点は、第６図に示す実施例では
ｎウェル１０６とほぼ同じ程度の比較的高い不純物濃ｄ
（例えは１０１６ｃｍ−３程度）を有する１層１０７が
、ｐチャネルトランジスタが形成される領域にのみ形成
され、かつ、この１層１０７がｎウェル１０６とは互に
離れて接しないように形成されることである。このよう
な構造をとることにより、ｎチャネル及びｐチャネルト
ランジスタのそれぞれのしきい電圧を決める基板の不純
物濃度は、互いに無関係に決めることができるので、自
由度が増す利点を有するようになる。
を有するが、その兵なる点は、第６図に示す実施例では
ｎウェル１０６とほぼ同じ程度の比較的高い不純物濃ｄ
（例えは１０１６ｃｍ−３程度）を有する１層１０７が
、ｐチャネルトランジスタが形成される領域にのみ形成
され、かつ、この１層１０７がｎウェル１０６とは互に
離れて接しないように形成されることである。このよう
な構造をとることにより、ｎチャネル及びｐチャネルト
ランジスタのそれぞれのしきい電圧を決める基板の不純
物濃度は、互いに無関係に決めることができるので、自
由度が増す利点を有するようになる。
なお、第５図、第６図、第７図における各番号は次の通
シである。
シである。
７９．８１，８２，８４，９４，９６，９７゜９９．１
１５，１１７，１１８，１２０は電極、８０．８．３，
９５，９８，１１６，１１９はゲート、７８，９３，１
１４はシリコンノ繭、７７゜９２．１１３は転送電極、
７６．９１，１１２はデータ線となる拡散層、１０１，
１０２は絶縁層である。
１５，１１７，１１８，１２０は電極、８０．８．３，
９５，９８，１１６，１１９はゲート、７８，９３，１
１４はシリコンノ繭、７７゜９２．１１３は転送電極、
７６．９１，１１２はデータ線となる拡散層、１０１，
１０２は絶縁層である。
第８図は、一般にＬＯＣＯ８法と呼ばれる局所酸化法を
応用した素子の製造工程の例を示すものである。まず基
板３０１上に選択酸化によシ形成した厚いフィールド酸
化膜３０２をマスクにして、ｐ型ウェル３０４およびｎ
ウェル３０６を形成する（第８図Ａ、Ｂ、Ｃ）。薄いゲ
ート酸化膜３０１を形ノ戎した後、第１層目の多結晶シ
リコン３０７．３０８を被着し、周辺回路におけるｐチ
ャネルトランジスタおよびメモリセル部上の多結晶シリ
コン３０８にのみｐ形不純物を高濃度添加する（第８図
Ｄ）。メモリセル部にのみ酸化膜３１１を形成し、その
後、ホトエツチングによって多結晶シリコンにパターン
を形成して、ゲー・ト電極３１２．３１３および蓄積電
極３５２を形成する（第７図Ｅ）。その後、薄い酸化膜
３１４を形成した後、第２層目の多結晶シリコン３１５
を被着しく第８図１１ｉ’）、Ｎチャネルトランジスタ
のソース・ドレイン領域３２２及び第２層目の多結晶シ
リコン３１５にｎ形不純物を高濃度添加する（第８図Ｇ
）。
応用した素子の製造工程の例を示すものである。まず基
板３０１上に選択酸化によシ形成した厚いフィールド酸
化膜３０２をマスクにして、ｐ型ウェル３０４およびｎ
ウェル３０６を形成する（第８図Ａ、Ｂ、Ｃ）。薄いゲ
ート酸化膜３０１を形ノ戎した後、第１層目の多結晶シ
リコン３０７．３０８を被着し、周辺回路におけるｐチ
ャネルトランジスタおよびメモリセル部上の多結晶シリ
コン３０８にのみｐ形不純物を高濃度添加する（第８図
Ｄ）。メモリセル部にのみ酸化膜３１１を形成し、その
後、ホトエツチングによって多結晶シリコンにパターン
を形成して、ゲー・ト電極３１２．３１３および蓄積電
極３５２を形成する（第７図Ｅ）。その後、薄い酸化膜
３１４を形成した後、第２層目の多結晶シリコン３１５
を被着しく第８図１１ｉ’）、Ｎチャネルトランジスタ
のソース・ドレイン領域３２２及び第２層目の多結晶シ
リコン３１５にｎ形不純物を高濃度添加する（第８図Ｇ
）。
次に酸化ｍ３１６’ｔＮチャネルトランジスタ部とメモ
リセル転送電極３６０上に形成し、ｐ形不純物を高ｍ＋
ｆｆｉ添加してｐウェル３０４内のｐ形高磯度層３１７
、ｐチャネルトランジスタのソース、ドレイン３１８、
およびメモリセルのデータ線３１９を形成する（第８図
Ｈ）。次に表面保護膜３２０を被着し、最後に電極３２
１を形成する（第８図１）。
リセル転送電極３６０上に形成し、ｐ形不純物を高ｍ＋
ｆｆｉ添加してｐウェル３０４内のｐ形高磯度層３１７
、ｐチャネルトランジスタのソース、ドレイン３１８、
およびメモリセルのデータ線３１９を形成する（第８図
Ｈ）。次に表面保護膜３２０を被着し、最後に電極３２
１を形成する（第８図１）。
第１図は本発明の骨子を示す相補型ＭＯ８半導体メモリ
の断面図、第２図、第５図、第６図、第７図は本発明の
実施例を示すメモリの断面図、第３図はｐチャネルとｎ
チャネルＭＯ８の最大使用電圧を示す図、第４図は本発
明を具体的に適用した回路図、第８図は本発明のメモリ
の製造工程の例を示す図でるる。 １．１７，６９，８５，１０４，３０１は半導体基板、
２，１８，１９，７０，８６，１０６゜３０４．３０６
はウェル不純物領域、 ３．４，２０，２１，７１，７３，８７，８８゜１０７
．１０８，１０９，３２２はｎ型不純物領域、 ５．６，７，２２，２３，２４，７４，７５゜７６．８
９，９０，９１，１１０．’１１１，１１２゜３１８．
３１９はｎ型不純物領域、 ９．１２，２５，２６，８０，８３，９５，９８゜１１
６．１１９，３１２，３１３はゲート電極、１４．２７
．７８，９３，１１４，３５２は容量電極、 １５．２８．７７．９２，１１３，３６０は転送電極、 １６．１００，１０１，１０２，１０３，１０５゜３０
２．３０３は絶縁膜、 ８．１０，１１，１３，２９，３０，３１，３２゜７９
．８１，８２，８４，９４，９６，９７゜９９．１１５
，１１７，１１８，１２０，３２１は電極、 ３２０は保護膜である。 擺 １ 図 歯 ２ 図 Ｌ 門 易 、、３ 票 か 板 ヅ １ｅｆｆ（μ渭う 猥４図 堤 １ 名 ７ 図 ７ぶイ 岳 ε Ｖ （Ｃ） （Ａ） ｒ（トノ （〃り （Ｉ］
の断面図、第２図、第５図、第６図、第７図は本発明の
実施例を示すメモリの断面図、第３図はｐチャネルとｎ
チャネルＭＯ８の最大使用電圧を示す図、第４図は本発
明を具体的に適用した回路図、第８図は本発明のメモリ
の製造工程の例を示す図でるる。 １．１７，６９，８５，１０４，３０１は半導体基板、
２，１８，１９，７０，８６，１０６゜３０４．３０６
はウェル不純物領域、 ３．４，２０，２１，７１，７３，８７，８８゜１０７
．１０８，１０９，３２２はｎ型不純物領域、 ５．６，７，２２，２３，２４，７４，７５゜７６．８
９，９０，９１，１１０．’１１１，１１２゜３１８．
３１９はｎ型不純物領域、 ９．１２，２５，２６，８０，８３，９５，９８゜１１
６．１１９，３１２，３１３はゲート電極、１４．２７
．７８，９３，１１４，３５２は容量電極、 １５．２８．７７．９２，１１３，３６０は転送電極、 １６．１００，１０１，１０２，１０３，１０５゜３０
２．３０３は絶縁膜、 ８．１０，１１，１３，２９，３０，３１，３２゜７９
．８１，８２，８４，９４，９６，９７゜９９．１１５
，１１７，１１８，１２０，３２１は電極、 ３２０は保護膜である。 擺 １ 図 歯 ２ 図 Ｌ 門 易 、、３ 票 か 板 ヅ １ｅｆｆ（μ渭う 猥４図 堤 １ 名 ７ 図 ７ぶイ 岳 ε Ｖ （Ｃ） （Ａ） ｒ（トノ （〃り （Ｉ］
Claims (1)
- 【特許請求の範囲】 １、ｐチャンネル型ＭＯ８）ランジスタと容量とからな
るメモリセル回路と、上記ｎチャ／ネル型ＭＯＳトラン
ジスタのソース又はドレインに「続されたデータ線と、
上記ｎチャ／ネル型ＭＯＳトランジスタのゲートに接続
されたワード線と、該ワード線にソース又はドレインを
接続されたｎチャ／ネル型ＭＯＳトランジスタとを備え
たことを特徴とする相補型ＭＯ８半導体メモリ。 ２、前記ｎチャンネルトランジスタのゲートには相補型
ＭＯ８）ランジスタで構成されたワード線選択回路の出
方信号を大刀して成ることを特徴とする特許請求の範囲
第１項記載の相補型ＭＯ８半導体メモリ。 ３、前記ｎチャンネルトランジスタのソース又は、ドレ
インに、相補型ＭＯＳインバータ回路の出力信号を大刀
して成ること全特徴とする、特許請求の範囲第１項又は
、第２項記載の相補型ＭＯ８半導体メモリ。 ４、前記データ線には相補型ＭＯ８）ランジスタで構成
されたセンスアンプ回路が接続されて成ることを特徴と
する特許請求の範囲第１項、第２項又は、第３項記載の
相補型ＭＯ８半導体メモリ。 ５、前記ｎチャ／ネル型ＭＯＳトランジスタの基板電位
を、電源電圧■ＤＤより高い電圧■ＤＩ＋＋に印加する
手段を備えたことを特徴とする特許請求の範囲第１項、
第２項、第３項又は第４項記載の相補型Ｍ０８半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200970A JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200970A JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12953876A Division JPS5354987A (en) | 1976-10-29 | 1976-10-29 | Complementary type mos semiconductor memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195850A Division JPS6175556A (ja) | 1985-09-06 | 1985-09-06 | 相補型ｍｏｓ半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59130462A true JPS59130462A (ja) | 1984-07-27 |
| JPS6334560B2 JPS6334560B2 (ja) | 1988-07-11 |
Family
ID=16433344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200970A Granted JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130462A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211261A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｃｍｏｓメモリ装置 |
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6480066A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| USRE38296E1 (en) * | 1987-04-24 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
-
1983
- 1983-10-28 JP JP58200970A patent/JPS59130462A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873559A (en) * | 1985-04-24 | 1989-10-10 | Hitachi, Ltd. | Semiconductor memory device and a process for producing the same |
| US5079181A (en) * | 1985-04-24 | 1992-01-07 | Hitachi, Ltd. | Process for producing semiconductor memory device |
| JPS6211261A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｃｍｏｓメモリ装置 |
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| USRE38296E1 (en) * | 1987-04-24 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| JPS6480066A (en) * | 1987-09-19 | 1989-03-24 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6334560B2 (ja) | 1988-07-11 |
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